JPH10233676A - 論理アレイブロック内でローカル相互接続ラインを配列する方法およびプログラマブル論理回路 - Google Patents
論理アレイブロック内でローカル相互接続ラインを配列する方法およびプログラマブル論理回路Info
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- JPH10233676A JPH10233676A JP9260213A JP26021397A JPH10233676A JP H10233676 A JPH10233676 A JP H10233676A JP 9260213 A JP9260213 A JP 9260213A JP 26021397 A JP26021397 A JP 26021397A JP H10233676 A JPH10233676 A JP H10233676A
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Abstract
(57)【要約】
【課題】 プログラマブルロジックデバイス内の論理素
子間、論理アレイブロック間、およびグローバル相互接
続間での階層的相互接続構造を提供する。 【解決手段】 １ブロック内の２つ以上の論理素子（１
０２）の出力に結合する第１のローカル相互接続ライン
群と、１ブロック内の論理素子のサブセットに結合され
る独立したセグメントに分割される第２のローカル相互
接続ライン群とを提供する。論理アレイブロック（１０
０）内の論理素子の数とローカル相互接続ワイヤの数と
の１対１の対応をなくすことによって、面積効率の良い
やり方で１ブロック内により多くの論理素子を含めるこ
とが可能になる。
子間、論理アレイブロック間、およびグローバル相互接
続間での階層的相互接続構造を提供する。 【解決手段】 １ブロック内の２つ以上の論理素子（１
０２）の出力に結合する第１のローカル相互接続ライン
群と、１ブロック内の論理素子のサブセットに結合され
る独立したセグメントに分割される第２のローカル相互
接続ライン群とを提供する。論理アレイブロック（１０
０）内の論理素子の数とローカル相互接続ワイヤの数と
の１対１の対応をなくすことによって、面積効率の良い
やり方で１ブロック内により多くの論理素子を含めるこ
とが可能になる。
Description
【０００１】
【発明の分野】この発明は一般的に集積回路に関し、特
に、より大きな論理ブロックの固まりに必要なローカル
相互接続ワイヤの数を減じる、プログラマブルロジック
デバイス（ＰＬＤ）のための改良されたアーキテクチャ
に関する。
に、より大きな論理ブロックの固まりに必要なローカル
相互接続ワイヤの数を減じる、プログラマブルロジック
デバイス（ＰＬＤ）のための改良されたアーキテクチャ
に関する。
【０００２】プログラマブルロジックデバイスは、カス
タム論理機能を実現するのに用いられるディジタルの、
ユーザ構成可能な集積回路である。本明細書において、
ＰＬＤという用語は、プログラマブルロジックアレイ
（ＰＬＡ）、フィールドプログラマブルゲートアレイ
（ＦＰＧＡ）、および消去可能で複雑なＰＬＤなどを含
む、エンドユーザによって構成されるすべてのディジタ
ル論理回路を含む。ＰＬＤの基本的な構築ブロックは、
複数の入力変数に対し限られた論理機能を実行すること
ができる論理素子である。論理素子は典型的には回路を
備え、「積の和」論理をプログラム可能に実現し、さら
に１つまたはそれ以上のレジスタを備え、順序論理を実
現する。従来のＰＬＤは多数のこのような論理素子をプ
ログラム可能な相互接続のアレイを通して組合せ、複雑
な論理機能の実現を容易にする。プログラマブルロジッ
クデバイスはその先行投資コストの安さとユーザにとっ
ての多様性のため、特に幅広く応用されている。
タム論理機能を実現するのに用いられるディジタルの、
ユーザ構成可能な集積回路である。本明細書において、
ＰＬＤという用語は、プログラマブルロジックアレイ
（ＰＬＡ）、フィールドプログラマブルゲートアレイ
（ＦＰＧＡ）、および消去可能で複雑なＰＬＤなどを含
む、エンドユーザによって構成されるすべてのディジタ
ル論理回路を含む。ＰＬＤの基本的な構築ブロックは、
複数の入力変数に対し限られた論理機能を実行すること
ができる論理素子である。論理素子は典型的には回路を
備え、「積の和」論理をプログラム可能に実現し、さら
に１つまたはそれ以上のレジスタを備え、順序論理を実
現する。従来のＰＬＤは多数のこのような論理素子をプ
ログラム可能な相互接続のアレイを通して組合せ、複雑
な論理機能の実現を容易にする。プログラマブルロジッ
クデバイスはその先行投資コストの安さとユーザにとっ
ての多様性のため、特に幅広く応用されている。
【０００３】相互接続アレイおよび論理素子を配列する
多様なＰＬＤアーキテクチャのアプローチは、論理密度
と、さまざまな論理素子間の信号経路付け能力とを最適
化するよう開発されてきた。ＰＬＤアーキテクチャの成
功例は、アルテラ・コーポレイション（Altera Corpora
tion）が製造するＦＬＥＸ（登録商標）およびＭＡＸ
（登録商標）ファミリーのプログラマブルロジックデバ
イスである。たとえばＦＬＥＸ（登録商標）８０００フ
ァミリーのロジックデバイスでは、論理素子（ＬＥ）の
大型のマトリックスが利用されている。これらの装置の
商業用の一実施例において、各ＬＥは、組合せ論理（た
とえば、ＡＮＤ、ＯＲ、ＮＯＴ、ＸＯＲ、ＮＡＮＤ、Ｎ
ＯＲ、その他多数）を実現するための４入力ルックアッ
プテーブルと、順序論理機能を提供するレジスタとを含
む。ＬＥはたとえば８個ずつのグループとして構成さ
れ、より大きな論理アレイブロック（ＬＡＢ）を形成す
る。ＬＡＢは、他にもリソースがある中、さまざまなＬ
Ｅ間に内部相互接続構造を有する。複数のＬＡＢは二次
元配列に並べられ、グローバルな横および縦の相互接続
ラインを通して、装置の外部ピンにプログラム可能に接
続可能であり、また互いにプログラム可能に接続可能で
ある。一実施例では、グローバルおよびローカル相互接
続ラインを各ＬＥに接続するプログラマブルマルチプレ
クサによってプログラム可能性が達成される。このアー
キテクチャはかなりの成功を収めており、プログラマブ
ルロジックの分野においては先駆するものと考えられて
いる。
多様なＰＬＤアーキテクチャのアプローチは、論理密度
と、さまざまな論理素子間の信号経路付け能力とを最適
化するよう開発されてきた。ＰＬＤアーキテクチャの成
功例は、アルテラ・コーポレイション（Altera Corpora
tion）が製造するＦＬＥＸ（登録商標）およびＭＡＸ
（登録商標）ファミリーのプログラマブルロジックデバ
イスである。たとえばＦＬＥＸ（登録商標）８０００フ
ァミリーのロジックデバイスでは、論理素子（ＬＥ）の
大型のマトリックスが利用されている。これらの装置の
商業用の一実施例において、各ＬＥは、組合せ論理（た
とえば、ＡＮＤ、ＯＲ、ＮＯＴ、ＸＯＲ、ＮＡＮＤ、Ｎ
ＯＲ、その他多数）を実現するための４入力ルックアッ
プテーブルと、順序論理機能を提供するレジスタとを含
む。ＬＥはたとえば８個ずつのグループとして構成さ
れ、より大きな論理アレイブロック（ＬＡＢ）を形成す
る。ＬＡＢは、他にもリソースがある中、さまざまなＬ
Ｅ間に内部相互接続構造を有する。複数のＬＡＢは二次
元配列に並べられ、グローバルな横および縦の相互接続
ラインを通して、装置の外部ピンにプログラム可能に接
続可能であり、また互いにプログラム可能に接続可能で
ある。一実施例では、グローバルおよびローカル相互接
続ラインを各ＬＥに接続するプログラマブルマルチプレ
クサによってプログラム可能性が達成される。このアー
キテクチャはかなりの成功を収めており、プログラマブ
ルロジックの分野においては先駆するものと考えられて
いる。
【０００４】半導体製造技術の絶え間ない進歩のおかげ
でチップ上により多くのゲートを集積できるようになっ
た。ＰＬＤは新世代ごとに以前よりかなり高い論理密度
で設計されている。しばしば新世代へ遷移するには、装
置の性能を微調整し最適化するための新しいＰＬＤアー
キテクチャが必要となる。新しく、より高密度なＰＬＤ
を再評価する上で対象となる設計の特徴の１つは、ＬＡ
ＢごとのＬＥの数である。複雑なプログラマブルロジッ
クデバイス（ＣＰＬＤ）アーキテクチャでは、１個のＬ
ＡＢあたりのＬＥの最適の数を定めるための努力が続け
られている。一方では、ＬＡＢごとのＬＥの数が大きけ
れば、ＬＡＢの固定費はその多数のＬＥによって償却さ
れ得る。他方では、各ＬＥローカル出力は、複数のＬＥ
入力の各々に対してマルチプレクサの幅が広くなること
の原因となる。すなわち余分なルーチングおよび多重化
は、効率を減じてゆき、ＬＥをさらに加えることが結果
として面積効率の低いＬＡＢをもたらすまでに至る。Ｌ
ＡＢをより大きくすることは、また、結果としてローカ
ル相互接続ラインをより長くすることにつながり、この
ことでドライバ回路に対する要求がより大きくなる。
でチップ上により多くのゲートを集積できるようになっ
た。ＰＬＤは新世代ごとに以前よりかなり高い論理密度
で設計されている。しばしば新世代へ遷移するには、装
置の性能を微調整し最適化するための新しいＰＬＤアー
キテクチャが必要となる。新しく、より高密度なＰＬＤ
を再評価する上で対象となる設計の特徴の１つは、ＬＡ
ＢごとのＬＥの数である。複雑なプログラマブルロジッ
クデバイス（ＣＰＬＤ）アーキテクチャでは、１個のＬ
ＡＢあたりのＬＥの最適の数を定めるための努力が続け
られている。一方では、ＬＡＢごとのＬＥの数が大きけ
れば、ＬＡＢの固定費はその多数のＬＥによって償却さ
れ得る。他方では、各ＬＥローカル出力は、複数のＬＥ
入力の各々に対してマルチプレクサの幅が広くなること
の原因となる。すなわち余分なルーチングおよび多重化
は、効率を減じてゆき、ＬＥをさらに加えることが結果
として面積効率の低いＬＡＢをもたらすまでに至る。Ｌ
ＡＢをより大きくすることは、また、結果としてローカ
ル相互接続ラインをより長くすることにつながり、この
ことでドライバ回路に対する要求がより大きくなる。
【０００５】このため、ルーチングの柔軟性と論理密度
との最適のバランスを提供し、より進歩したプロセス技
術によって提起される新しい設計の難題に取り組むため
に、ＰＬＤアーキテクチャ設計の改良が必要である。
との最適のバランスを提供し、より進歩したプロセス技
術によって提起される新しい設計の難題に取り組むため
に、ＰＬＤアーキテクチャ設計の改良が必要である。
【０００６】
【発明の概要】この発明は、論理素子間、論理アレイブ
ロック間、およびグローバル相互接続間に階層的相互接
続アーキテクチャを用いるＰＬＤを提供する。一実施例
では、この発明は、ＬＡＢ内の２つ以上のＬＥの出力に
結合する第１のローカル相互接続ライン群と、ＬＡＢ内
のＬＥのサブセットに結合される独立したセグメントに
分割される第２のローカル相互接続ライン群とを提供す
る。ＬＡＢ内のＬＥの数とローカル相互接続ワイヤの数
との１対１の対応をなくすことによって、この発明では
ＬＡＢ内でのルーチングに利用可能な物理的なワイヤセ
グメントの数を増やし、面積効率の良い態様でＬＡＢ内
により多くのＬＥを含めることが可能になる。この結
果、所与の数のＬＥに対するダイ領域が小さくなる。さ
まざまなドライバ回路もまた提供され、この発明の新規
の階層的相互接続構造上に信号を駆動する。
ロック間、およびグローバル相互接続間に階層的相互接
続アーキテクチャを用いるＰＬＤを提供する。一実施例
では、この発明は、ＬＡＢ内の２つ以上のＬＥの出力に
結合する第１のローカル相互接続ライン群と、ＬＡＢ内
のＬＥのサブセットに結合される独立したセグメントに
分割される第２のローカル相互接続ライン群とを提供す
る。ＬＡＢ内のＬＥの数とローカル相互接続ワイヤの数
との１対１の対応をなくすことによって、この発明では
ＬＡＢ内でのルーチングに利用可能な物理的なワイヤセ
グメントの数を増やし、面積効率の良い態様でＬＡＢ内
により多くのＬＥを含めることが可能になる。この結
果、所与の数のＬＥに対するダイ領域が小さくなる。さ
まざまなドライバ回路もまた提供され、この発明の新規
の階層的相互接続構造上に信号を駆動する。
【０００７】したがって、一実施例においては、この発
明は、各々の論理アレイブロックが複数の論理素子のサ
ブセットと複数のローカル相互接続ラインとを含む、複
数の論理アレイブロック群に配列される複数の論理素子
を含むプログラマブル論理回路を提供する。グローバル
相互接続アレイは複数の論理素子の入出力端子をプログ
ラム可能に結合する。ローカル相互接続ラインは、論理
アレイブロック内の２つ以上の論理素子出力に結合する
第１のタイプと、論理アレイブロック内の単一の論理素
子出力に結合する第２のタイプとに分かれる。
明は、各々の論理アレイブロックが複数の論理素子のサ
ブセットと複数のローカル相互接続ラインとを含む、複
数の論理アレイブロック群に配列される複数の論理素子
を含むプログラマブル論理回路を提供する。グローバル
相互接続アレイは複数の論理素子の入出力端子をプログ
ラム可能に結合する。ローカル相互接続ラインは、論理
アレイブロック内の２つ以上の論理素子出力に結合する
第１のタイプと、論理アレイブロック内の単一の論理素
子出力に結合する第２のタイプとに分かれる。
【０００８】この発明の一実施例では、第１のタイプの
ローカル相互接続ラインは論理アレイブロックの全長に
沿って延び、論理アレイブロック内のすべての論理素子
に結合し、第２のタイプのローカル相互接続ラインは、
各ライン群が論理アレイブロックの半分の長さに沿って
延び、それぞれ、複数の論理素子のサブセットの半分に
結合する、２つのライン群を含む。
ローカル相互接続ラインは論理アレイブロックの全長に
沿って延び、論理アレイブロック内のすべての論理素子
に結合し、第２のタイプのローカル相互接続ラインは、
各ライン群が論理アレイブロックの半分の長さに沿って
延び、それぞれ、複数の論理素子のサブセットの半分に
結合する、２つのライン群を含む。
【０００９】別の実施例では、第２のタイプのローカル
相互接続ラインは、それぞれのライン群が論理アレイブ
ロックの４分の１の長さに沿って延び、それぞれ、複数
の論理素子のサブセットの４分の１に結合する、４つの
ライン群を含む。
相互接続ラインは、それぞれのライン群が論理アレイブ
ロックの４分の１の長さに沿って延び、それぞれ、複数
の論理素子のサブセットの４分の１に結合する、４つの
ライン群を含む。
【００１０】階層的ローカル相互接続を備えた、この発
明のＰＬＤの性質および利点は、以下の詳細な説明およ
び図面を参照してより良く理解されるであろう。
明のＰＬＤの性質および利点は、以下の詳細な説明およ
び図面を参照してより良く理解されるであろう。
【００１１】
【好ましい実施例の説明】図１を参照すると、この発明
の一実施例に従った論理アレイブロック（ＬＡＢ）１０
０の簡略化された例示の実施例が示されている。この説
明に用いられているようなＬＡＢは、複数のＬＡＢから
成る、いかなるタイプであってもよいＰＬＤアーキテク
チャの中の論理素子（ＬＥ）のグループ分けを表わす。
いくつかのＬＡＢは二次元配列に並べることができ、プ
ログラム可能な相互接続のネットワークによって相互接
続することができる。このようなＰＬＤの一例は、あら
ゆる目的のためにここにその全体を引用により援用され
る、本願出願人が所有する、「プログラマブルロジック
アレイ集積回路」と題された米国特許第５，４３６，５
７５号に詳しく説明されている。
の一実施例に従った論理アレイブロック（ＬＡＢ）１０
０の簡略化された例示の実施例が示されている。この説
明に用いられているようなＬＡＢは、複数のＬＡＢから
成る、いかなるタイプであってもよいＰＬＤアーキテク
チャの中の論理素子（ＬＥ）のグループ分けを表わす。
いくつかのＬＡＢは二次元配列に並べることができ、プ
ログラム可能な相互接続のネットワークによって相互接
続することができる。このようなＰＬＤの一例は、あら
ゆる目的のためにここにその全体を引用により援用され
る、本願出願人が所有する、「プログラマブルロジック
アレイ集積回路」と題された米国特許第５，４３６，５
７５号に詳しく説明されている。
【００１２】図１に示されるＬＡＢ１００は、１６個の
論理素子（ＬＥ）１０２と２つの異なったタイプのロー
カル相互接続ラインとを有する。ここで全長（ＦＬ）ロ
ーカルライン１０４として表わされるタイプのローカル
相互接続ラインは、ＬＡＢ１００の全長にわたって延
び、１６個のＬＥ１０２のすべてに接続する。ＬＡＢ１
００は４本のＦＬローカルライン１０４を含む。ここで
半長（ＨＬ）ローカルライン１０６として表わされる第
２のタイプは、２つのセグメントに分かれ、各セグメン
トはＬＡＢ１００の半分の長さにわたって延びている。
この実施例は、示されるようにＬＡＢ１００内のＬＥの
サブセットに接続された８本のＨＬローカルライン１０
８を２セット含む。図１に示されるローカル相互接続ラ
インおよびＬＥの数は例示の目的のためだけであり、限
定するものではない。
論理素子（ＬＥ）１０２と２つの異なったタイプのロー
カル相互接続ラインとを有する。ここで全長（ＦＬ）ロ
ーカルライン１０４として表わされるタイプのローカル
相互接続ラインは、ＬＡＢ１００の全長にわたって延
び、１６個のＬＥ１０２のすべてに接続する。ＬＡＢ１
００は４本のＦＬローカルライン１０４を含む。ここで
半長（ＨＬ）ローカルライン１０６として表わされる第
２のタイプは、２つのセグメントに分かれ、各セグメン
トはＬＡＢ１００の半分の長さにわたって延びている。
この実施例は、示されるようにＬＡＢ１００内のＬＥの
サブセットに接続された８本のＨＬローカルライン１０
８を２セット含む。図１に示されるローカル相互接続ラ
インおよびＬＥの数は例示の目的のためだけであり、限
定するものではない。
【００１３】図１はまた、各ＬＥ１０２の出力とローカ
ル相互接続ライン１０４および１０６との接続を示す。
１６個のＬＥ１０２各々の１本の出力ライン１０８は、
各ＦＬローカルライン１０４が４つのＬＥ出力によって
共有されるように、４本のＦＬローカルライン１０４の
うちの１本に接続する。各ＬＥ１０２の出力ライン１１
０はＨＬローカルライン１０６に接続する。ＦＬライン
とＨＬラインとは長さ（すなわちローディング）が異な
るため、この実施例では、各々のローカル相互接続ライ
ンに接続するＬＥ出力ラインは、対応の異なる駆動能力
を必要とする。そのため、図１では各ＬＥは同じ信号を
保持する２本の出力ライン１０８および１１０を有する
ものとして示される。代わりに、各ＬＥ内部のリソース
によっては、一方の出力ライン（１０８）は組合せ出力
信号を保持することがあり、その時、他方（１１０）は
出力信号の登録されたものを保持する。ＬＥ出力ドライ
バ回路のさまざまな実施例は、以下に図４、図５、およ
び図６に関連して説明される。
ル相互接続ライン１０４および１０６との接続を示す。
１６個のＬＥ１０２各々の１本の出力ライン１０８は、
各ＦＬローカルライン１０４が４つのＬＥ出力によって
共有されるように、４本のＦＬローカルライン１０４の
うちの１本に接続する。各ＬＥ１０２の出力ライン１１
０はＨＬローカルライン１０６に接続する。ＦＬライン
とＨＬラインとは長さ（すなわちローディング）が異な
るため、この実施例では、各々のローカル相互接続ライ
ンに接続するＬＥ出力ラインは、対応の異なる駆動能力
を必要とする。そのため、図１では各ＬＥは同じ信号を
保持する２本の出力ライン１０８および１１０を有する
ものとして示される。代わりに、各ＬＥ内部のリソース
によっては、一方の出力ライン（１０８）は組合せ出力
信号を保持することがあり、その時、他方（１１０）は
出力信号の登録されたものを保持する。ＬＥ出力ドライ
バ回路のさまざまな実施例は、以下に図４、図５、およ
び図６に関連して説明される。
【００１４】各ＬＥ１０２は、たとえば４つの入力を有
し得る。上に引用した米国特許第５，４３６，５７５号
に説明されるもののような、論理素子との相互接続をプ
ログラムするためにマルチプレクサを使用するＰＬＤを
例として用いると、ＬＥ１０２の各入力は専用のマルチ
プレクサの出力を受ける。このマルチプレクサは、対応
する複数の入力において、ＦＬおよびＨＬローカルライ
ンのすべてと、それに加えて予め定められた数の付加的
なＬＡＢ相互接続ラインとを受ける。図２は、ＬＡＢの
ための例示的な入出力相互接続構造の簡略化された図を
示す。この例では、各ＬＥ１０２は、４つの入力Ａ、
Ｂ、Ｃ、およびＤ、ならびに２つの出力ＯＵＴ１および
ＯＵＴ２を有する。この例では、４本のＦＬローカルラ
イン１０４、８本のＨＬローカルライン１０６、および
ＬＡＢライン２００の一群が存在する。各ＬＥの出力Ｏ
ＵＴ１は４本のＦＬローカルライン１０４のうちの１本
に接続し、出力ＯＵＴ２は８本のＨＬローカルライン１
０６のうちの１本に接続する。ＬＥ１０２の各入力はマ
ルチプレクサ（ＭＵＸ）２０２の出力を受ける。各ＭＵ
Ｘ２０２はその入力において、ＦＬローカルライン１０
４、ＨＬローカルライン１０６、およびＬＡＢライン２
００のすべてを受ける。
し得る。上に引用した米国特許第５，４３６，５７５号
に説明されるもののような、論理素子との相互接続をプ
ログラムするためにマルチプレクサを使用するＰＬＤを
例として用いると、ＬＥ１０２の各入力は専用のマルチ
プレクサの出力を受ける。このマルチプレクサは、対応
する複数の入力において、ＦＬおよびＨＬローカルライ
ンのすべてと、それに加えて予め定められた数の付加的
なＬＡＢ相互接続ラインとを受ける。図２は、ＬＡＢの
ための例示的な入出力相互接続構造の簡略化された図を
示す。この例では、各ＬＥ１０２は、４つの入力Ａ、
Ｂ、Ｃ、およびＤ、ならびに２つの出力ＯＵＴ１および
ＯＵＴ２を有する。この例では、４本のＦＬローカルラ
イン１０４、８本のＨＬローカルライン１０６、および
ＬＡＢライン２００の一群が存在する。各ＬＥの出力Ｏ
ＵＴ１は４本のＦＬローカルライン１０４のうちの１本
に接続し、出力ＯＵＴ２は８本のＨＬローカルライン１
０６のうちの１本に接続する。ＬＥ１０２の各入力はマ
ルチプレクサ（ＭＵＸ）２０２の出力を受ける。各ＭＵ
Ｘ２０２はその入力において、ＦＬローカルライン１０
４、ＨＬローカルライン１０６、およびＬＡＢライン２
００のすべてを受ける。
【００１５】図２の例示のＬＡＢ１００は、１６個のＬ
Ｅ１０２を含み、４本のＦＬローカルライン１０４は１
６個のＬＥのすべてに共通であり、その結果４つのＬＥ
出力が１本のＦＬローカルラインを共有することにな
る。この実施例の全ローカル相互接続チャネル幅は、す
なわち８＋４＝１２ラインである。このため、この発明
の相互接続アーキテクチャは、すべてのＬＥの出力が専
用のローカル相互接続ラインに接続される（つまり、１
６個のＬＥに対して１６本のローカル相互接続ラインが
ある）従来のアプローチと比較して、相互接続ラインの
本数が２５％削減されることになる。
Ｅ１０２を含み、４本のＦＬローカルライン１０４は１
６個のＬＥのすべてに共通であり、その結果４つのＬＥ
出力が１本のＦＬローカルラインを共有することにな
る。この実施例の全ローカル相互接続チャネル幅は、す
なわち８＋４＝１２ラインである。このため、この発明
の相互接続アーキテクチャは、すべてのＬＥの出力が専
用のローカル相互接続ラインに接続される（つまり、１
６個のＬＥに対して１６本のローカル相互接続ラインが
ある）従来のアプローチと比較して、相互接続ラインの
本数が２５％削減されることになる。
【００１６】この発明によって可能になったローカル相
互接続ライン数の削減のおかげで、ローカル相互接続チ
ャネルの使用する領域が減少するだけでなく、入力マル
チプレクサ２０２（図２）の大きさも減少する。換言す
れば、各ＭＵＸ２０２が受ける入力は４つ少なくなり、
そのため幅が小さい。図２に示される実施例がたとえば
２０本のＬＡＢライン２００を含むと想定すると、各Ｍ
ＵＸ２０２は、３６入力幅ではなく、２０＋４＋８＝３
２入力幅となる。ＣＰＬＤ内のＬＡＢおよびマルチプレ
クサの数が多い場合、これは全ダイ領域の大幅な削減と
なる。つまり、図１および図２に示されるこの発明の例
示的な実施例によって実現されるように、ただ４本のロ
ーカルラインを削減することで、結果として、かなりの
面積節約につながる。ＦＬラインと比較して、短めのＨ
Ｌラインによる遅延の減少は、この発明の別の利点であ
る。
互接続ライン数の削減のおかげで、ローカル相互接続チ
ャネルの使用する領域が減少するだけでなく、入力マル
チプレクサ２０２（図２）の大きさも減少する。換言す
れば、各ＭＵＸ２０２が受ける入力は４つ少なくなり、
そのため幅が小さい。図２に示される実施例がたとえば
２０本のＬＡＢライン２００を含むと想定すると、各Ｍ
ＵＸ２０２は、３６入力幅ではなく、２０＋４＋８＝３
２入力幅となる。ＣＰＬＤ内のＬＡＢおよびマルチプレ
クサの数が多い場合、これは全ダイ領域の大幅な削減と
なる。つまり、図１および図２に示されるこの発明の例
示的な実施例によって実現されるように、ただ４本のロ
ーカルラインを削減することで、結果として、かなりの
面積節約につながる。ＦＬラインと比較して、短めのＨ
Ｌラインによる遅延の減少は、この発明の別の利点であ
る。
【００１７】ＣＰＬＤ内のさまざまなレベルの相互接続
（たとえばグローバルおよびローカル）を通しての接続
は、典型的には高性能のソフトウェア配置およびルーチ
ングツールによってプログラムされる。この発明によっ
て教示されるように、ＦＬおよびＨＬローカルラインの
数を決定するにあたって考慮されるファクタの１つは、
配置およびルーチングソフトウェアの、ＬＥをひとまと
めにする能力である。たとえば、非常に効率の良いレイ
アウトの場合、４つのＬＥの群それぞれに対して４本の
ＨＬローカルラインを備えた実施例が好ましい。そのよ
うな実施例では、このＨＬのより正確な名称は、１／４
長（またはＱＬ）ローカルラインであろう。図３は、こ
の発明に従った、ＰＬＤ内のＬＡＢのためのそのような
代替の実施例を示す。この実施例も、１６個のＬＥ１０
２を含むが、２セットの半長ローカル相互接続ラインの
代わりに、この実施例は、各々が４つのＬＥ１０２のセ
ットに接続された、１／４長（ＱＬ）ローカル相互接続
ライン３００を４セット含む。すなわち、ＱＬローカル
ライン３００の各セットは４本のワイヤを含む。さら
に、示されるように８本のＦＬローカルライン１０４が
１６個のＬＥ１０２に接続される。このローカル相互接
続チャネルは前述の実施例と同幅（１２本のワイヤ）で
ある。図１および図２に示されるものと類似した動作の
原理および利点がこの実施例にも当てはまる。
（たとえばグローバルおよびローカル）を通しての接続
は、典型的には高性能のソフトウェア配置およびルーチ
ングツールによってプログラムされる。この発明によっ
て教示されるように、ＦＬおよびＨＬローカルラインの
数を決定するにあたって考慮されるファクタの１つは、
配置およびルーチングソフトウェアの、ＬＥをひとまと
めにする能力である。たとえば、非常に効率の良いレイ
アウトの場合、４つのＬＥの群それぞれに対して４本の
ＨＬローカルラインを備えた実施例が好ましい。そのよ
うな実施例では、このＨＬのより正確な名称は、１／４
長（またはＱＬ）ローカルラインであろう。図３は、こ
の発明に従った、ＰＬＤ内のＬＡＢのためのそのような
代替の実施例を示す。この実施例も、１６個のＬＥ１０
２を含むが、２セットの半長ローカル相互接続ラインの
代わりに、この実施例は、各々が４つのＬＥ１０２のセ
ットに接続された、１／４長（ＱＬ）ローカル相互接続
ライン３００を４セット含む。すなわち、ＱＬローカル
ライン３００の各セットは４本のワイヤを含む。さら
に、示されるように８本のＦＬローカルライン１０４が
１６個のＬＥ１０２に接続される。このローカル相互接
続チャネルは前述の実施例と同幅（１２本のワイヤ）で
ある。図１および図２に示されるものと類似した動作の
原理および利点がこの実施例にも当てはまる。
【００１８】当業者には、この発明の階層的相互接続構
造の多くの変形が可能であることが理解される。たとえ
ばＰＬＤは、内部相互接続ラインの中に３つのレベルの
階層を有するＬＡＢを備えるように設計され得る。換言
すると、１６個のＬＥのＬＡＢは、さまざまな数のＱ
Ｌ、ＨＬ、およびＦＬローカルラインに関連して異なる
ＬＥのグループ分けを有し得る。所与の相互接続アーキ
テクチャの最適な配置は、他にも考慮すべき点がある
中、利用されるプロセス技術のタイプ（たとえば、利用
可能な金属相互接続層の数）と、配置およびルーチング
ソフトウェアの装着制約とに依存することになる。
造の多くの変形が可能であることが理解される。たとえ
ばＰＬＤは、内部相互接続ラインの中に３つのレベルの
階層を有するＬＡＢを備えるように設計され得る。換言
すると、１６個のＬＥのＬＡＢは、さまざまな数のＱ
Ｌ、ＨＬ、およびＦＬローカルラインに関連して異なる
ＬＥのグループ分けを有し得る。所与の相互接続アーキ
テクチャの最適な配置は、他にも考慮すべき点がある
中、利用されるプロセス技術のタイプ（たとえば、利用
可能な金属相互接続層の数）と、配置およびルーチング
ソフトウェアの装着制約とに依存することになる。
【００１９】この発明によれば、面積の利点を得る代償
としてＬＡＢ内部の経路付け能力の点が犠牲になり得
る。ＬＡＢ内のすべてのＬＥが同じＬＡＢ内の他のすべ
てのＬＥと通信できる専用のローカル相互接続ラインを
有するわけではないため、ＬＡＢ内の経路付け能力は多
少損なわれ得る。図１および図２に示される例示的な実
施例では、たとえば、どのＬＥ１００も他のどのＬＥ１
００とも接続できるが、関連のあるＬＥ群から別群へは
最大４つのＬＥしか接続することができない。同様に、
図３の例示的な実施例では、ＬＡＢ内では各ＬＥは他の
どのＬＥとも接続できるが、関連のあるＬＥ群から別群
へは最大８つのＬＥしか接続することができない。この
ように、ＬＡＢ内での内部通信という点での柔軟性は多
少減少し得る。しかしながら、インテリジェント配置お
よびルーチングソフトウェアを使用することで、上記の
問題はほとんど取るに足らないものとなる。このこと
は、多数のＬＥが他のローカルＬＥを駆動する確率が大
幅に減少することを考えると特にそうである。たとえば
８つのＬＥを含むＬＡＢでは、５つ以上のＬＥ出力が他
のローカルＬＥを駆動する確率は大幅に減少する。
としてＬＡＢ内部の経路付け能力の点が犠牲になり得
る。ＬＡＢ内のすべてのＬＥが同じＬＡＢ内の他のすべ
てのＬＥと通信できる専用のローカル相互接続ラインを
有するわけではないため、ＬＡＢ内の経路付け能力は多
少損なわれ得る。図１および図２に示される例示的な実
施例では、たとえば、どのＬＥ１００も他のどのＬＥ１
００とも接続できるが、関連のあるＬＥ群から別群へは
最大４つのＬＥしか接続することができない。同様に、
図３の例示的な実施例では、ＬＡＢ内では各ＬＥは他の
どのＬＥとも接続できるが、関連のあるＬＥ群から別群
へは最大８つのＬＥしか接続することができない。この
ように、ＬＡＢ内での内部通信という点での柔軟性は多
少減少し得る。しかしながら、インテリジェント配置お
よびルーチングソフトウェアを使用することで、上記の
問題はほとんど取るに足らないものとなる。このこと
は、多数のＬＥが他のローカルＬＥを駆動する確率が大
幅に減少することを考えると特にそうである。たとえば
８つのＬＥを含むＬＡＢでは、５つ以上のＬＥ出力が他
のローカルＬＥを駆動する確率は大幅に減少する。
【００２０】さらに、ＬＡＢ内のロジックは置換可能で
あるため、インテリジェント配置およびルーチングソフ
トウェアは、相互に通信するＬＥをＬＡＢ内の同じ群に
置くことが可能である。たとえば、相互の通信を必要と
する２つのＬＥは同じ群に置かれ、ＨＬライン１０６
（図１）またはＱＬライン３００（図３）を用い、相互
に通信することができる。ＨＬラインおよびＱＬライン
のすべてが使用されている場合のみ、または行先ＬＥが
別群内に存在するときのみ、ＦＬラインを使用すること
が必要となる。このように、短めで、すなわち、より速
いＨＬラインおよびＱＬラインを最大限に活用し、物理
的に長い（すなわち、より遅い）ＦＬラインのみを使用
するときと同レベルの装着を得ることが可能である。す
なわち、この発明の相互接続構造によって提供されるか
なりの面積節約および速度の向上から得られる利点は、
ローカル経路付け能力の点において被るかもしれない取
るに足らない損害にまさる。
あるため、インテリジェント配置およびルーチングソフ
トウェアは、相互に通信するＬＥをＬＡＢ内の同じ群に
置くことが可能である。たとえば、相互の通信を必要と
する２つのＬＥは同じ群に置かれ、ＨＬライン１０６
（図１）またはＱＬライン３００（図３）を用い、相互
に通信することができる。ＨＬラインおよびＱＬライン
のすべてが使用されている場合のみ、または行先ＬＥが
別群内に存在するときのみ、ＦＬラインを使用すること
が必要となる。このように、短めで、すなわち、より速
いＨＬラインおよびＱＬラインを最大限に活用し、物理
的に長い（すなわち、より遅い）ＦＬラインのみを使用
するときと同レベルの装着を得ることが可能である。す
なわち、この発明の相互接続構造によって提供されるか
なりの面積節約および速度の向上から得られる利点は、
ローカル経路付け能力の点において被るかもしれない取
るに足らない損害にまさる。
【００２１】上に簡単に説明されるように、この発明に
よる相互接続構造は異なるドライバ回路を必要とする。
たとえば、上述のこの発明の例示的な実施例では、ＦＬ
ローカルライン１０２は複数のＬＥ１０２の間で共有さ
れる。これらのラインは、そのため、トライステート能
力を備えた別個のドライバによってか、または２つの別
個のパストランジスタを通して駆動される。図４は、Ｌ
Ｅ出力のためのドライバ回路４００の一実施例を示す。
ドライバ回路４００は、セグメント化されたローカルラ
イン（ＨＬまたはＱＬ）に出力が接続する第１のドライ
バ素子４０２と、出力がＦＬローカルラインに接続する
第２のドライバ素子４０４とを含む。ドライバ素子４０
４はトライステート可能であり、トライステート制御入
力４０６を受ける。これは１つのＬＥがＦＬローカルラ
インを駆動することを可能にすると同時に、同じＦＬロ
ーカルラインを共有する他の、たとえば３つの、ＬＥが
トライステートされることを可能にする。周知の回路を
用いることでドライバ素子４０２および４０４を実現で
きる。トライステート入力４０６のための制御信号は、
スタティックランダムアクセスメモリ（ＳＲＡＭ）セル
などのプログラマブル素子によって供給することができ
る。溶断可能なリンク、およびＥＥＰＲＯＭセルなどの
他のプログラマブル素子もまた、トライステート信号を
供給するのに使用できる。
よる相互接続構造は異なるドライバ回路を必要とする。
たとえば、上述のこの発明の例示的な実施例では、ＦＬ
ローカルライン１０２は複数のＬＥ１０２の間で共有さ
れる。これらのラインは、そのため、トライステート能
力を備えた別個のドライバによってか、または２つの別
個のパストランジスタを通して駆動される。図４は、Ｌ
Ｅ出力のためのドライバ回路４００の一実施例を示す。
ドライバ回路４００は、セグメント化されたローカルラ
イン（ＨＬまたはＱＬ）に出力が接続する第１のドライ
バ素子４０２と、出力がＦＬローカルラインに接続する
第２のドライバ素子４０４とを含む。ドライバ素子４０
４はトライステート可能であり、トライステート制御入
力４０６を受ける。これは１つのＬＥがＦＬローカルラ
インを駆動することを可能にすると同時に、同じＦＬロ
ーカルラインを共有する他の、たとえば３つの、ＬＥが
トライステートされることを可能にする。周知の回路を
用いることでドライバ素子４０２および４０４を実現で
きる。トライステート入力４０６のための制御信号は、
スタティックランダムアクセスメモリ（ＳＲＡＭ）セル
などのプログラマブル素子によって供給することができ
る。溶断可能なリンク、およびＥＥＰＲＯＭセルなどの
他のプログラマブル素子もまた、トライステート信号を
供給するのに使用できる。
【００２２】ＬＥ出力のためのドライバ回路の別の実施
例は図５に示される。この実施例は、ＦＬおよびセグメ
ント化された（ＨＬまたはＱＬ）ローカルラインの両方
をそれぞれ２つの別個のパストランジスタ５０２および
５０４を通して駆動する１つのドライバ素子５００を含
む。各々のパストランジスタの状態はＳＲＡＭセルなど
のプログラマブル素子によって制御される。図５のドラ
イバ回路の代替の実施例は図６に示される。セグメント
化された（ＨＬまたはＱＬ）ローカルラインはＬＥ出力
間で共有されていないため、パストランジスタの１つを
取除き、図６に示されるように各ＨＬまたはＱＬを直接
駆動することが可能である。ローカルラインを駆動する
のに必要な付加的なリソースは、相互接続チャネル幅お
よび入力ＭＵＸの大きさが減少したことによって可能と
なった面積の削減と比較して微小である。
例は図５に示される。この実施例は、ＦＬおよびセグメ
ント化された（ＨＬまたはＱＬ）ローカルラインの両方
をそれぞれ２つの別個のパストランジスタ５０２および
５０４を通して駆動する１つのドライバ素子５００を含
む。各々のパストランジスタの状態はＳＲＡＭセルなど
のプログラマブル素子によって制御される。図５のドラ
イバ回路の代替の実施例は図６に示される。セグメント
化された（ＨＬまたはＱＬ）ローカルラインはＬＥ出力
間で共有されていないため、パストランジスタの１つを
取除き、図６に示されるように各ＨＬまたはＱＬを直接
駆動することが可能である。ローカルラインを駆動する
のに必要な付加的なリソースは、相互接続チャネル幅お
よび入力ＭＵＸの大きさが減少したことによって可能と
なった面積の削減と比較して微小である。
【００２３】図７は、この発明によるＰＬＤが中に有利
に用いられ得る、電子システムのブロック図を示す。図
７の特定の実施例では、処理装置７０１はメモリ７０５
およびＩ／Ｏ７１１に結合され、ＰＬＤ７２１を組込
む。ＰＬＤ７２１は特別に、接続７３１を通してメモリ
７０５に結合され、接続７３５を通してＩ／Ｏ７１１に
結合され得る。システムは、汎用計算機もしくは専用コ
ンピュータなどのディジタル計算システムであるか、特
殊化したディジタルスイッチングネットワークである
か、または他の処理システムであってもよい。
に用いられ得る、電子システムのブロック図を示す。図
７の特定の実施例では、処理装置７０１はメモリ７０５
およびＩ／Ｏ７１１に結合され、ＰＬＤ７２１を組込
む。ＰＬＤ７２１は特別に、接続７３１を通してメモリ
７０５に結合され、接続７３５を通してＩ／Ｏ７１１に
結合され得る。システムは、汎用計算機もしくは専用コ
ンピュータなどのディジタル計算システムであるか、特
殊化したディジタルスイッチングネットワークである
か、または他の処理システムであってもよい。
【００２４】処理装置７０１が実行するさまざまな機能
がある中、処理装置７０１は処理または記憶のためデー
タを適当なシステムコンポーネントへ宛てたり、メモリ
７０５に記憶されたプログラムを実行したり、またはＩ
／Ｏ７１１を用い他のシステムとインターフェイスで連
結することができる。処理装置７０１は次のいずれであ
ってもよい。すなわち、中央処理装置（ＣＰＵ）、マイ
クロプロセッサ、浮動小数点コプロセッサ、グラフィッ
クスコプロセッサ、ハードウェアコントローラ、マイク
ロコントローラ、コントローラとして使用するためにプ
ログラムされたプログラマブルロジックデバイス、また
は他の処理装置である。実施例によっては、処理装置７
０１は別個で独立した計算システムであってもよい。処
理装置７０１はＰＬＤ７２１を構成しプログラムするよ
うに用いてもよい。
がある中、処理装置７０１は処理または記憶のためデー
タを適当なシステムコンポーネントへ宛てたり、メモリ
７０５に記憶されたプログラムを実行したり、またはＩ
／Ｏ７１１を用い他のシステムとインターフェイスで連
結することができる。処理装置７０１は次のいずれであ
ってもよい。すなわち、中央処理装置（ＣＰＵ）、マイ
クロプロセッサ、浮動小数点コプロセッサ、グラフィッ
クスコプロセッサ、ハードウェアコントローラ、マイク
ロコントローラ、コントローラとして使用するためにプ
ログラムされたプログラマブルロジックデバイス、また
は他の処理装置である。実施例によっては、処理装置７
０１は別個で独立した計算システムであってもよい。処
理装置７０１はＰＬＤ７２１を構成しプログラムするよ
うに用いてもよい。
【００２５】他の実施例では、原始コードはメモリ７０
５に記憶され、機械語にコンパイルされ、処理装置７０
１によって実行され得る。処理装置７０１はＣＰＵを含
んでいなくてもよく、一実施例では、命令は１つまたは
２つ以上のＰＬＤ７２１によって実行され得る。メモリ
７０５に原始コードを記憶する代わりに、原始コードの
機械語表現のみを処理装置７０１による実行のためにメ
モリ７０５に記憶し得る。メモリ７０５はＰＬＤ７２１
をプログラムするための構成データを記憶し得る。代わ
りに、メモリ７０５は以下のいずれであってもよい。す
なわち、ランダムアクセスメモリ（ＲＡＭ）、読出専用
メモリ（ＲＯＭ）、固定もしくはフレキシブルディスク
媒体、ＰＣカードフラッシュディスクメモリ、テープ、
その他のいずれかの記憶検索手段、またはこれらの記憶
検索手段を組合せたもののいずれかである。
５に記憶され、機械語にコンパイルされ、処理装置７０
１によって実行され得る。処理装置７０１はＣＰＵを含
んでいなくてもよく、一実施例では、命令は１つまたは
２つ以上のＰＬＤ７２１によって実行され得る。メモリ
７０５に原始コードを記憶する代わりに、原始コードの
機械語表現のみを処理装置７０１による実行のためにメ
モリ７０５に記憶し得る。メモリ７０５はＰＬＤ７２１
をプログラムするための構成データを記憶し得る。代わ
りに、メモリ７０５は以下のいずれであってもよい。す
なわち、ランダムアクセスメモリ（ＲＡＭ）、読出専用
メモリ（ＲＯＭ）、固定もしくはフレキシブルディスク
媒体、ＰＣカードフラッシュディスクメモリ、テープ、
その他のいずれかの記憶検索手段、またはこれらの記憶
検索手段を組合せたもののいずれかである。
【００２６】処理装置７０１は、Ｉ／Ｏ７１１を用い、
ユーザインターフェイスのための入力および出力経路を
提供する。たとえば、ユーザはプログラマブルロジック
デバイス７２１内にプログラムすべき論理機能を入力す
ることができる。Ｉ／Ｏ７１１は以下のいずれであって
もよい。すなわち、キーボード、マウス、トラックボー
ル、タブレット装置、テキストもしくはグラフィカルデ
ィスプレイ、タッチスクリーン、ペンタブレット、プリ
ンタ、他の入力もしくは出力手段、またはこれらの手段
の組合せのいずれかである。
ユーザインターフェイスのための入力および出力経路を
提供する。たとえば、ユーザはプログラマブルロジック
デバイス７２１内にプログラムすべき論理機能を入力す
ることができる。Ｉ／Ｏ７１１は以下のいずれであって
もよい。すなわち、キーボード、マウス、トラックボー
ル、タブレット装置、テキストもしくはグラフィカルデ
ィスプレイ、タッチスクリーン、ペンタブレット、プリ
ンタ、他の入力もしくは出力手段、またはこれらの手段
の組合せのいずれかである。
【００２７】ＰＬＤ７２１は図７のシステム内で数多く
の異なる役割を果たし得る。ＰＬＤ７２１は、処理装置
７０１の内部動作および外部動作を支持する処理装置７
０１の論理的構築ブロックであり得る。ＰＬＤ７２１
は、システム動作内での特定の機能を実行するのに必要
な論理機能を実現するようにプログラムされる。
の異なる役割を果たし得る。ＰＬＤ７２１は、処理装置
７０１の内部動作および外部動作を支持する処理装置７
０１の論理的構築ブロックであり得る。ＰＬＤ７２１
は、システム動作内での特定の機能を実行するのに必要
な論理機能を実現するようにプログラムされる。
【００２８】結論として、この発明は、論理素子間、論
理アレイブロック間、およびグローバル相互接続間の階
層的相互接続アーキテクチャを備えたＰＬＤのさまざま
な実施例を提供する。階層的相互接続構造はＬＡＢ内部
のローカル相互接続ラインをＬＡＢのＬＥのサブセット
に結合される独立したセグメントに分割する。このこと
は、ＬＡＢ内のＬＥの数とローカル相互接続ワイヤの数
との１対１の対応をなくし、面積効率のより良い相互接
続アーキテクチャを提供する。以上はこの発明のいくつ
かの実施例の完全な説明であるが、さまざまな代替例、
変形、および均等物を用いることが可能である。すなわ
ち、この発明の範囲は上述の説明に関連して定められる
べきではなく、代わりに、添付の特許請求の範囲とその
均等物の全範囲に関連して定められるべきである。
理アレイブロック間、およびグローバル相互接続間の階
層的相互接続アーキテクチャを備えたＰＬＤのさまざま
な実施例を提供する。階層的相互接続構造はＬＡＢ内部
のローカル相互接続ラインをＬＡＢのＬＥのサブセット
に結合される独立したセグメントに分割する。このこと
は、ＬＡＢ内のＬＥの数とローカル相互接続ワイヤの数
との１対１の対応をなくし、面積効率のより良い相互接
続アーキテクチャを提供する。以上はこの発明のいくつ
かの実施例の完全な説明であるが、さまざまな代替例、
変形、および均等物を用いることが可能である。すなわ
ち、この発明の範囲は上述の説明に関連して定められる
べきではなく、代わりに、添付の特許請求の範囲とその
均等物の全範囲に関連して定められるべきである。
【図１】ＬＡＢごとに１６個のＬＥを有する例示のＰＬ
Ｄのための、この発明の一実施例による、階層的相互接
続構造を示す図である。
Ｄのための、この発明の一実施例による、階層的相互接
続構造を示す図である。
【図２】この発明の一実施例に従った、ＬＡＢ内の例示
の論理素子のための簡略化された入出力構造を示す図で
ある。
の論理素子のための簡略化された入出力構造を示す図で
ある。
【図３】この発明のＰＬＤの階層的相互接続構造の第２
の実施例を示す図である。
の実施例を示す図である。
【図４】２つのドライバを用い、ＬＥ出力をローカルラ
インに接続するための第１の実施例を示す図である。
インに接続するための第１の実施例を示す図である。
【図５】１つのドライバおよび２つのパストランジスタ
を用い、ＬＥ出力をローカルラインに接続するための第
２の実施例を示す図である。
を用い、ＬＥ出力をローカルラインに接続するための第
２の実施例を示す図である。
【図６】１つのドライバおよび１つのパストランジスタ
を用い、ＬＥ出力をローカルラインに接続するためのさ
らに他の実施例を示す図である。
を用い、ＬＥ出力をローカルラインに接続するためのさ
らに他の実施例を示す図である。
【図７】この発明によるＰＬＤがその中で有利に使用さ
れ得る電子システムのブロック図である。
れ得る電子システムのブロック図である。
１００ 論理アレイブロック（ＬＡＢ） １０２ 論理素子（ＬＥ） １０４ 全長（ＦＬ）ローカルライン １０６ 半長（ＨＬ）ローカルライン １０８ 出力ライン １１０ 出力ライン
Claims (20)
- 【請求項１】 プログラマブル論理回路であって、 複数の論理アレイブロックを含み、各々の論理アレイブ
ロックは、 各々が複数の入力と１つの出力とを有する複数の論理素
子と、 前記複数の論理素子の各々の前記複数の入力と出力とに
選択的に結合する複数のローカル相互接続ラインとを含
み、前記複数のローカル相互接続ラインは、前記論理ア
レイブロック内の２つ以上の論理素子出力に結合する第
１のタイプと、前記論理アレイブロック内の単一の論理
素子出力に結合する第２のタイプとを有し、前記プログ
ラマブル論理回路はさらに、 前記複数の論理アレイブロックと回路の入出力端子とに
結合されるグローバル相互接続アレイを含む、プログラ
マブル論理回路。 - 【請求項２】 前記複数の論理素子が第１の群と第２の
群とに分割され、前記第２のタイプのローカル相互接続
ラインは、それぞれ前記第１の群の論理素子に結合する
第１の群と、それぞれ前記第２の群の論理素子に結合す
る第２の群とにセグメント化される、請求項１に記載の
プログラマブル論理回路。 - 【請求項３】 前記第２のタイプのローカル相互接続ラ
インの前記第１の群が、前記第１の群の論理素子に隣接
して実質的に平行に延び、前記第２のタイプのローカル
相互接続ラインの前記第２の群が、前記第２の群の論理
素子に隣接して実質的に平行に延び、さらに前記第１の
タイプの相互接続ラインが前記複数の論理素子のすべて
に隣接して実質的に平行に延びる、請求項２に記載のプ
ログラマブル論理回路。 - 【請求項４】 前記複数の論理素子の前記第１の群およ
び前記第２の群が、各々、前記複数の論理素子の半分を
含む、請求項２に記載のプログラマブル論理回路。 - 【請求項５】 前記複数の論理素子は４つの群に分割さ
れ、前記第２のタイプのローカル相互接続ラインは４つ
の群に分割され、それぞれ前記論理素子の前記４つの群
に結合する、請求項１に記載のプログラマブル論理回
路。 - 【請求項６】 前記論理アレイブロックは１６個の論理
素子を含み、前記第１のタイプのローカル相互接続ライ
ンは４本のワイヤを含み、前記第２のタイプのローカル
相互接続ラインの前記第１および第２の群は、各々８本
のワイヤを含む、請求項２に記載のプログラマブル論理
回路。 - 【請求項７】 前記論理アレイブロックは１６個の論理
素子を含み、前記第１のタイプのローカル相互接続ライ
ンは８本のワイヤを含み、前記第２のタイプのローカル
相互接続ラインの前記４つの群の各々は４本のワイヤを
含む、請求項５に記載のプログラマブル論理回路。 - 【請求項８】 前記第１のタイプのローカル相互接続ラ
インの前記４本のワイヤの各々が４つの論理素子の出力
によって共有される、請求項６に記載のプログラマブル
論理回路。 - 【請求項９】 前記複数の論理素子の各々の前記出力
が、それぞれのドライバ回路を通してローカル相互接続
ラインに結合する、請求項１に記載のプログラマブル論
理回路。 - 【請求項１０】 前記ドライバ回路は、論理素子の前記
出力を前記第１のタイプのローカル相互接続ラインに結
合する第１のドライバ素子と、前記論理素子の前記出力
を前記第２のタイプのローカル相互接続ラインに結合す
る第２のドライバ素子とを含む、請求項９に記載のプロ
グラマブル論理回路。 - 【請求項１１】 前記第１のドライバ素子はプログラム
可能にトライステート可能である、請求項１０に記載の
プログラマブル論理回路。 - 【請求項１２】 前記ドライバ回路は、論理素子の前記
出力を前記第１のタイプのローカル相互接続ラインに第
１のプログラマブルパストランジスタを通して結合し、
前記論理素子の前記出力を前記第２のタイプのローカル
相互接続ラインに第２のプログラマブルパストランジス
タを通して結合する、ドライバ素子を含む、請求項９に
記載のプログラマブル論理回路。 - 【請求項１３】 前記ドライバ回路は、論理素子の前記
出力を前記第１のタイプのローカル相互接続ラインにプ
ログラマブルパストランジスタを通して結合し、前記論
理素子の前記出力を前記第２のタイプのローカル相互接
続ラインに直接結合する、ドライバ素子を含む、請求項
９に記載のプログラマブル論理回路。 - 【請求項１４】 前記複数のローカル相互接続ラインに
結合される複数の入力と、前記複数の論理素子の各々の
前記複数の入力のうちの１つの入力にそれぞれ結合する
１つの出力とを各々が有する、複数のマルチプレクサを
さらに含む、請求項１に記載のプログラマブル論理回
路。 - 【請求項１５】 プログラマブルロジックデバイスであ
って、 複数の論理アレイブロックを含み、各々の論理アレイブ
ロックは、 互いに隣接するように配置された複数の論理素子を含
み、その各々は複数の入力および１つの出力を有し、前
記各々の論理アレイブロックはさらに前記複数の論理素
子によって規定される長さに実質的にわたって延びる第
１の複数のローカル相互接続ラインを含み、前記第１の
複数のローカル相互接続ラインの各々は前記複数の論理
素子の選択された複数の出力に結合され、前記各々の論
理アレイブロックはさらに複数の独立したセグメントに
分割される第２の複数のローカル相互接続ラインを含
み、各々のセグメントは前記複数の論理素子の対応する
サブセットによって規定される長さに実質的にわたって
延び、各々の前記複数の論理素子の各々の出力は、前記
第２の複数のローカル相互接続ラインのうちの専用の１
つに結合され、前記プログラマブルロジックデバイスは
さらに前記複数の論理アレイブロックとデバイスの入出
力端子とに結合されるグローバル相互接続アレイを含
む、デバイス。 - 【請求項１６】 前記第１および第２の複数のローカル
相互接続ラインに結合される複数の入力と、前記複数の
論理素子の各々の前記複数の入力のうちの１つの入力に
それぞれ結合される１つの出力とを各々が有する、複数
のマルチプレクサをさらに含む、請求項１５に記載のプ
ログラマブルロジックデバイス。 - 【請求項１７】 各々が論理素子の行を含む複数の論理
アレイブロック（ＬＡＢ）を有するプログラマブルロジ
ックデバイスにおいて、ＬＡＢ内でローカル相互接続ラ
インを配列する方法は、 第１の複数のローカル相互接続ラインを論理素子の行に
実質的に平行に配置するステップを含み、前記第１の複
数のローカル相互接続ラインは論理素子の行の長さに実
質的に等しい長さを有し、前記方法はさらに前記第１の
複数のローカル相互接続ラインの各々を２つ以上の論理
素子の出力に結合するステップと、 第２の複数のローカル相互接続ラインを論理素子の行に
実質的に平行に配置するステップとを含み、前記第２の
複数のローカル相互接続ラインは複数の独立したセグメ
ントに分割され、前記方法はさらに前記第２の複数のロ
ーカル相互接続ラインの各々を単一の論理素子の出力に
結合するステップを含む、方法。 - 【請求項１８】 ＬＡＢは１６個の論理素子を含み、前
記第１の複数の相互接続ラインは、各々が４つの論理素
子の出力に結合する４本のワイヤを含み、前記第２の複
数の相互接続ラインは８本のワイヤを含む、請求項１７
に記載の方法。 - 【請求項１９】 請求項１に記載のプログラマブル論理
回路を含む処理装置と、 データを記憶するメモリユニットと、 インターフェイスと、 前記処理装置とメモリユニットとインターフェイスとの
間に通信リンクを提供するバスネットワークとを含む、
電子システム。 - 【請求項２０】 前記処理装置が前記プログラマブル論
理回路を構成する、請求項１９に記載の電子システム。
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|---|---|
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Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002033654A (ja) * | 2000-04-26 | 2002-01-31 | Altera Corp | プログラマブルロジックデバイス |
| JP2002223162A (ja) * | 2000-09-18 | 2002-08-09 | Altera Corp | 特定機能ブロックを有するプログラマブルロジックデバイス |
| JP2005508532A (ja) * | 2001-03-22 | 2005-03-31 | クイックシルバー テクノロジー、インコーポレイテッド | 固定特定用途向け計算要素を有する多様な適応計算装置の異質再構成可能マトリックスを有する適応集積回路 |
| JP2005512368A (ja) * | 2001-11-30 | 2005-04-28 | クイックシルヴァー テクノロジイ，インコーポレーテッド | 固定の特定用途向け計算要素を有する適応集積回路の構成および動作のためのシステム |
| US7478031B2 (en) | 2002-11-07 | 2009-01-13 | Qst Holdings, Llc | Method, system and program for developing and scheduling adaptive integrated circuity and corresponding control or configuration information |
| US7489779B2 (en) | 2001-03-22 | 2009-02-10 | Qstholdings, Llc | Hardware implementation of the secure hash standard |
| US7493375B2 (en) | 2002-04-29 | 2009-02-17 | Qst Holding, Llc | Storage and delivery of device features |
| US7512173B2 (en) | 2001-12-12 | 2009-03-31 | Qst Holdings, Llc | Low I/O bandwidth method and system for implementing detection and identification of scrambling codes |
| US7602740B2 (en) | 2001-12-10 | 2009-10-13 | Qst Holdings, Inc. | System for adapting device standards after manufacture |
| US7606943B2 (en) | 2002-10-28 | 2009-10-20 | Qst Holdings, Llc | Adaptable datapath for a digital processing system |
| US7609297B2 (en) | 2003-06-25 | 2009-10-27 | Qst Holdings, Inc. | Configurable hardware based digital imaging apparatus |
| US7620097B2 (en) | 2001-03-22 | 2009-11-17 | Qst Holdings, Llc | Communications module, device, and method for implementing a system acquisition function |
| US7962716B2 (en) | 2001-03-22 | 2011-06-14 | Qst Holdings, Inc. | Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements |
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| US9002998B2 (en) | 2002-01-04 | 2015-04-07 | Altera Corporation | Apparatus and method for adaptive multimedia reception and transmission in communication environments |
| US9037834B2 (en) | 2001-03-22 | 2015-05-19 | Altera Corporation | Method and system for managing hardware resources to implement system functions using an adaptive computing architecture |
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Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100715A (en) * | 1998-12-15 | 2000-08-08 | Vantis Corporation | Methods for configuring FPGA's having variable grain blocks and logic for providing time-shared access to interconnect resources |
| US6154051A (en) * | 1998-11-05 | 2000-11-28 | Vantis Corporation | Tileable and compact layout for super variable grain blocks within FPGA device |
| US6163168A (en) * | 1998-12-09 | 2000-12-19 | Vantis Corporation | Efficient interconnect network for use in FPGA device having variable grain architecture |
| EP1465345A3 (en) * | 1999-03-04 | 2006-04-12 | Altera Corporation | Interconnection resources for programmable logic integrated circuit devices |
| JP2002538633A (ja) | 1999-03-04 | 2002-11-12 | アルテラ・コーポレーション | プログラマブルロジック集積回路デバイス用の相互接続リソース |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592106A (en) * | 1995-05-17 | 1997-01-07 | Altera Corporation | Programmable logic array integrated circuits with interconnection conductors of overlapping extent |
-
1997
- 1997-08-27 GB GB9718147A patent/GB2318663B/en not_active Expired - Fee Related
- 1997-09-25 JP JP9260213A patent/JPH10233676A/ja not_active Withdrawn
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002033654A (ja) * | 2000-04-26 | 2002-01-31 | Altera Corp | プログラマブルロジックデバイス |
| JP2002223162A (ja) * | 2000-09-18 | 2002-08-09 | Altera Corp | 特定機能ブロックを有するプログラマブルロジックデバイス |
| US9164952B2 (en) | 2001-03-22 | 2015-10-20 | Altera Corporation | Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements |
| JP2005508532A (ja) * | 2001-03-22 | 2005-03-31 | クイックシルバー テクノロジー、インコーポレイテッド | 固定特定用途向け計算要素を有する多様な適応計算装置の異質再構成可能マトリックスを有する適応集積回路 |
| US9665397B2 (en) | 2001-03-22 | 2017-05-30 | Cornami, Inc. | Hardware task manager |
| US7489779B2 (en) | 2001-03-22 | 2009-02-10 | Qstholdings, Llc | Hardware implementation of the secure hash standard |
| US9396161B2 (en) | 2001-03-22 | 2016-07-19 | Altera Corporation | Method and system for managing hardware resources to implement system functions using an adaptive computing architecture |
| US7962716B2 (en) | 2001-03-22 | 2011-06-14 | Qst Holdings, Inc. | Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements |
| US8010593B2 (en) | 2001-03-22 | 2011-08-30 | Qst Holdings Llc | Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements |
| US9037834B2 (en) | 2001-03-22 | 2015-05-19 | Altera Corporation | Method and system for managing hardware resources to implement system functions using an adaptive computing architecture |
| US9015352B2 (en) | 2001-03-22 | 2015-04-21 | Altera Corporation | Adaptable datapath for a digital processing system |
| US7620097B2 (en) | 2001-03-22 | 2009-11-17 | Qst Holdings, Llc | Communications module, device, and method for implementing a system acquisition function |
| USRE42743E1 (en) | 2001-11-28 | 2011-09-27 | Qst Holdings, Llc | System for authorizing functionality in adaptable hardware devices |
| JP2005512368A (ja) * | 2001-11-30 | 2005-04-28 | クイックシルヴァー テクノロジイ，インコーポレーテッド | 固定の特定用途向け計算要素を有する適応集積回路の構成および動作のためのシステム |
| US9330058B2 (en) | 2001-11-30 | 2016-05-03 | Altera Corporation | Apparatus, method, system and executable module for configuration and operation of adaptive integrated circuitry having fixed, application specific computational elements |
| US9594723B2 (en) | 2001-11-30 | 2017-03-14 | Altera Corporation | Apparatus, system and method for configuration of adaptive integrated circuitry having fixed, application specific computational elements |
| US7602740B2 (en) | 2001-12-10 | 2009-10-13 | Qst Holdings, Inc. | System for adapting device standards after manufacture |
| US7512173B2 (en) | 2001-12-12 | 2009-03-31 | Qst Holdings, Llc | Low I/O bandwidth method and system for implementing detection and identification of scrambling codes |
| US9002998B2 (en) | 2002-01-04 | 2015-04-07 | Altera Corporation | Apparatus and method for adaptive multimedia reception and transmission in communication environments |
| US7493375B2 (en) | 2002-04-29 | 2009-02-17 | Qst Holding, Llc | Storage and delivery of device features |
| US10185502B2 (en) | 2002-06-25 | 2019-01-22 | Cornami, Inc. | Control node for multi-core system |
| US10817184B2 (en) | 2002-06-25 | 2020-10-27 | Cornami, Inc. | Control node for multi-core system |
| US7606943B2 (en) | 2002-10-28 | 2009-10-20 | Qst Holdings, Llc | Adaptable datapath for a digital processing system |
| US7478031B2 (en) | 2002-11-07 | 2009-01-13 | Qst Holdings, Llc | Method, system and program for developing and scheduling adaptive integrated circuity and corresponding control or configuration information |
| US7609297B2 (en) | 2003-06-25 | 2009-10-27 | Qst Holdings, Inc. | Configurable hardware based digital imaging apparatus |
| US9960772B2 (en) | 2016-09-09 | 2018-05-01 | Kabushiki Kaisha Toshiba | Semiconductor device including logical blocks, wiring groups, and switch circuits |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041207 |