JPH11239053A - 最適化されたエミュレーションとプロトタイピングの体系 - Google Patents

Abstract

(57)【要約】 【課題】 集積回路のエミュレーション、プロトタイピ
ングに有用である論理チップを提供する。 【解決手段】 論理チップは、複数の部分集合に分割さ
れる複数の論理素子を含む。論理チップは複数の第１レ
ベル相互接続をさらに含む。複数の第１レベル相互接続
は、論理素子の複数の部分集合のうちの１つと相互接続
し、複数の第１レベル論理ユニットを形成する。複数の
第１レベル論理ユニットは、第１レベル論理ユニットの
複数の部分集合に分割される。論理チップは複数の第２
レベル相互接続をも含む。第２レベル相互接続は、第１
レベル論理ユニットの複数の部分集合のうちの１つと相
互接続し、複数の第２レベル論理ユニットを形成する。
論理チップは第３レベル相互接続をも含む。第３レベル
相互接続は、複数の第２レベル論理ユニットと相互接続
し、第３レベル論理を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラム可能な
論理装置体系の分野、特に最適化されたエミュレーショ
ンとプロトタイピングの論理チップとして利用するよう
特別に適応させられた、論理ブロックとプログラム可能
な相互接続ネットワークに関する。

【０００２】

【発明の背景】規格部品として入手可能な（即ち商業的
に入手可能な）汎用のプログラム可能な論理チップは、
論理エミュレーションやプロトタイピングやコンピュー
テイングのような特定の適用に、あつらえて設計される
ものでは一般的には、無い。汎用のプログラム可能な論
理チップの例としては、フィールド・プログラマブル・
ゲートアレイ（“ＦＰＧＡｓ”）、プログラマブル・ロ
ジック・アレイ（“ＰＬＡｓ”）、プログラマブル・ア
レイ・ロジック（“ＰＬＡｓ”）がある。汎用のプログ
ラム可能な論理チップは、ハードウエア上での論理エミ
ュレーションやプロトタイピングやコンピューテイング
のような適用の、初期の発展において十分な役目を果た
してきた。しかしながら、これらの適用では、汎用の論
理チップには幾つかの欠点がある。多くの汎用の論理チ
ップは、他の目標よりも、速度と密度（即ち、いかに多
くの論理ゲートを単一のチップ内に実現し得るか）に重
きを置く。多くの適用に対し十分コストに見合うように
するため、汎用のプログラム可能な論理体系は、その体
系内に設計を適合させ集積回路内に多くの利用可能論理
ゲートの利用を割り当てるのに、十分な機会を与える経
路設定資源を供給すべきである。しかしながら、汎用の
プログラム可能な論理体系を用いると、ゲートカウント
（即ち、プログラム可能な論理チップの製造者が、チッ
プが搭載可能だと公言するゲートの数）がチップの見積
り容量内であるとしても、与えられた設計即ち分割では
搭載しえない可能性が常にある。また、コンパイル処理
の速度は、汎用の論理チップでは重要視されるものでは
ない。

【０００３】対照的に、論理エミュレーションやプロト
タイピングやコンピューテイングの設計では、優先順位
が異なる。論理チップは、数十から数百の論理チップを
備えることがしばしばである、より大きい多重チップシ
ステムの、部分であることが通常である。大きな入力設
計ネットリストは、非常に高程度まで成功しておりユー
ザの介入が最小限であるよう、自動的に全てこれらの論
理チップにコンパイルされねばならない。ネットリスト
は、設計の構成要素（例えば、論理ゲート）や該構成要
素がいかに相互接続されるかについて仕様表現する、論
理設計の記述である。ネットリストのそれぞれの“ネッ
ト”は、構成要素又は入力・出力パッドのピン間の回路
経路を定義する。これらの適用で用いられる論理チップ
は、大抵の論理資源を完全自動コンパイル処理にて用い
られるよう仕向けることにおいてほとんど常に成功させ
るほどの順応性及び能力がある、経路設定資源を供給す
ることが、不可欠である。このコンパイル処理は素早く
実行されるべきである。短いコンパイル時間は、ユーザ
の設計がエミュレータシステムに与えられる時点から、
全ての論理チップがプログラムされユーザの設計を稼動
させる（即ちユーザの設計をエミュレートする）準備が
整う時点に到るまでに、要求される時間を、最小のもの
にする。

【０００４】汎用の論理チップの目標と、エミュレーシ
ョンやプロトタイピングやコンピューテイングの適用で
用いられる論理チップの目標との差異は、論理エミュレ
ーションやプロトタイピングやコンピューテイングの適
用に特定化した論理チップが必要である場合に生じる。

【０００５】

【発明の概要】本発明は、特に論理エミュレーション、
プロトタイピング及び・又はコンピューテイング適用に
て有用である、プログラム可能な論理装置体系に関す
る。本発明の特別な実施形態は、複数の論理素子を含
み、該論理素子は論理素子の複数の部分集合に分割され
る。本発明の好ましい実施形態では、複数の論理素子の
各々は、データ選択論理を含む。

【０００６】論理チップは複数の第１レベルの相互接続
をさらに含む。複数の第１レベルの相互接続は、論理素
子の複数の部分集合のうちの１つと相互接続し、よっ
て、複数の第１レベルの論理ユニットを形成する。複数
の第１レベルの論理ユニットは、第１レベルの論理ユニ
ットの複数の部分集合に、分割される。論理チップは、
複数の第２レベルの相互接続をも含む。好ましい実施形
態では、複数の第２レベルの相互接続は、部分クロスバ
ー相互接続を含む。第２レベルの相互接続は、第１レベ
ルの論理ユニットの複数の部分集合のうちの１つと相互
接続し、よって、複数の第２レベルの論理ユニットを形
成する。論理チップは、第３レベルの相互接続をも含
む。好ましい実施形態では、第３レベルの相互接続は、
部分クロスバー相互接続を含む。第３レベルの相互接続
は、複数の第２レベルの論理ユニットと相互接続し、よ
って、第３レベルの論理ユニットを形成する。

【０００７】本発明の特別な実施形態では、複数の第１
レベルの相互接続は、複数の完全占有クロスバーと部分
占有クロスバーを含む。部分占有クロスバーの特別な実
施形態は、複数の入力グループと複数のマルチプレクサ
を含むことができる。複数のマルチプレクサの各々は、
少なくとも２つのデータ入力、少なくとも１つの選択入
力、及び少なくとも１つの出力を、含む。複数の入力グ
ループの各々の入力は、複数のマルチプレクサのうちの
１つのデータ入力と、電気的にコミュニケートする。複
数のマルチプレクサの各々の少なくとも１つの選択入力
は、復号化部と電気的に接続し、該復号化部はプログラ
ミングセルと電気的に接続する。プログラム可能なクロ
スポイントは、複数のマルチプレクサの各々の出力とク
ロスバー出力ピンとの間を、電気的に伝達する。プログ
ラム可能なクロスポイントは、パストランジスタとプロ
グラム可能なメモリセルを含む。

【０００８】好ましい第２第３レベルの相互接続にて用
いられる部分クロスバー体系は、強力で柔軟性があり、
ユーザの設計をシステムレベルの論理エミュレーション
適用の中にコンパイルするのにかかる時間量を、削減す
る。

【０００９】チップ上への部分クロスバー相互接続の搭
載は、システムレベルでの形態とは異なる形態を取りう
る。というのは、相互接続された論理ブロック、クロス
バー及び相互接続ワイヤは、全て同じ媒体内にあり、異
なるパッケージ内に分離しないからである。この発明
は、チップ上への部分クロスバー相互接続の搭載の幾つ
かの仕方を含む。部分クロスバー相互接続は、数多くの
論理ブロックにまで広がるために、単体レベル部分クロ
スバー相互接続よりも多重レベルのクロスバーをより効
果的に用いて階層形状で適用されることができる。

【００１０】素子の搭載と組合せに関する種々の新しい
詳述を含む、本発明の上記の及び他の好適な特徴が、添
付の図面を参照して以下により詳しく述べられており、
かつ請求項で強調されている。本発明を具現する特定の
方法と回路は、例示としてのみ示されるのであり発明を
限定するものとして示されるのではない、ということは
理解されることである。当業者が理解するように、この
発明の原理と特徴は、発明の範囲から離れることなく、
種々のかつ数多くの実施形態において用いられ得る。

【００１１】

【発明の実施の形態】図面を参照しつつ、本発明に係る
望ましい装置と方法について、以下述べる。

【００１２】以下の一般的な議論は、図２６から図３７
に関連して以下に開示される好適な実施形態に対してだ
けでなく、図１から図２５に関して、一般的な背景をも
たらすものである。さらに、プログラム可能な論理シス
テムと相互接続ネットワークに関する詳細な記述が、米
国特許第５，０３６，４７３号、第５，１０９，３５３
号、第５，４４８，４９６号、第５，４５２，２３１号
において見出すことができる。それらの特許のそれぞれ
は、本出願の譲受人に譲渡されている。米国特許第５，
０３６，４７３号、第５，１０９，３５３号、第５，４
４８，４９６号、第５，４５２，２３１号の開示は、そ
っくりそのまま参照することでここに一体のものとす
る。

【００１３】エミュレーションに用いる論理チップとし
て有用な装置は、以下のことを備えるべきである。 １）容量上の限界を条件として、論理回路の組合せ（と
任意で記憶装置と）からなるどのデジタル論理ネットワ
ークに従っても、設定されることができる。 ２）その機能と内部の相互接続は、多くの異なる論理ネ
ットワークに適合するように何度でも電子工学的に設定
されうる、という点で、電子工学的に再設定可能であ
る。 ３）特定のネットワークかどうかに関わりなく又はどの
入力・出力ピンが特定化されるかに関わり無く、入力・
出力ピンとデジタルネットワークを自由に接続し、エミ
ュレーションシステムの部分クロスバー又は直接の相互
接続が、首尾よく論理チップを相互接続するよう仕向け
る能力を備える。

【００１４】本発明は、組合せ論理機能（例えば、アン
ドゲート、オアゲート等）、順次論理機能（例えば、フ
リップフロップ、ラッチ等）そして記憶機能を与えるよ
うプログラムされ得る、内部論理ブロックを含む。論理
ブロックの各々は、論理ブロックを各々の特定の論理ブ
ロック以外の回路要素に相互接続するのに用いられる、
多数の入力・出力（“Ｉ／Ｏ”）ピンを備える。本発明
はまた、外部入力・出力（“Ｉ／Ｏ”）パッドとプログ
ラム可能な相互接続も含む。外部Ｉ／Ｏパッドは、他の
チップや装置との接続に備えるものである。プログラム
可能な相互接続は、論理ブロック及び・又はＩ／Ｏパッ
ド間の信号を通すよう動作する。とりわけ、プログラム
可能な相互接続は、部分クロスバー相互接続体系を用い
る。部分クロスバー相互接続により相互接続可能とする
ために、論理ブロックの各々は、論理チップ全体に関す
る上述の特徴を備える。特に、論理ブロックの各々は、
（１）容量上の限界を条件として、論理回路の組合せ
（と任意で記憶装置と）からなるどのデジタル論理ネッ
トワークに従っても、設定されることができ、（２）そ
の機能と内部の相互接続は、多くの異なる論理ネットワ
ークに適合するように何度でも電子工学的に設定されう
る、という点で、電子工学的に再設定可能であり、
（３）特定のネットワークかどうかに関わりなく又はど
の入力・出力ピンが特定化されるかに関わり無く、入力
・出力ピンとデジタルネットワークを自由に接続し、部
分クロスバー相互接続が、首尾よく論理ブロックを相互
接続するよう仕向ける能力を備える。

【００１５】この発明では、プログラム可能な論理チッ
プ内部の論理ブロックはこの基準を満たす。従ってそれ
らは、米国特許第５，０３６，４７３号、第５，１０
９，３５３号、第５，４５２，２３１号にて定義されて
いる“論理チップリアライザ”と同等のものである。論
理ブロックのＩ／Ｏピンは、その論理ブロックと、同一
のプログラム可能な論理チップ内の他の内部要素との間
を通す信号のための端子であり、チップがパッケージさ
れるときに外部Ｉ／Ｏピンと接続される、プログラム可
能な論理チップの外部Ｉ／Ｏパッドと、混同すべきでは
ない。

【００１６】部分クロスバー相互接続体系について、述
べる。

【００１７】本発明で利用される部分クロスバー相互接
続では、プログラム可能なクロスバーが論理ブロックを
相互接続する。各々の論理ブロックのＩ／Ｏピンは、各
々の論理ブロックにおいては同一の分割方法が用いられ
て、適当な部分集合に分割される。各々のクロスバーの
ピンは、あらゆる論理ブロックの各々からの、ピンの同
じ部分集合と接続される。従って、クロスバー“ｎ”
は、各々の論理ブロックのピンの部分集合“ｎ”と接続
される。部分集合が存在する分だけ多くのクロスバーが
用いられ、それぞれのクロスバーは、部分集合のピンの
数と論理ブロックの数を掛けた積と同数のピンを有す
る。各々の論理ブロック・クロスバーのペアは、各々の
部分集合のピンと同数の、パスと呼ばれるワイヤによ
り、相互接続される。

【００１８】各々のクロスバーは、各々の論理ブロック
上の同じ部分集合のピンと接続されるため、１つの論理
ブロック上の１つのピン部分集合での１つのＩ／Ｏピン
から、別の論理ブロック上の異なるピン部分集合での１
つのＩ／Ｏピンへの、相互接続は、設定され得ない。相
互接続される論理ブロックの各々の同一のピン部分集合
でのＩ／Ｏピンを利用した各々のネットを相互接続し、
結果として論理ブロックを設定することにより、このこ
とは避けられているのである。

【００１９】図１は本発明の部分クロスバー相互接続の
例の概略ブロック図である。相互接続１１５は、４つの
クロスバー（第１のクロスバー１１０、第２のクロスバ
ー１１１、第３のクロスバー１１２そして第４のクロス
バー１１３）と、複数のワイヤ１１８を備える。４つの
クロスバー１１０、１１１、１１２、１１３の各々は、
８本のピン１１４を備える。論理ブロック１００、１０
１、１０２、１０３の各々は、８本のピン１０５を備
え、２つごとの４つの部分集合に分割され、Ａ、Ｂ、
Ｃ、Ｄと名付けられている。各々のクロスバーは、各々
の論理ブロックの２ピンの同一の部分集合と接続する。
従って、第１のクロスバー１１０は、４つの論理ブロッ
ク１００、１０１、１０２、１０３のＡ部分集合ピンの
何れもと接続し得る。第２のクロスバー１１１は、４つ
の論理ブロック１００、１０１、１０２、１０３のＢ部
分集合ピンの何れもと接続し得る。第２のクロスバー１
１１は、４つの論理ブロック１００、１０１、１０２、
１０３のＢ部分集合ピンの何れもと接続し得る。第３の
クロスバー１１２は、４つの論理ブロック１００、１０
１、１０２、１０３のＣ部分集合ピンの何れもと接続し
得る。最後に、第４のクロスバー１１３は、４つの論理
ブロック１００、１０１、１０２、１０３のＤ部分集合
ピンの何れもと接続し得る。クロスバー１１０、１１
１、１１２、１１３は、ワイヤ１０８がそれらと論理ブ
ロック１００、１０１、１０２、１０３とを接続するこ
とにより、部分クロスバー相互接続１１５を、一体して
形成する。

【００２０】本発明の部分クロスバー体系を利用する論
理チップにてネットがいかにして搭載されるかの例が、
図１に示される。デザインネットＸは、第３の論理ブロ
ック１０２に源を有し、第１の論理ブロック１００と第
２の論理ブロック１０１内の目的地と接続されなければ
ならない。４つのクロスバーの何れもがそのような相互
接続を実現する本来的な容量を備える。この例では、第
１のクロスバー１１０と、従ってＡ部分集合論理ブロッ
クピンが選択されている。第１のクロスバー１１０は、
源たる論理ブロック、つまり第３の論理ブロック１０２
と接続するピンが、第１の論理ブロック１００と第２の
論理ブロック１０１と接続するピンに経路設定されるよ
うに、プログラムされるのである。第３の論理ブロック
１０２は、ネットの源をそのＡ部分集合ピンと接続する
ようプログラムされるのであり、Ａ部分集合ピンはこの
ネットのために選ばれた第１のクロスバー１１０のピン
と配線される。同じように、第１の論理ブロック１００
と第２の論理ブロック１０１とは、それらのＡ部分集合
ピンの目的地と接続するようプログラムされるのであ
り、Ａ部分集合ピンはこのネットのために選ばれたクロ
スバー１１０のピンと配線される。同様に、デザインネ
ットＹは、第３のクロスバー１１２を選択し、従ってそ
のためのＣ部分集合論理ブロックピンを選択することに
より、相互接続されている。第４の論理ブロック１０３
と第１の論理ブロック１００と第３のクロスバーはしか
るべくプログラムされる。

【００２１】論理ブロック１００、１０１、１０２、１
０３とクロスバー相互接続１１０、１１１、１１２、１
１３のコレクションはそれ自身が、単体のより高レベル
論理ブロックとして動作し得る。図１の例では、論理ブ
ロック１００、１０１、１０２、１０３は、部分クロス
バー相互接続１１５により相互接続され、単体のより高
レベル論理ブロックとして動作し得る。単体の高レベル
論理ブロックとして用いられるときは、各々のクロスバ
ー１１０、１１１、１１２、１１３はＩ／Ｏピンとして
機能する追加端子１２０を備えている。端子１２０は、
このより高レベル論理ブロックに関する入力信号と出力
信号とを運ぶ。

【００２２】そのようなより高レベル論理ブロックはそ
れら自身が、図２に示されるように、部分クロスバー相
互接続により階層的に相互接続されることがあり得る。
４つの第２レベル論理ブロック２００は各々が、部分ク
ロスバー相互接続２２０により相互接続される第１レベ
ルの論理ブロック２１０を含む。これら論理ブロック２
００は、第２レベルクロスバー２３０を含む第２レベル
部分クロスバー相互接続２４０により、相互接続され
る。第２レベルの論理ブロック２００と部分クロスバー
相互接続２４０のこのコレクションはそれ自身が、さら
により高度の第３レベルの論理ブロックとして動作し
得、以下同様である。各々のクロスバー２３０はＩ／Ｏ
ピンとして機能する追加端子２５０を備えている。端子
２５０は、この第３レベル論理ブロックに関する入力信
号と出力信号とを運ぶ。

【００２３】これらのプログラム可能な論理装置により
エミュレートされるユーザ設計（即ち入力論理設計）の
大抵は、一般的には、局所的には（即ち、設計の最下の
層では）より過密に相互接続され、包括的には（即ち、
設計の最上の層では）より非過密に相互接続されるとい
う実際上の利点が、論理ブロックの階層状相互接続に存
する。第１レベル論理ブロック（即ち、論理ブロック１
００、１０１、１０２、１０３）は、小グループのみに
おいて過密に相互接続されるのが常であり、演算装置、
制御論理ネットワーク、カウンタ等々のような、入力論
理設計での基本機能を含む。これらの基本機能は一般的
に互いに接続されて、より高レベル機能を形成する。基
本機能間においては、基本機能の内部よりも、より非過
密な相互接続が求められる。１つのチップに多数の第１
レベル論理ブロックがあるときは、チップ上の全ての第
１レベル論理ブロック間を単一レベル相互接続で繋ぐ
と、過度に高価なものになる。これは、もし単一レベル
の相互接続しかないならば、少数の論理ブロック間で局
所的に必要とされる相互接続の冗長さは全体では全ての
論理ブロック間では何倍にもなってしまう、という理由
による。その代わりとして、階層多重レベル相互接続
は、相互接続の局所性を反映し得るのであり、全ての第
１レベル論理ブロックの相互接続をより経済的に実現し
得る。

【００２４】階層状のプログラム可能な論理チップにつ
いて、述べる。

【００２５】３層階層を備えたプログラム可能な論理チ
ップが、図３に示されている。第１レベル論理ブロック
は、Ｌ０ブロック５２５として示される。それは複数の
論理ユニット（ＬＵ）５２６を含むのであり、ＬＵの各
々は小さい論理機能組合せ及び・若しくは少量の記憶装
置を与え得るのである。ＬＵ５２６は、Ｘ０相互接続５
２７として示される相互接続により相互接続される。Ｘ
０相互接続５２７は、次のレベルの相互接続への接続に
備えるＩ／Ｏピン５２８もまた含む。

【００２６】第２レベル論理ブロックは、Ｌ１ブロック
５０５として示される。それは、Ｘ１相互接続５２１と
して示される相互接続により相互接続される、複数のＬ
０論理ブロック５２５を含む。Ｘ１相互接続５２１は、
次のレベルの接続に備えるＩ／Ｏピン５２２もまた含
む。第３レベル論理ブロックは、Ｌ２ブロック４２５と
して示される。Ｌ２ブロック４２５は、複数のＬ１論理
ブロック５０５を含む。Ｌ１論理ブロック５０５は、Ｘ
２相互接続５１１として示される相互接続により相互接
続される。Ｘ２相互接続５１１は、Ｉ／Ｏピン５１２を
備える。本発明のこの好ましい実施形態では、単体のＬ
２論理ブロックは、プログラム可能な論理チップ全体を
含む。そのＩ／Ｏピン５１２は、チップＩ／Ｏパッド４
３５と繋がり、そのチップＩ／Ｏパッドはチップがパッ
ケージされているならば外部のピンや導線と接続し得
る。

【００２７】十分なＩ／Ｏピンが、各々のレベルでの論
理ブロックの論理容量をサポートするよう、与えられる
べきである。Ｘ０相互接続５２７、Ｘ１相互接続５２
１、Ｘ２相互接続５１１の各々の適切なサイズは、相互
接続されなければならないＩ／Ｏピンの数の関数であ
る。用いるレベルの全体数、各々のレベルでの論理ブロ
ックのサイズ、各々のレベルでの論理ブロックＩ／Ｏピ
ンの数、相互接続の結果としてのサイズ、これらの間
で、最適バランスを比較検討すべきである。

【００２８】図３の、多重レベル階層状に相互接続され
たプログラム可能な論理チップは、そのＸ０相互接続５
２７、Ｘ１相互接続５２１、Ｘ２相互接続５１１の内部
となる体系に関して多数の異なるものを、１つ又はそれ
以上用いてもよい。以下の議論では、完全占有するか或
いは部分的に占有する単体の単純なクロスバーであろう
と、多重の単純なクロスバーを含む部分クロスバー相互
接続であろうと、クロスバーを基礎とした体系が用いら
れている。

【００２９】クロスバーについて、述べる。

【００３０】単純クロスバー４１０の概略ブロック図が
図４に示される。クロスバー４１０は局所端子４１１間
の接続を確立するようプログラムされ得る。クロスバー
４１０が完全占有されると、どの局所端子４１１からの
１つ又はそれ以上の他の局所端子４１１へのどの接続も
プログラムされ得る。部分占有されると、全ての接続で
はなくいくつかの接続が、プログラムされ得る。部分占
有されたクロスバーは、ハードウエアの面においてコス
トがよりかからないが、しかし相互接続の容量がより少
なくなり、接続を確定するために、より複雑なソフトウ
エアの又は付加的なソフトウエアの、ルーチンを要求す
ることもある。

【００３１】クロスバー４１０のための外部端子４１２
が図４に示される。クロスバー４１０は、外部端子４１
２と局所端子４１１の間の接続を設定し得るが、外部端
子４１２と他の外部端子４１２の間は必ずしも設定し得
ない。クロスバー４１０が部分クロスバー相互接続にて
用いられると、局所端子４１１は相互接続される論理ブ
ロックと接続され、外部端子４１２は結果としてより高
レベルの論理ブロックに対するＩ／Ｏピンとして利用さ
れる。

【００３２】クロスバー４１０の１つの可能な形態、ク
ロスポイント型クロスバーの、内部構造が、図５に示さ
れる。局所端子４１１と外部端子４１２の各々は、プロ
グラム可能な双方向性トランシーバ１０４０に繋がれて
いる。この好適な双方向性トランシーバ１０４０の概略
図が、図６に示されている。各々のトランシーバ１０４
０は１対のドライバを備える。各々のドライバ１０４１
は、メモリセル１０４２をプログラミングすることによ
り制御される。プログラミング・メモリセル１０４２
は、エスラム（ＳＲＡＭ）セルやフリップフロップやラ
ッチや、その出力に少量のプログラミング情報を保持す
る他の何らかの構造として、設定されてよい。そのよう
な構造は当業者には公知であるが、それ自体のプログラ
ミングの内容はここでは示されない。プログラム可能な
メモリセル１０４２がゼロにセットされれば、１つのド
ライバ１０４１はオン状態にもう１つのドライバはオフ
状態になり、信号を１方向に伝送しトランシーバを通
す。プログラム可能なメモリセル１０４２が１にセット
されれば、状況は逆転し、ドライバ１０４１に逆方向に
信号を伝送させる。このように、各々の端子は、クロス
バーへの入力にもクロスバー４１０への出力にもなるよ
うにプログラムされる。クロスバー４１０への入力とし
てプログラムされると、端子は信号を外部世界からクロ
スバー４１０の中へ引き入れる。クロスバー４１０から
の出力としてプログラムされると、端子は信号をクロス
バー４１０から外部世界へ引き出す。

【００３３】各々のトランシーバ１０４０は内部ワイヤ
と接続されている。これらのワイヤはマトリックス状に
論理的に配置されており、１対のワイヤはクロスポイン
ト１０３０によって接合される。各々のクロスポイント
１０３０はプログラミングメモリセル１０３４をそなえ
ており、該セルはパストランジスタ１０３３を制御し、
信号を通すようオン状態にしたり信号をブロックするよ
うオフ状態にしたりする。この回路の例が図７に見うけ
られる。パストランジスタ１０３３のソースとドレイン
は、２つのワイヤ１０３１と１０３２をそれぞれ接合
し、トランシーバ１０４１により駆動される信号をその
方向に流すか、またはブロックする。クロスポイント１
０３０は、局所端子４１１と外部端子４１２との間で接
続がプログラムされるよう、形成される。示されるよう
に、図５の例は、何れかの局所端子４１１を、何れかの
他の１つ又はそれ以上の局所端子４１１と接続させるク
ロスポイント１０３０を備える。図５の例は、外部端子
４１２と局所端子４１１との間の接続を確立するクロス
ポイント１０３０も備えるが、外部端子４１２と他の外
部端子４１２との間の直接接続を確立するのではない。
適用を満足するように十分な経路設定可能性が存在する
限りは、クロスバー４１０を搭載する他の形態は、本発
明の範囲内である。このチップレベルの応用例に対しよ
り適切な、他の好適な搭載形態は以下に示される。

【００３４】部分クロスバーにより相互接続されたプロ
グラム可能な論理チップについて、述べる。

【００３５】部分クロスバー相互接続が図８に示され
る。図８は、図３に描かれる階層状に相互接続されたプ
ログラム可能な論理チップのための、相互接続搭載の例
を示す。これは、単体のＬ２論理ブロック４２５を含
む。この例では、Ｘ１相互接続５２１とＸ２相互接続５
１１はそれぞれ部分クロスバー相互接続である。Ｘ１相
互接続５２１とＸ２相互接続５１１は共に２レベルの階
層状部分クロスバー相互接続を形成する。Ｘ２相互接続
５１１はＸ２クロスバー５１０を含み、その各々は、局
所端子６１０と外部端子６１５を備えた（図４に示され
る）クロスバー４１０の各々の例であり、ワイヤは局所
端子６１０をＬ１論理ブロックＩ／Ｏピン７２５と接続
する。

【００３６】Ｘ２クロスバー５１０は、各々のＬ１論理
ブロック５０５のＩ／Ｏピン７２５が適切な部分集合に
分割されるようＬ１論理ブロック５０５と接続される。
ここで各々のＬ１論理ブロック５０５では同じ分割が利
用される。各々のＸ２クロスバー５１０の局所端子６１
０は、あらゆるＬ１論理ブロック５０５の各々からのＩ
／Ｏピン７２５の同じ部分集合と、接続される。クロス
バー５１０とＬ１論理ブロック５０５とを接続する、ワ
イヤのネットワークのうちで最も外部にあるワイヤのみ
が、示されているのであり、個々を図に示すにはあまり
に数が多すぎる。他のそのようなワイヤは図８には示さ
れていないが、上記定義に従って、それらもまた存在し
ている。外部端子６１５はＬ２論理ブロックＩ／Ｏピン
５１５と接続される。

【００３７】各々のＬ１論理ブロック５０５の要素は図
９に示される。Ｘ１相互接続５２１は、局所端子９１６
と外部端子９１５を備えたＸ１クロスバー５２０を含
み、該Ｘ１クロスバー５２０は（図４に示される）クロ
スバー４１０の各々の例であり、ワイヤは局所端子９１
６をＬ０論理ブロックＩ／Ｏピン９２５と接続する。こ
のＸ１相互接続５２１では、Ｘ１クロスバー５２０は、
各々のＬ０論理ブロック５２５のＩ／Ｏピン９２５が適
切な部分集合に分割されるようＬ０論理ブロック５２５
と接続する。ここで各々のＬ０論理ブロック５２５では
同じ分割が利用される。各々のＸ１クロスバー５２０の
局所端子９１６は、あらゆるＬ０論理ブロック５２５の
各々からのＩ／Ｏピン９２５の同じ部分集合と、接続さ
れる。外部端子９１５はＬ１論理ブロック５０５のＩ／
Ｏピン７２５と接続され、それらは図８に示されるよう
にＸ２クロスバー５１０と接続する。

【００３８】Ｌ０論理ブロック５２５の数、各々のＬ０
論理ブロック５２５上のＩ／Ｏピン９２５の数、Ｘ１ク
ロスバー５２０の数、そして各々のＸ１クロスバー５２
０上の局所端子９１６の数、それらの数に依存して、各
々のＬ０ブロック５２５とＸ１クロスバー５２０の対の
間のワイヤに関し、ある数字“ｎ”が存在する。例え
ば、それぞれに６４本のＩ／Ｏピン９２５を備えた８個
のＬ０論理ブロック５２５が存在し、さらにそれぞれに
３２本の局所端子９１６を備えた１６個のＸ１クロスバ
ー５２０が存在するならば、“ｎ”は４に等しい。即
ち、各々のＬ０ブロック５２５とＸ１クロスバー５２０
の対の間に４本のワイヤが存在する。“ｎ”の値が高く
なればなるほど、経路設定の容易さは大きなものにな
り、経路設定成功の見込みが高いものになる。

【００３９】チップ指向のクロスバー及び部分クロスバ
ーの相互接続搭載について、述べる。

【００４０】クロスバー４１０を搭載する他の手段が、
集積回路をレイアウトする際に通常なされるような、単
体のシリコンダイ上の構成要素の直線的レイアウトとよ
り一致し、またこれら他の搭載手段が操作上の利点をそ
なえるならば、クロスバー４１０を搭載する他の手段
は、プログラム可能な論理チップにて用いるのにより適
切である。図１０は、マルチプレクサ型クロスバーとし
て搭載されたクロスバー４１０を示す。４つの端子１３
２０の各々は、局所端子４１１または外部端子４１２に
対応する。ドライバ１３１０は常に、端子１３２０の論
理値をワイヤ１３３０の１つに引き入れる。ワイヤ１３
３０は、図に示すためだけに水平になっていることを銘
記すべきである。実際の搭載では、各々のワイヤ１３３
０は水平である必要はない。各々の端子１３２０は従っ
て常にその論理値を運ぶワイヤを備える。各々の端子１
３２０は、プログラム可能なマルチプレクサ１３００に
よっても稼動可能であり、該マルチプレクサ１３００
は、ワイヤ１３３０のうちの１つを選択するようプログ
ラムすることが可能であるし、その論理値を端子１３２
０上に引き入れるか否かをプログラムすることも可能で
ある。端子１３２０がこのクロスバー４１０からの出力
であるならば、マルチプレクサ１３００は端子を引き動
かし望ましい入力端子１３２０により引き動かされるワ
イヤ１３３０を選択するようプログラムされる。そうで
ないならば、端子１３２０はクロスバー４１０への入力
であり、マルチプレクサは端子を引き動かさないように
プログラムされる。

【００４１】クロスバー４１０のこのマルチプレクサ搭
載には、マルチプレクサを通しての伝達遅延があるため
クロスバープログラミングに対し比較的左右されないと
いう、操作上の利点がある。このことは、図５で示され
るような、クロスポイント型クロスバーには当てはまら
ない。しかも、マルチプレクサには、図５のトランジス
タ１０３３のような、受動パストランジスタを搭載する
必要はなく、代わりにより速い動作を可能とする能動論
理回路を搭載することができる。さらに、マルチプレク
サは本来矩形であり、チップ上で大きな距離を占め得る
ものであり、部分クロスバー相互接続を形成するのに用
いると形状上での利点がある。

【００４２】同様なマルチプレクサ型クロスバー４１０
搭載が図１１で示される。端子１４５０、１４７０の各
々は、局所端子４１１又は外部端子４１２に対応する。
プログラム可能な３隣接のドライバ１４４０は、プログ
ラミング・メモリ・セル１４４１によってドライビング
状態になるようにプログラムされていると、端子１４５
０上の論理値をワイヤ１４３０のうちの一本の上に引き
動かす。各々の端子１４５０は、プログラミング・メモ
リ・セル１４１１によってワイヤ１４３０の内の一本を
選択するようプログラムすることができるプログラム可
能なマルチプレクサ１４１０を備える。図１１にみられ
るように、マルチプレクサ選択論理値は、プログラム可
能なドライバ１４８０がプログラミング・メモリ・セル
１４８１によって稼動するようにプログラムされている
と、プログラム可能なドライバ１４８０の利用により端
子１４５０上に引き動かされる。端子１４５０がこのク
ロスバー４１０からの出力ならば、マルチプレクサ１４
１０とドライバ１４８０は、端子を引き動かし望ましい
ワイヤ１４３０を選択するようにプログラムされる。端
子１４５０が入力であれば、ドライバ１４８０は端子を
引き動かさないようプログラムされる。これらの端子１
４５０は、クロスバー４１０構造をまたがって、本来配
列されるのであり、チップ上のこの構造の頂上又は底面
にある装置と接続するのに便利である。

【００４３】各々の端子１４７０は、ワイヤ１４３０と
接続され得る。端子１４７０が出力であれば、マルチプ
レクサ１４１０と、ワイヤを引き動かすドライバ１４４
０、１４８０とは、望ましい入力を選択しこのワイヤ１
４３０を引き動かすよう、プログラムされる。双方向ト
ランシーバ１４６０は、そのあと外部端子１４７０を引
き動かすようにプログラムされる。端子１４７０が入力
であれば、そのワイヤ１４３０のプログラム可能な双方
向トランシーバ１４６０は、端子の論理値をワイヤ上に
引き動かすようプログラムされる。これらの端子１４７
０はクロスバー４１０構造の端部に本来位置するもので
あり、チップ上のこの構造の左端部又は右端部にある装
置との接続に有益である。

【００４４】図１２、図１３、図１４及び図１５は、こ
れらクロスバー４１０搭載構造にて可能な形状上の信号
経路のバリエーションを示す。このクロスバー４１０と
接続する、論理ブロックやＩ／Ｏピンのような、論理チ
ップ上の構造物の望ましい形状配置に依存して、設定さ
れるべき特定の経路に適うバリエーションをひとつ、選
択し得る。マルチプレクサ出力ドライバ１４８０と全て
のプログラミングメモリセル１４１１、１４４１、１４
８１は、わかりやすくするため図１２、図１３、図１４
及び図１５では示されていない。それらは図１１で見ら
れる。

【００４５】図１２では、信号は、該構造の頂上端部に
ある端子１４５０ａ上にてクロスバーに入力し、内部通
過する経路設定をされ、同様に頂上端部にある出力端子
１４５０ｂに到る。端子１４５０ａは入力であるから、
そのマルチプレクサ１４１０ａはプログラムされず、そ
のドライバ１４４０ａはプログラムされる。端子１４５
０ｂは出力であるから、そのマルチプレクサ１４１０ｂ
はプログラムされ、ドライバ１４４０ａにより引き動か
されるワイヤ１４３０を選択する。

【００４６】図１３では、信号は、該構造の端部にある
端子１４７０上にてクロスバーに入力し、内部通過する
経路設定をされ、頂上端部にある出力端子１４５０に到
る。端子１４７０は入力であるから、その双方向トラン
シーバ１４６０はそのワイヤ１４３０を引き動かすよう
プログラムされる。端子１４５０は出力であるから、そ
のマルチプレクサ１４１０はプログラムされ、トランシ
ーバ１４６０により引き動かされるワイヤ１４３０を選
択する。

【００４７】図１４では、信号は、該構造の頂上端部に
ある端子１４５０上にてクロスバーに入力し、内部通過
する経路設定をされ、端部にある出力端子１４７０に到
る。端子１４５０は入力であるから、そのマルチプレク
サ１４１０ａはプログラムされず、そのドライバ１４４
０はプログラムされる。端子１４７０は出力であるか
ら、その双方向トランシーバ１４６０はその端子１４７
０を引き動かすようプログラムされる。

【００４８】図１５では、信号は、該構造の端部にある
端子１４７０ａ上にてクロスバーに入力し、内部通過す
る経路設定をされ、端部にある出力端子１４７０ｂに到
る。端子１４７０ａは入力であるから、その双方向トラ
ンシーバ１４６０ａはそのワイヤ１４３０ａを引き動か
すようプログラムされる。端子１４７０ｂは出力である
から、そのマルチプレクサ１４１０はプログラムされ、
トランシーバ１４６０により引き動かされるワイヤ１４
３０ａを選択し、さらにそのドライバ１４８０はプログ
ラムされ、ワイヤ１４３０ｂを引き動かす。ワイヤ１４
３０ｂ上の双方向トランシーバ１４６０ｂはその端子１
４７０ｂを引き動かすようプログラムされる。

【００４９】図１６と図１７は、図１１、図１２、図１
３、図１４及び図１５に示されるクロスバー４１０構造
を用いた、典型的な部分クロスバー相互接続を示す。図
１６にて示されるように、Ｌ１論理ブロック１５００
は、それぞれ３本のＩ／Ｏピンを備えた４つのＬ０論理
ブロック１１６０で構成され、それぞれ４本の局所端子
１４５０とそれぞれ２本の外部端子を備えた３つのＸ１
クロスバー１４００で相互接続される。Ｘ１の外部端子
１４００は、Ｌ１論理ブロックの６本のＩ／Ｏピン１４
７０として機能する。

【００５０】図１７は、論理チップ上に相対形状配置し
た、Ｘ１クロスバー１４００、Ｌ０論理ブロック１１６
０及びＬ１Ｉ／Ｏピン１４７０を示す。Ｘ１クロスバー
１４００は構造の幅全体に広がって伸び、Ｌ０論理ブロ
ック１１６０は頂上端部に広がって配置され、Ｉ／Ｏピ
ン１４７０は左端部に３本右端部に３本、端部に配置さ
れる。

【００５１】図１８、図１９及び図２０は、クロスバー
４１０と部分クロスバー相互接続の、別の搭載を示す。
図１８はこの例で用いられるＬ１論理ブロックを示す。
図１８のＬ１論理ブロックは、４つのＬ０論理ブロック
１６００と、２つのＸ１クロスバー、即ち第１のＸ１ク
ロスバー１６１０と第２のＸ１クロスバー１６１２と
を、含む。この実施形態では、第１のＸ１クロスバー１
６１０と第２のＸ１クロスバー１６１２は、Ｌ０論理ブ
ロック１６００のＩ／Ｏピンと部分クロスバー相互接続
により接続される。この実施形態では、第１のＸ１クロ
スバー１６１０と第２のＸ１クロスバー１６１２は、局
所端子４１１に相当する１６本の局所端子を備える。こ
のことは、４つのＬ０論理ブロック１６００の各々との
４本の接続を設定することに備えるものである。第１の
Ｘ１クロスバー１６１０と第２のＸ１クロスバー１６１
２は、外部端子４１２に相当する２本の外部端子１６３
０もまた備え、このＬ０論理ブロックの４本のＩ／Ｏピ
ンとなる。

【００５２】図１９は、クロスポイント１６２０の詳細
を示す。各々のクロスポイントは、パストランジスタ１
６２３を制御するプログラミング・メモリセル１６２４
を備え、該メモリセルはトランジスタをオン状態にし信
号を伝送する（即ち、短絡回路を作る）か、トランジス
タをオフ状態にし信号をさえぎる（即ち、開回路を作
る）か、のいずれかを行う。パストランジスタは、該ト
ランジスタが接続されているワイヤ１６２１、１６２２
を結合し、どの方向でも流される信号を通過させるか、
またはさえぎるか、の何れかを行う。

【００５３】図２０は、論理チップ上に相対形状配置し
た、２つのＸ１クロスバー（第１のＸ１クロスバー１６
１０と第２のＸ１クロスバー１６１２）、４つのＬ０論
理ブロック１６００及びＬ１Ｉ／Ｏピン１６３０を含む
Ｌ１論理ブロックの実施形態を示す。第１のＸ１クロス
バー１６１０と第２のＸ１クロスバー１６１２のクロス
ポイント１６２０はチップ上の位置において形状上交互
に重ねられていることを、銘記すべきである。各々のＬ
０論理ブロックと接続する、第１のＸ１クロスバー１６
１０のクロスポイントは、各々のＬ０論理ブロックと直
接隣接して位置する。このように、Ｘ１クロスバーの各
々は、各々のＬ０論理ブロックに隣接してクロスポイン
トの幾個かを備える。各々のＸ１クロスバー（即ち、第
１のＸ１クロスバー１６１０と第２のＸ１クロスバー１
６１２）のクロスポイントの合計全体は、構造の幅全体
に広がる。大まかには三角形の全体形状になるというこ
とに注目すると、２つのそのような構造が、それらの斜
辺が概略共に一致するように、並んで配置されてもよ
い。構造をペアにすると結果として、矩形領域を満たす
効果がある。

【００５４】各々の論理ブロック１６００が（ｘ^*ｉ）
本ピンを備え各々のクロスバー１６１０、１６１２が
（Ｌ^*ｉ）プラス“ｋ”本ピンを備えるような、“Ｌ”
個の論理ブロック１６００と“ｘ”個のクロスバー１６
１０、１６１２を仮定すると、論理ブロック−クロスバ
ーのペア毎に“ｉ”本の経路が存在する。１つのプログ
ラム可能なクロスポイント１６２０により占領される領
域にセルを印付けると、各々のセルは、“ｘ”本の横線
と１本の縦線が横切る。従って、全体幅は（Ｌ^*ｘ^*ｉ）
セルと書くことができ、全体高さは（（Ｌ−１）＊ｉ＋
ｋ）セルと与えられる。この交互に重ねられた構造は、
能動クロスポイントが許容するよりも、より高密度、即
ち空間効率に備えるものである。しかしながら、上記に
て議論したように、図１０、図１１、図１２、図１３、
図１４、図１５、図１６、図１７のような能動クロスポ
イントは、より速い速度とより一様な遅延をもたらし得
る。

【００５５】Ｌ０論理ブロックとＸ０相互接続搭載につ
いて、述べる。

【００５６】図２１は、論理チップ上に相対形状配置し
た、Ｌ０論理ブロック５２５の基本要素を示す。Ｘ０相
互接続５２７は、長辺の１つ又は両方に沿って配置され
た論理ユニット（ＬＵ）５２６を備える。Ｌ０ブロック
５２５のＩ／Ｏピン５２８はＸ０相互接続５２７の１つ
又は両方の端部に位置する。Ｘ０相互接続５２７は、完
全占有単純クロスバーや部分占有単純クロスバーやそれ
らの組合せを含んで、多くの異なる形態のうちのひとつ
で構築されてよい。

【００５７】図２２は、Ｌ０論理ブロック５２５内のＸ
０相互接続５２７の１つの可能な搭載を示す。Ｘ０相互
接続５２７は、２つのクロスバー、即ちＸ０入力クロス
バー６００とＸ０出力クロスバー７００とを含む。この
ことにより各々のクロスバーがその機能に従い最適化さ
れることが許容される。Ｘ０入力クロスバー６００は、
ＬＵ出力５６０とＬ０論理ブロックＩ／Ｏピン５２８と
から入力を取る。Ｘ０入力クロスバー６００の出力は、
ＬＵ５２６の各々の入力５５０と接続されている。Ｘ０
出力クロスバー７００は、ＬＵ出力５６０から入力を取
る。その出力は、Ｌ０論理ブロックＩ／Ｏピン５２８に
接続されている。各々のＬ０論理ブロックＩ／Ｏピン５
２８は、プログラム可能な双方向トランシーバ５４０を
備える。Ｉ／Ｏピン５２８がＬ０論理ブロック５２５か
らの出力となるようプログラムされＸ０出力クロスバー
７００により引き動かされるのならば、プログラム可能
な双方向トランシーバ５４０は、出力方向に稼動する。
Ｉ／Ｏピン５２８がＬ０論理ブロック５２５への入力と
なるようプログラムされ、Ｉ／Ｏピン５２８が接続され
る（図９に示される）Ｘ１クロスバー５２０により引き
動かされるのならば、プログラム可能な双方向トランシ
ーバ５４０は、入力方向に稼動する。

【００５８】プログラム可能な論理チップ４００の融通
性とコンパイルスピードとは、Ｘ０相互接続５２７のク
ロスバーが単純完全クロスバーであれば最大となる。こ
れは、単純完全クロスバーは直接に、可能なあらゆる相
互接続を実現し得るという理由による。したがって、そ
のような相互接続に必要な資源が利用できないために生
じる相互接続ブロッキングのような、経路設定の問題
を、コンパイラーは解決する必要がない。そのような完
全クロスバーを構築する一つの方法は、入力ピンと出力
ピンのあらゆるペアの間にプログラム可能なクロスポイ
ントを与えることである。この例が、局所端子４１１に
対する図５にてみられる。しかしながら、好ましい実施
形態では、Ｌ０論理ブロック５２５が与え得る限りの多
くのＬＵ５２６を備えるならば、それが最もよい。この
ことによりＸ０相互接続５２７のサイズが大きくなって
しまい、Ｌ２論理ブロック４２５全体で非常に多くのＸ
０相互接続が生じてしまうことから特に費用がかかる。

【００５９】図２３に示されるクロスバー６００には、
各々の可能な入力信号６１０を各々の出力６２０と相互
接続する、プログラム可能なクロスポイント６０５があ
る。これらのクロスポイント６０５の各々は、プログラ
ム可能なメモリセル６０７とパストランジスタ６０６を
含む。どの１出力６２０でもこれと接続する全てのこれ
らクロスポイント６０５のなかで、１つだけがプログラ
ム可能なメモリセルを１（即ち“ハイ”）にセットされ
ており他の残り全てがゼロ（即ち“ロー”）にセットさ
れている。情報符号上の意味では、どの入力６１０が該
出力６２０と接続されるかを表すただ１つの数字は、そ
の数字の各々の値に対する１ビットによって完全復号方
式で表される。したがって、これは完全復号クロスポイ
ント型クロスバーとして表するのが有用である。これと
は対照的に、マルチプレクサ型クロスバー（例えば、図
１１で示され上記で議論したマルチプレクサ型クロスバ
ー）は、マルチプレクサ選択メモリセル１４１１内に、
バイナリフォームでこの数字を完全に符号化する。そこ
では、ビット１４１１の各々の組合せが、異なる入力の
選択を表す。現実にプログラム可能なメモリセルがシリ
コン領域の大半を占めるため、シリコンウェハ上に作製
されるべきメモリセルの個数は、クロスバーのチップ領
域と強い関係がある。したがって、要求されるメモリセ
ルの個数が増加すると、シリコンチップのサイズも同様
に増加する。

【００６０】完全復号化クロスポイント型クロスバーと
完全符号化マルチプレクサ型クロスバーとの混成型が、
図２４に示される。クロスバーの入力信号６１０がグル
ープ化されている。図２４の例では、２つのグループが
示される。第１のグループ６１１は４つの入力信号を含
んでおり第２のグループ６１２は４つの入力信号を含
む。各々のクロスバー出力６２０に対して、グループの
数と同数の、４入力マルチプレクサ６３０が備わってい
る。図２４の例では、２つのグループがあるので、２つ
のマルチプレクサ６３０がある。各々のマルチプレクサ
６３０は、そのグループの入力信号６１１（又は６１
２）と接続するデータ入力と一般に称されるものを備え
る。クロスバー出力６２０に供給するマルチプレクサ６
３０の全ては、バイナリ復号化部６４０を経由してプロ
グラミングメモリセル６４１のセットに共通して接続す
る、選択入力６３１と一般に称されるものを備える。全
ての入力信号６１０のうちからたった１つの入力信号６
１０が入力として最終的には選択されるため、このこと
は許容されるのである。したがって、選択される入力６
１０に接続しない他のマルチプレクサ６３０全てのセッ
トは、クロスバー出力６２０に何ら影響を及ぼさない。
各々のマルチプレクサ出力６３２は、プログラム可能な
クロスポイント６５０を経由してクロスバー出力６２０
と接続する。各々のプログラム可能なクロスポイント６
５０はパストランジスタ６５１とプログラム可能なメモ
リセル６５２を備える。要求された入力信号６１０と接
続するマルチプレクサ６３０と接続するクロスポイント
６５０だけが、オン状態となるようプログラムされる。
残りのクロスポイント６５０は、オフ状態となるようプ
ログラムされる。

【００６１】この構成では、より少ないプログラム可能
なメモリセルしか必要とされない。従って、クロスバー
６００にはチップ上でより少ない領域しか必要でない。
例えば、以下で記述する好適な実施形態のように、Ｘ０
入力クロスバー６００に対し９６本入力６１０があると
すれば、完全復号化クロスポイント型クロスバーは、図
２３のように、クロスバー出力６２０毎に９６個のプロ
グラム可能なメモリセル６０７を必要とする。図２４に
示される混成マルチプレクサ−クロスポイント・クロス
バー構成では、９６本の入力６１０は２４のグループに
分けられる。各々の出力６２０は２４個のマルチプレク
サ６３０を備え、全てのマルチプレクサは２つのプログ
ラミングメモリセル６４１により制御される（議論した
ように、プログラミングメモリセル６４１の個数は増加
しない）。各々の出力６２０は、マルチプレクサ出力６
３２をクロスバー出力６２０と接続する、２４個のクロ
スポイント６５０を備える。従って、クロスバー出力６
２０毎の２６個のプログラミングメモリセル合計のさら
に総計が必要である。

【００６２】その代わりに、９６入力マルチプレクサ６
３０を１個だけ備えクロスポイント６５０を備えない、
完全符号化マルチプレクサ型クロスバーが用いられれ
ば、図２４に示されるマルチプレクサ６３０と同様に構
成すると、９６個のパストランジスタと９６本の選択入
力６３１が必要である。これは非常に高価である。さら
に、マルチプレクサの技術分野では公知の、パストラン
ジスタ・マルチプレクサのバイナリツリー型が代わりに
用いられると、信号は７個のパストランジスタを直列に
通過しなければならない。各々のパストランジスタは、
信号経路に対し抵抗とキャパシタンス（電気容量）を加
えるため、７つのパストランジスタが利用されると速度
と信号の質は悪くなる。このように、図２４に示される
混成マルチプレクサ−クロスポイント・クロスバーは、
符号化の経済性と信号遅延経路の最小化との間の、よき
均衡を図るものである。

【００６３】クロスバーのプログラム可能なメモリセル
の個数を削減する別の代替手段は、図２３のような復号
化クロスポイント型クロスバー構成を用いることであ
り、それも部分的にのみプログラム可能なクロスポイン
ト６０５において占有使用することである。換言する
と、可能な入力信号は、各々の出力に必ずしも全て接続
するわけではないということである。そのようなクロス
バーが図２５に示されており、Ｘ０出力クロスバー７０
０として用いられている。ＬＵ５２６の各々は、そのＬ
Ｕ出力５６０をクロスバー７００の入力端子７１０に接
続している。プログラム可能なクロスポイント６０５
は、入力７１０を出力端子７２０に接続する。可能性の
あるクロスポイント位置のうちの一部分のみ、クロスポ
イント６０５が置かれる。

【００６４】一般的にいうと、Ｘ０出力クロスバーの入
力端子７１０と出力端子７２０との間に必要とされる一
連の相互接続を与えても、クロスポイント６０５の部分
的占有使用は、相互接続を与えきれないことがしばしば
起こる。しかしながら、入力端子７１０上の信号源が自
由に再配置できるならば、より高い成功率が達成される
のが見うけられる。目標の出力端子７２０を与えると、
入力端子７１０を目標出力７２０と結合させるクロスポ
イント６０５を確かに備える入力端子７１０を、上記源
が引き動かすように、上記源を設定し得る。図２２に示
されるＬ０論理ブロック５２５の構造では、一様に識別
されるＬＵ５２６はどんな相対的配置にも再配置でき
る。というのは完全占有入力クロスバー６００はＬＵ入
力５５０へのどんな接続をも成し遂げることができるか
らである。

【００６５】同様に、出力端子７２０に接続する信号目
標が、ある程度まで自由に再配置できるならば、より高
い成功率が達成される。出力端子７２０を入力源入力７
１０と結合するクロスポイント６０５を確かに備える出
力端子７２０に、目標が接続するように目標は設置し得
る。図２２に示されるＬ０論理ブロック５２５では、同
じＸ１クロスバー５２０に接続する４つのＸ０出力クロ
スバーの出力が、どんな相対的配置にでも再配置されう
る。これは、完全占有Ｘ１クロスバー５２０が、その局
所端子９１６から他の局所端子９１６及び・又は外部端
子９１５への接続をどんなものでも成し遂げることがで
きる、との理由による。信号源と信号目標の両方に幾分
かの再配置の自由があるならは、たとえクロスバーがク
ロスポイント６０５に疎らにしか占有されていなくても
接続が完遂するように、その両方の自由を利用し得る。

【００６６】このように、この部分占有Ｘ０出力クロス
バー７００は、その部分占有にもかかわらず、非常に高
い成功率で利用することができる。Ｌ０論理ブロック５
２５のためのプログラミングの準備をする、コンパイラ
での経路設定段階は、論理の割り振りを特定の物理論理
ユニット５２６の中に作り上げる。Ｘ０入力クロスバー
６００とＸ０出力クロスバー７００の中のクロスポイン
ト６０５のプログラミングを作り上げ、さらにＸ１クロ
スバー５２０のプログラミングをスペック化する間に、
コンパイラはこのことを同時に行う。

【００６７】好ましい実施形態で、エミュレーションと
プロトタイピングのために最適化されたプログラム可能
な論理チップが、図２６にて示されている。単体Ｌ２論
理ブロック１１００からなる。Ｌ２論理ブロック１１０
０体系は、図２６に描かれるチップ・フロア・プランに
従って構成される。Ｌ２論理ブロック１１００は、エミ
ュレーション・プロトタイピング最適化チップとして機
能するよう構成される。

【００６８】Ｌ２チップ体系１１００では、複数のＸ２
クロスバー１１１０が、複数のＬ１論理ブロック１１３
０間のＸ２部分クロスバー相互接続１１２０を形成す
る。各々のＬ１論理ブロック１１３０は、複数のＸ１ク
ロスバー１１４０を含み、そのＸ１クロスバー１１４０
は複数のＬ０論理ブロック１１６０間のＸ１部分クロス
バー相互接続１１５０を形成する。各々のＬ０論理ブロ
ック１１６０はＸ０相互接続１１７０を含み、そのＸ０
相互接続１１７０は複数のＬＵ１１８０を相互接続す
る。

【００６９】Ｘ２部分クロスバー相互接続１１２０には
５２本Ｘ２クロスバー１１１０がある。各々のＸ２クロ
スバー１１１０は、図１１、図１２、図１３、図１４、
図１５、図１６、図１７、図１８、図１９及び図２０に
示されるような、マルチプレクサ型に関するものであ
る。各々のＸ２クロスバーには３２本局所端子があり、
それぞれがＬ１論理ブロックＩ／Ｏピンに接続してい
る。各々のＸ２クロスバーには１０本外部端子があり、
それぞれがＬ２論理ブロックＩ／Ｏピン１１９０であ
る。Ｌ２論理ブロック１１００は６３０個のパッド１１
９０を含み、そのうち５２０個がＬ２論理ブロックＩ／
Ｏピン１１９０に接続するパッドである。残りのパッド
は、第２の制御目的のために、そして電源と接地接続の
ために、利用される。

【００７０】８個のＬ１論理ブロック１１３０があり、
各々は２０８本Ｉ／ＯピンとＸ１部分クロスバー相互接
続１１５０を含んでおり、該Ｘ１部分クロスバー相互接
続１１５０は１６本クロスバー１１４０を含む。各々の
Ｘ１クロスバー１１４０は、図１１、図１２、図１３、
図１４、図１５、図１６、図１７、図１８、図１９及び
図２０に示されるような、マルチプレクサ型に関するも
のである。各々のＸ１クロスバーには３６本局所端子が
あり、それぞれがＬ０論理ブロックＩ／Ｏピンに接続し
ている。各々のＸ１クロスバーには１３本外部端子があ
り、それぞれがＬ１論理ブロックＩ／Ｏピンである。各
々のＬ１論理ブロック１１３０は９個Ｌ０論理ブロック
１１６０を含み、それぞれが６４本Ｉ／ＯピンとＸ０相
互接続１１７０を含んでおり、またＸ０相互接続１１７
０は３２個の論理ユニット（ＬＵ）１１８０と接続す
る。各々のＬＵ１１８０は、メモリ素子、フリップフロ
ップ・ラッチ、そしてプログラム可能な遅延素子を含
む。各々のＬ１論理ブロック１１３０の内部には２８８
個のＬＵがある。従って、Ｌ２論理ブロック１１００内
部には２３０４個のＬＵ１１８０がある。

【００７１】プログラム可能な論理チップ上のそのよう
なＬ２論理ブロックは、他の多くの可能なレイアウトに
従って、配置され得るのであり、レイアウトの選択は、
サイズと経路設定との効率性のみにより指図されるので
ある。例えば、図２６のＬ２論理ブロック１１００の物
理的配置とは対照的に、Ｌ２論理ブロックは、図２７に
示されるような、代替の実施形態に従って、配置され得
る。Ｌ２論理ブロック１２００もまた全体で２３０４個
ＬＵを備える。たとえ入力設計の頂上レベルでの入力・
出力ネットが特定のＩ／Ｏピンに予め割り振られていて
も相互接続の経路設定可能性を助長する、１４本のピン
交換クロスバー１２１０を経由して、Ｌ２論理ブロック
１２００と接続する６１６本Ｉ／Ｏピンを、Ｌ２論理ブ
ロック１２００は備える。ピン交換クロスバー１２１０
は、ピン共有のために時間的な多重送信も可能である。
Ｌ２論理ブロック１２００は、能動クロスポイントを利
用するＸ２相互接続１２３０をも含む。

【００７２】８個Ｌ１の論理ブロック１２２０は、Ｌ２
論理ブロック１２００の内部に含まれる。各々のＬ１論
理ブロック１２２０は、２２１本Ｉ／Ｏピン、図１８、
図１９、図２０に示されるタイプの受動クロスポイント
クロスバーを用いたＸ１相互接続１２４０、そして１２
個のＬ０論理ブロック１２５０を、備える。各々のＬ０
論理ブロック１２５０は２４個のＬＵ１２６０とＸ０相
互接続ネットワーク１２７０とを備える。

【００７３】この好ましい実施形態では、図２６のＬ２
チップ１１００のＸ２クロスバー１１１０は、図２８に
描かれるように形状上構成され得る。Ｘ２クロスバー１
１１０は、図２９に示されるＸ２部分クロスバー相互接
続１１２０を形成するために、Ｌ１論理ブロック１１３
０と論理上インタフェイス接続する。このＸ２部分クロ
スバー相互接続１１２０は、図１０、図１１、図１２、
図１３、図１４、図１５、図１６、そして図１７に示さ
れるような仕方でマルチプレクサ型クロスバーで構成さ
れる。このように、５２個のＸ２クロスバー１１１０の
各々は、４２本の（単純化のため単線で示されている）
端子を含み、そのうち３２本は局所端子で１０本は外部
端子である。局所端子の内の４本は、８個のＬ１論理ブ
ロック１１３０の各々のＩ／Ｏピン１１３１に接続す
る。外部端子は、論理チップＩ／Ｏパッド１１９０と接
続するＬ２論理ブロックＩ／Ｏピンであり、該ピンはこ
の好ましい実施形態では、５２０本である。各々のＸ２
クロスバー１１１０は、４２入力のマルチプレクサ１４
１０（図示せず）を含む。

【００７４】Ｘ１クロスバー１１４０、Ｌ０論理ブロッ
ク１１６０、そしてＬ１論理ブロック１１３０のＬＵ１
１８０は、図３０に示されるように形状上構成してもよ
い。Ｘ１クロスバー１１４０は、図３１に描かれるＸ１
部分クロスバー相互接続１１５０を形成するために、Ｌ
０論理ブロック１１６０と論理上インタフェイス接続す
る。このＸ１部分クロスバー相互接続１１５０は、図１
０、図１１、図１２、図１３、図１４、図１５、図１
６、そして図１７に示されるような仕方でマルチプレク
サ型クロスバーで構成される。このように、１６本のＸ
１クロスバー１１４０の各々は、Ｌ２論理ブロック１１
００の残部に対して全体で２０８本のＬ１論理ブロック
Ｉ／Ｏピン１１３１となる、１３本の外部端子と、９個
のＬ０論理ブロック１１６０のＩ／Ｏピン１１６１に４
本束で接続する３６本の局所端子を、含む。（単純化の
ため、ピンは単線で描かれている。）各々のＸ１クロス
バー１１４０は、４９入力のマルチプレクサ１４１０
（図示せず）を含む。

【００７５】この好ましい実施形態では、Ｌ０論理ブロ
ック１１６０は、図３２に示されるように配置される。
図３２に示されるＬ０論理ブロック１１６０は、Ｘ０相
互接続ネットワーク１１７０が３２個のＬＵ１１８０と
相互接続するように配置される。Ｘ０相互接続ネットワ
ーク１１７０は６４個のＩ／Ｏを含む。この好ましい実
施形態では、単体の完全占有入力クロスバーは、Ｌ０Ｉ
／ＯピンからのＬＵ入力とＬＵ出力とを与え、単体の部
分占有出力クロスバーは、ＬＵ出力をＬ０Ｉ／Ｏピンと
接続する。

【００７６】好ましい実施形態では、図２６のＬ２論理
ブロック１１００は、図３３に描かれるプログラム可能
な論理チップ経路設定体系１１００を含み、上述の、図
２８、図２９、図３０、図３１及び図３２に係る相互接
続を、図解要約している。

【００７７】この好ましい実施形態では、ＬＵ１１８０
は、図３４に示されるように、搭載される。ＬＵ１１８
０は、１６ビットスタテイックＲＡＭ（ランダム・アク
セス・メモリ）１９００と、フリップフロップ又はラッ
チ回路１９１０とを、含む。この好ましいＬＵ１１８０
は、１６：１のマルチプレクサ１９２０とプログラム可
能な遅延素子１９３０をも、含む。さらに、この好まし
いＬＵ１１８０は、１６ビット動的シフトレジスタ１９
４０と１ビットシフトレジスタ１９５０をも、含む。１
６ビット動的シフトレジスタ１９４０と１ビットシフト
レジスタ１９５０は、プログラミングに用いられる。

【００７８】この好ましいＬＵ１１８０は、組合せ論理
機能を実行するために、データ選択論理を用いる。ＳＲ
ＡＭ１９００は論理関数の真偽表を備えるようプログラ
ムされる。４個のＬＵ入力１９８５は、マルチプレクサ
１９２０を経由して１６ＳＲＡＭビットの内の１つを選
択するために用いられる。プログラム可能なフリップフ
ロップ・ラッチ１９１０は、論理値記憶装置として利用
可能である。フリップフロップ・ラッチ１９１０は、エ
ッジ波を引き動かすＤフリップフロップとしても、透過
ラッチとしても、いずれでも動作するようプログラムし
得る。さもなくば、フリップフロップ・ラッチ１９１０
は、データ、クロック、クロックイネーブル、前もって
セットされクリアな入力、及び１つの出力を、備えた伝
統的な型に関するものである。プログラム可能なマルチ
プレクサ１９３１は、ＬＵだけで組合せて動作するた
め、マルチプレクサ１９２０の出力となるか、フリップ
フロップ・ラッチ１９１０の出力となるか選択する。こ
れは、レジスタとしてのＬＵの動作か、ラッチとしての
ＬＵの動作かを、選択する。この値は、それから、プロ
グラム可能な遅延素子１９３０を通過する。該遅延素子
は遅延が無いようにプログラムしてもよく、１又はそれ
以上の時間遅延値を生じるようにプログラムしてもよ
い。プログラム可能な遅延素子１９３０の利用を通じて
時間遅延をプログラムし得るということは、重要なこと
である。なぜなら、ＬＵ１１８０を待機時間違反を解決
するために用いることができるからである。ＬＵ１１８
０は、ユーザ設計の中に意図的にデザインが込められる
遅延のような、他の時間調節目的にも用いることができ
る。ＬＵ１１８０の出力は、ＬＵ出力１９９０である。

【００７９】この好ましい実施形態では、４つのクロッ
ク信号１９２５のセットが、Ｌ２論理ブロック１１００
全体における全てのＬＵ１１８０に配布される。４つの
フリップフロップ制御信号１９２６のセットが、各々の
Ｌ０論理ブロック１１６０における全てのＬＵ１１８０
に配布される。プログラム可能な論理１９８０は、クロ
ック信号１９２５と制御信号１９２６の間から選択する
ことができ、フリップフロップ・ラッチ１９１０に対
し、クロック、クロックイネーブル、前もってセットさ
れクリアな信号を、プログラムされた通りに、与えるこ
とができる。論理１９８０は、必要ならばこれら信号の
どれでもプログラムにより反転することもできる。

【００８０】ＳＲＡＭ１９００を備えたメモリセル（図
示せず）は、１６ビットシフトレジスタから専用書込み
ポート１９７５の中へプログラムされる。このように、
ＬＵ１９００は、Ｌ２論理ブロック１１００の動作中に
選択的にプログラムされ得る。ＬＵ１９００の内容は、
１６ビットシフトレジスタ１９４０の中に読み戻すこと
もできる。また、ＬＵ出力１９９０は、１ビットシフト
レジスタ１９５０の中にサンプルされることもでき、Ｌ
２論理ブロック１１００が動作している間に素早く読み
戻すこともできる。Ｌ０論理ブロック１１６０内の各々
のＬＵのプログラミング・シフト・レジスタ１９４０、
１９５０は、直列に接続している。これらのシフトレジ
スタ１９４０、１９５０は、Ｌ２論理ブロック１１００
全体に渡って、互いに直列に接続しており、アメリカ電
気・電子通信学会・スタンダード１１４９ＪＴＡＧテス
トポートのような、標準的直列インタフェイスに、制御
論理を通じて接続する。このプログラミング制御論理
は、ＳＲＡＭ１９００セルと、Ｌ２論理ブロック１１０
０の他の全てのプログラム可能なメモリセルとを、プロ
グラムするのに必要な制御信号をも与える。

【００８１】この好ましい実施形態では、（ＬＵ１１８
１、１１８２、１１８３、１１８４、１１８５、１１８
６、１１８７、１１８８として示される）８個のＬＵの
グループ１１８０は、必要とあらば、８ビットメモリに
より１６ビットワードとしてふるまうようプログラムさ
れるように、図３５に示される如く共にグループ化され
る。各々のＬＵ１１８０（図３５の、ＬＵ１１８１、１
１８２、１１８３、１１８４、１１８５、１１８６、１
１８７、１１８８）中のＳＲＡＭ１９００は、８ビット
メモリの１ビットとしてふるまう。このメモリは、読み
込みポートと書込みポートとを、備える。読み込みポー
トは、ＬＵ入力１９８５とマルチプレクサ１９２０とを
用いて、ＳＲＡＭ１９００のメモリセルに蓄えられたデ
ータを読む。８つのＬＵ１１８１、１１８２、１１８
３、１１８４、１１８５、１１８６、１１８７、１１８
８の全てに共通な、書込み復号化部１９９４と書込み可
能パルス生成部１９９２は、各々のＳＲＡＭ１９００の
メモリセルの中にデータを書き込む。書込みアドレスの
４ビットは、図３５に示されるように、通常、ＬＵのう
ちの１つ、ＬＵ１１８０に対し用いられる信号から、取
られる。３つのマルチプレクサ１８１０は、３つのＬＵ
１１８０の入力の間に挿入され、この実施形態ではＬＵ
１１８１、１１８２及び１１８３、そしてＸ０相互接続
１１７０の間である。通常では、これらのマルチプレク
サは、Ｘ０相互接続１１７０からそれらＬＵ入力１９８
５の各々にまで、信号を送信するようセットされる。８
個のＬＵのグループが、メモリとして利用されるようプ
ログラムされているならば、第４のＬＵ１１８４の入力
１９８５に送信される入力信号を、第１の３つのＬＵ１
１８１、１１８２、１１８３の入力１９８５に複写する
ために、代わりにスイッチされる。このことにより、第
１のＬＵ１１８１の入力１９８５に通常送られるＸ０相
互接続１１７０からの４ビット信号を、書込み復号化部
１９９４に送信して書込みアドレス１８２０として利用
し得ることになる。また、第２の及び第３のＬＵ１１８
２、１１８３の入力１９８５に通常送られるＸ０相互接
続１１７０からの８ビット信号を、グループ化された８
個のＬＵの各々への書込みデータ入力として利用し得る
ことになる。書込み可能パルス生成部１９９２への書込
み可能入力は、制御信号１９２６の１つから、取られ
る。

【００８２】図３６は、この好ましい実施形態のＬ０論
理ブロック１１６０の内部構造を示す。マルチプレクサ
１８１０は、わかりやすくするため、示されていない。
Ｘ０相互接続１１７０は、２つのクロスバー、即ちＸ０
入力クロスバー１７００とＸ０出力クロスバー１７５０
とから、なる。Ｘ０入力クロスバー１７００は、３２個
のＬＵ出力１９９０と、Ｌ０論理ブロックＩ／Ｏピン１
１６１とから、全体で９６個の入力を得る。その出力
は、３２個のＬＵ１１８０の各々につき４個の入力、即
ち全体で１２８個の入力と、全ＬＵで共有される４個の
制御入力とに、接続する。Ｘ０入力クロスバー１７００
は、図２４の混成マルチプレクサ−クロスポイント・ク
ロスバー構成を用いて構成される。その９６個の入力
は、４入力毎の２４グループに分割され、出力ではそれ
ぞれが、２４個の４入力マルチプレクサと、マルチプレ
クサから出力への２４個のクロスポイントとを、備え
る。

【００８３】Ｘ０出力クロスバー１７５０は、３２個の
ＬＵ出力１９９０から入力を得る。その６４個の出力
は、Ｌ０論理ブロックＩ／Ｏピン１１６１に接続する。
各々のＬ０論理ブロックＩ／Ｏピン１１６１は、プログ
ラム可能な双方向トランシーバ１１６２を備える。双方
向トランシーバ１１６２の引き動かすＩ／Ｏピンが、Ｘ
０出力クロスバー１７５０により引き動かされて、Ｌ０
論理ブロック１１６０からの出力となるようプログラム
されているならば、双方向トランシーバ１１６２は出力
方向に引き動く。双方向トランシーバ１１６２が、接続
されたＸ１クロスバー１１４０により引き動かされて、
Ｌ０論理ブロック１１６０への入力となるようプログラ
ムされているならば、双方向トランシーバ１１６２は入
力方向に引き動く。Ｘ０出力クロスバーは、図２５にク
ロスバー７００として示し既に議論したタイプの、部分
占有クロスポイント型クロスバーである。

【００８４】図３７は、Ｘ０出力クロスバー１７５０の
（図２５に示される）クロスポイント６０５の占有パタ
ーンを示す。チャート中の各々の列は、単体のＬＵ出力
１９９０に繋がる単体の入力端子７１０を表す。チャー
ト中の各々の行は、単体のＸ１クロスバー１１４０に繋
がる４本のＸ０論理ブロックＩ／Ｏピン１１６１と接続
する、４つの出力端子７２０を表す。行−列のエントリ
部が“・”を示しているならば、その列の入力端子７１
０が、その行のどの出力端子７２０とも接続するクロス
ポイント６０５がない。行−列のエントリ部が数字
（０、１、２又は３）を示しているならば、その列の入
力端子７１０が、その行の出力端子７２０の１つと接続
するクロスポイント６０５がある。４つの出力端子７２
０のうちのどの１つが接続しているかは、行−列のエン
トリ部の数字により示される。各々の入力端子７１０に
は、それが出力端子７２０と接続する４つのクロスポイ
ント６０５が備わる、ということが、みられる。完全占
有クロスバーでは、６４個のクロスポイント６０５が各
々の入力端子７１０と接続するので、この部分占有Ｘ０
出力クロスバー１７５０は、完全占有等価クロスバー
の、クロスポイント数の１６分の１しか備わらず、よっ
て領域も１６分の１だけ備わる。

【００８５】このように、本発明の好ましい実施形態が
示され記された。しかしながら、ここで開示された実施
形態に対し、本発明の精神若しくは範囲から離れること
なく、数多くの変更をなし得ることは、当業者には明ら
かである。従って、本発明は添付の請求項に従っての
み、制限される。

【図面の簡単な説明】

【図１】 部分クロスバー相互接続構造のブロック図で
ある。

【図２】 第２レベルの部分クロスバー相互接続構造の
ブロック図である。

【図３】 論理ブロックと相互接続の階層のブロック図
である。

【図４】 クロスバーを描くブロック図である。

【図５】 図４のクロスバーのクロスポイント型構造を
詳述するブロック図である。

【図６】 図５に示されるクロスポイント型構造にて用
いられる本発明の好適な双方向トランシーバの概略図で
ある。

【図７】 図５に示されるクロスポイント型構造にて用
いられる本発明の好適なクロスポイントの概略図であ
る。

【図８】 Ｌ０論理ブロックとＬ１論理ブロックを相互
接続する２レベル階層部分クロスバー相互接続のブロッ
ク図である。

【図９】 図８のＬ１ブロックのブロック図である。

【図１０】 ハード−ワイヤ線ドライバを備えたマルチ
プレクサを用いるクロスバー回路とレイアウト技術を示
すブロック図である。

【図１１】 図１０の技術に係る、ハード−ワイヤ・ク
ロスポイントを備えた６ピンクロスバーのブロック図で
ある。

【図１２】 図１１の６ピンクロスバーの種々のレイア
ウト構成バージョンを示すブロック図である。

【図１３】 図１１の６ピンクロスバーの種々のレイア
ウト構成バージョンを示すブロック図である。

【図１４】 図１１の６ピンクロスバーの種々のレイア
ウト構成バージョンを示すブロック図である。

【図１５】 図１１の６ピンクロスバーの種々のレイア
ウト構成バージョンを示すブロック図である。

【図１６】 図１１のクロスバーを用いた部分クロスバ
ー相互接続構造のブロック図である。

【図１７】 図１１のクロスバーを用いた、図１６の部
分クロスバー相互接続構造のより詳細なブロック図であ
る。

【図１８】 部分クロスバー相互接続構造のブロック図
である。

【図１９】 パストランジスタクロスポイントのブロッ
ク図である。

【図２０】 パストランジスタクロスポイントを用いた
部分クロスバー相互接続構造の形状レイアウトのブロッ
ク図である。

【図２１】 Ｌ０ブロックのブロック図である。

【図２２】 Ｌ０論理ブロックの、ＬＵとＸ０クロスバ
ーのブロック図である。

【図２３】 完全占有クロスポイント型クロスバーのブ
ロック図である。

【図２４】 完全占有混成マルチプレクサ−クロスポイ
ント・クロスバーのブロック図である。

【図２５】 部分占有クロスポイント型Ｘ０出力クロス
バーのブロック図である。

【図２６】 Ｌ１ブロック、Ｌ０ブロックと相互接続
の、形状配置を示すチップの図である。

【図２７】 Ｌ１ブロック、Ｌ０ブロックと相互接続
の、異なる形状配置を示すチップの図である。

【図２８】 Ｘ２クロスバーの形状配置を示す、図２６
のＸ２相互接続の図である。

【図２９】 図２６のチップのＬ１論理ブロックとＸ２
クロスバーとの間の接続を示すブロック図である。

【図３０】 Ｘ１クロスバーとＬ０論理ブロックとの形
状配置を示す、Ｌ１論理ブロックの図である。

【図３１】 図３０のＬ１論理ブロックのＬ０論理ブロ
ックとＸ１クロスバーとの間の接続を示すブロック図で
ある。

【図３２】 構成要素の形状配置を示す、Ｌ０論理ブロ
ックの図である。

【図３３】 図２６のチップのためのチップ経路設定体
系のブロック図である。

【図３４】 図３０のＬ０論理ブロックで用いられる論
理ユニットのブロック図である。

【図３５】 論理ユニットのグループをメモリとして用
いるための設備を示すブロック図である。

【図３６】 図３０のＬ０論理ブロックの論理ユニット
とＸ０クロスバーのブロック図である。

【図３７】 図３６のＸ０出力クロスバーのクロスポイ
ントのための例示占有パターンを示すチャートである。

【符号の説明】

１１５・・・部分クロスバー相互接続、２００・・・論
理ブロック、２４０・・・部分クロスバー相互接続、４
００・・・論理チップ、４１０・・・クロスバー、５０
５・・・Ｌ１論理ブロック、５１１・・・Ｘ２相互接
続、５２５・・・Ｌ０論理ブロック、６００・・・Ｘ０
入力クロスバー、７００・・・Ｘ０出力クロスバー、１
０３０・・・クロスポイント、１０４０・・・双方向性
トランシーバ、１１００・・・Ｌ２論理ブロック、１１
８０・・・論理ユニット（ＬＵ）、１２００・・・Ｌ２
論理ブロック、１３００・・・マルチプレクサ、１４０
０・・・Ｘ１クロスバー、１５００・・・Ｘ１クロスバ
ー、１６００・・・Ｌ０論理ブロック、１７００・・・
Ｘ０入力クロスバー、１９００・・・１６ビットスタテ
イックＲＡＭ（ランダム・アクセス・メモリ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・アール・ブッツ アメリカ合衆国97213オレゴン州ポートラ ンド、ノースイースト・フォーティナイン ス・アベニュー2734番

Claims (9)

【特許請求の範囲】
1. 【請求項１】 論理素子の複数の部分集合に分割される
   複数の論理素子と、 各々が、論理素子の上記論理素子の複数の部分集合のう
   ちの１つと相互接続し、それにより、第１レベルの論理
   ユニットの複数の部分集合に分割される複数の第１レベ
   ルの論理ユニットを形成する、複数の第１レベルの相互
   接続と、 各々が、第１レベルの論理ユニットの上記複数の部分集
   合のうちの１つと相互接続し、それにより、複数の第２
   レベルの論理ユニットを形成する、複数の第２レベルの
   相互接続と、 上記複数の第２レベルの論理ユニットと相互接続し、そ
   れにより、第３レベルの論理ユニットを形成する、第３
   レベルの相互接続と、から構成される集積回路。
2. 【請求項２】 上記複数の論理素子の各々がデータ選択
   論理を含む、請求項１の集積回路。
3. 【請求項３】 上記複数の第１レベルの相互接続の各々
   が、複数の部分占有クロスバーと複数の完全占有クロス
   バーとを含む、請求項１の集積回路。
4. 【請求項４】 上記複数の部分占有クロスバーが、 複数の入力グループと、 複数のマルチプレクサと、 プログラム可能なクロスポイントと、を含み、 上記複数のマルチプレクサの各々が、少なくとも２つの
   データ入力、少なくとも１つの選択入力、及び少なくと
   も１つの出力を、含み、上記複数の入力グループの各々
   の入力は、上記複数のマルチプレクサのうちの１つの上
   記データ入力と、電気的に伝達し、上記複数のマルチプ
   レクサの各々の少なくとも１つの上記選択入力が、復号
   化部と電気的に接続し、上記復号化部はプログラミング
   セルと電気的に接続し、 上記プログラム可能なクロスポイントが、パストランジ
   スタとプログラム可能なメモリセルを含み、上記複数の
   マルチプレクサの各々の少なくとも１つの上記出力とク
   ロスバー出力ピンとの間を電気的に伝達する、請求項１
   の集積回路。
5. 【請求項５】 上記複数の第２レベルの相互接続の各々
   が部分クロスバー相互接続を含む、請求項１の集積回
   路。
6. 【請求項６】 上記第３レベルの相互接続が部分クロス
   バー相互接続を含む、請求項１の集積回路。
7. 【請求項７】 複数の入力・出力ピンをさらに含む、請
   求項１の集積回路。
8. 【請求項８】 上記複数の論理素子が、上記複数の論理
   素子の各々の容量限界を条件として、どのデジタルネッ
   トワークに従っても設定可能である、請求項１の集積回
   路。
9. 【請求項９】 上記第３レベルの相互接続が、上記複数
   の入力・出力ピンを、上記複数の論理素子内に設定され
   た上記デジタル論理ネットワークに自由に接続する、請
   求項８の集積回路。