JPH10233690A - 符号変調回路 - Google Patents

Abstract

(57)【要約】 【課題】 変調処理時間を短縮して、動作クロックの高
速化を回避する。 【解決手段】 8-16変調／Syncテーブル106に入力デー
タの値毎に複数個ずつ変調符号が、これら変調符号のDS
V値がDSV／runテーブル104に夫々格納されている。ラッ
チ102での１つ前の入力データn-1の変調符号modが8-16
変調／Syncコードテーブル106から出力されるととも
に、next-stateなどのデータが得られ、ラッチ101での
次の入力データｎとこのnext-stateなどにより、DSV／r
unテーブル104から入力データｎに対するDSV１,２が出
力され、加減算器107,108でDSVレジスタ117の累積DSV値
と加減算された後、それら加減算値の小さい方がDSV比
較器110で選択される。選択論理回路115は、この比較結
果に応じて、コントローラ105を制御し、ラッチ102に転
送された入力データｎの変調符号のうち、累積DSV値が
小さい方に対する変調符号を8-16変調／Syncテーブル10
6から出力させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、原情報を記録媒体
に適した符号に変調する際に、変調した符号（変調符
号）が示すステートと次に変調する原情報の数値と変調
符号に含まれる直流成分の程度を示すDSV値と１つ前の
変調符号とのラン制限により、次に変調する原情報に対
する変調符号を複数の変調符号から選択する符号変調方
式における符号変調回路に関する。

【０００２】

【従来の技術】近年、音楽用であったＣＤ（Compact Di
sk：コンパクトディスク）が記録容量の大きいことに着
目され、ＣＤ−ＲＯＭ（Read Only Memory：リードオン
リメモリ）としてコンピュータ用の情報記録媒体として
広く普及している。また、ＣＤと同じサイズのディスク
に従来のＣＤの７倍以上の記録容量を持つＤＶＤ（Digi
tal Video Disc：ディジタルビデオディスク）が提案さ
れている。ＤＶＤは、その記録容量の大きさから、映像
の記録メディアとしてだけではなく、さらに、コンピュ
ータ用の記憶媒体として用いられるＤＶＤ−ＲＯＭとし
て、ＣＤ―ＲＯＭと同様に、広く利用されると予想され
ている。

【０００３】これら光ディスクを用いるの光ディスク装
置では、記録媒体であるディスク上に記録される信号
は、原情報のままの符号形態でなく、記録に際して適し
た符号に変調されて記録されている。このように原情報
を変調して記録することにより、高密度記録が可能とな
る、自己同期が取り易くなる、信号伝送帯域を狭くでき
るなどの利点がある。そのため、光ディスク装置だけで
はなく、一般に、情報再生（記録）装置においては、符
号変調は欠かせない技術の１つとなっている。

【０００４】例えば、ＣＤの場合には、ＥＦＭ（Eight
Fourteen Modulation）変調と呼ばれる符号変調方式を
採用して、８ビットの原情報を１４チャンネルビットの
符号に変換し、これに３チャンネルビットの符号を挿入
して変調符号の直流成分の評価基準であるDSV（Digital
Sum Value）の絶対値が小さくなるようにしている。ま
た、ラン長（同一ビット情報の連なりの長さ）の最小値
が大きければ、記録密度と信号帯域の面から有利になる
が、ラン長の最大値が小さい方が自己同期の点で有利と
なる。このために、ラン長は最小で２，最大で１０に制
限されている。

【０００５】ＤＶＤの場合には、8-16変調と呼ばれる符
号変調方式を採用している。この8-16変調は８ビットの
原情報を１６チャンネル・ビットの符号に変調する符号
変調方式であり、ラン長の最小値が大きければ、記録密
度と信号帯域の面から有利になるが、ラン長の最大値が
小さい方が自己同期の点で有利となる。このため、ラン
長は、ＥＦＭ変調と同様に、２〜１０に制限される。8-
16変調はメインテーブルとサブテーブルとによって行な
われるが、変調を行なう際には、ＤＣ成分の抑圧制御に
より、DSVが小さくなるように、複数の原情報に対応す
る変調符号（メイン，サブ，ステート１〜４）の中から
１つが選択される。実際には、再生時に同期をとるため
のSync（同期）コードとともに、図１０に示すフローチ
ャートに従って原情報は8-16変調符号に変調される。

【０００６】図１１は図１０に示すフローチャートに従
って動作する8-16変調回路を示すブロック図であって、
1101,1102はラッチ、1103はミキサ、1104はデコーダ、1
105は比較器、1106はロジック回路、1107は8-16変換テ
ーブル、1108はSyncコードテーブル、1109はラッチ、11
10,1111はセレクタ、1112,1113はNRZI変換器、1114,111
5はアップダウン（U/D）カウンタ、1116はセレクタ、11
17は比較器である。

【０００７】同図において、ラッチ1101は符号変調する
原情報（入力データ）を保持するためのものであり、ラ
ッチ1102はnext-stateを保持するためのものである。ミ
キサ1103はステート,メイン,サブを切り替えるためのも
のであり、デコーダ1104はステートを認識するためのも
のである。比較器1105は符号変調する原情報が８８の値
以上かどうかを比較する判定し、この判定結果とデコー
ダ1104の出力に応じて、ロジック回路1106がセレクタ11
10,1111,1116やミキサ1103の切替え信号を生成する。

【０００８】8-16変換テーブル1107はメインテーブルと
サブテーブルとを備え、このミキサ1103の出力をもとに
メイン,サブテーブルにより、ラッチ1101に保持された
原情報を変換し、変換後のデータ（変調データ）はラッ
チ1109に保持される。また、Syncコードテーブル1108か
らのSyncコードもこのラッチ1109に保持される。セレク
タ1110は8-16変換テーブル1107から出力される変調デー
タか、ラッチ1109に保持された変調データを選択するた
めのものである。セレクタ1111は次の変調に用いるnext
-stateを選択するためのものである。

【０００９】NRZI変換器1112,1113は変調されたパラレ
ルデータをシリアルなNRZIデータに変換するためのもの
である。アップダウンカウンタ1114,1115は夫々NRZI変
換器1112,1113の出力データからラン長のチェックとDSV
を計算するためのものであり、セレクタ1116はアップダ
ウンカウンタ1114,1115で得られるDSVを選択し、比較器
1117はこれらDSVの大きさを比較して、その比較結果を
ロジック回路１１０６に送る。

【００１０】次に、図１０に示すフローチャートに従っ
てこの8-16変調回路の動作を説明する。

【００１１】Syncコードは一定の間隔で記録データの間
に挿入されるが、このSyncコードを入れるかどうかの選
択が行なわれる（ステップ1001）。これは、図１１にお
いて、図示しないタイミングジェネレータによるタイミ
ング信号で制御される。

【００１２】符号変調されるのがSyncコードの場合に
は、Syncテーブル1108から、ステートに対応する２種類
（タイプ１,タイプ２）のSyncコードが出力され、それ
らのうちの１つがSync１としてラッチ1109に保持される
（ステップ1025）。もう一方はSync２として出力される
（ステップ1027）。Sync１,２は夫々、NRZI変換器1112,
1113でシリアルデータに変換された後、アップダウンカ
ウンタ1114,1115に供給されてそのDSVが計算される（ス
テップ1026,1028）。これらで夫々得られたＳｙｎｃ１
のＤＳＶ値DSV１とSync２のDSV値DSV２とは比較器1117
で比較され（ステップ1029）、その比較結果に応じてロ
ジック回路１１０６は選択信号をセレクタ1110に出力す
る。これにより、Sync１,２の内のDSV値の小さい方が、
Syncコードとして、セレクタ1110で選択されて出力され
る（ステップ1030〜1032）。

【００１３】次に、符号変調されるのが入力データ（原
情報）であって、変換される原情報が８７以下の値の場
合について説明する（ステップ 1001,1002）。

【００１４】ラッチ1101に保持されたこの原情報が比較
器1105により８７以下であることが判明すると（ステッ
プ1003）、ロジック回路1106は、ミキサ1103に対し、8-
16変換テーブル1107のメインテーブルとサブテーブルと
から原情報に対応する変調データを出力するように制御
信号を出力する。これにより、メインテーブルから出力
された変調符号とnext-stateとは夫々データmod１,st１
としてラッチ1109に保持され（ステップ1004）、サブテ
ーブルから出力された変調データとnext-stateは夫々デ
ータmod２,st２として出力される（ステップ1006）。

【００１５】これら変調符号mod１,２は夫々NRZI変換器
1112,1113でNRZI変換され、アップダウンカウンタ1114,
1115により変調符号mod１のDSV値DSV１と変調符号mod２
のDSV値DSV２が計算される（ステップ1005,1007）。こ
れらDSV１,２は比較器1117で比較され（ステップ100
8）、その比較結果をもとにして、ロジック回路1106は
変調データ，next-state及びDSV初期値を選択するため
の選択信号をセレクタ1106,1110,1111,1116に出力する
（ステップ1009,1010）。

【００１６】以上の処理により、原情報が８７以下の値
の場合には、メインテーブルとサブテーブルとの変調デ
ータからDSVの絶対値が小さくなる方の変調符号がセレ
クタ1110で選択されて出力され、同様にして、DSVの絶
対値が小さい方のnext−stateがセレクタ1111で選択さ
れてラッチ1102に保持される。

【００１７】次に、原情報が８８以上の値の場合につい
て説明する。

【００１８】原情報が８８以上の場合には（ステップ10
03）、その原情報を変換する場合に用いられる１つ前の
入力データの変調符号とともに得られるnext-stateのス
テートによって処理が異なる。即ち、ステートが２もし
くは３の場合には（ステップ1011）、ステートに応じた
変換テーブルにより変調データを出力してDSV値を計算
すればよい（ステップ1023,1024）。しかし、ステート
１もしくは４の場合には、選択が必要になる。

【００１９】即ち、１つ前の原情報の変換処理によって
ラッチ1102に保持されたnext-stateがステート１もしく
は４であって、原情報が８８以上の場合には、ロジック
回路1106が、ミキサ1103に対し、8-16変換テーブル1107
のメインテーブルのステート１,４から原情報に対応す
る変調符号を出力するように制御信号を出力する。8-16
変換テーブル1107から出力されたステート１による変調
符号とnext-stateは夫々、データmod１，st１として、
ラッチ1109に保持され（ステップ1012）、ステート４に
よる変調符号とnext-stateは夫々、データmod２，st２
として出力される（ステップ1016）。

【００２０】これら変調符号mod１,mod２は夫々、NRZI
変換器1112,1113でNRZI変換された後、アップダウンカ
ウンタ1114,1115に供給されて変調符号mod１のDSV値DSV
１と変調符号mod２のDSV値DSV２が計算される（ステッ
プ1013,1017）。その際、アップダウンカウンタ1114,11
15は変調符号mod１,mod２の１つ前の変調符号を含むラ
ン長の制限チェックを行なう。即ち、NRZI変換された変
調符号mod１,mod２は、ラン長が３以上で１１以下なら
ば、ラン制限を満足しているが（ステップ1014,101
8）、ラン長が２以下、もしくは１２以上の場合には、
ラン制限に違反するため、アップダウンカウンタ1114,1
115のラン長が２以下、もしくは１２以上になった方のD
SV値（カウンタ値）をオーバーフローさせる（ステップ
1015,1019）。そのため、ラン制限違反を起こした変調
符号のDSVの絶対値は最大値となり、比較器1117でDSVの
絶対値の大小を比較した場合（ステップ1020）、DSVの
絶対値が小さくてラン制限を満足する方の変調符号が選
択される（ステップ1021,1022）。このように、アップ
ダウンカウンタ1114,1115からのDSV１,DSV２の値は比較
器1117で比較され、その比較結果をもとに、ロジック回
路1106はセレクタ1110での変調データ，セレクタ1111で
の next-state及びセレクタ1116でのDSV初期値を夫々選
択する制御信号を生成出力する。

【００２１】以上の処理により、原情報が８８以上でス
テートが１もしくは４の場合に、ステート１とステート
４との変調符号からラン長制限を満足し、DSVの絶対値
が小さくなる方の変調符号が選択されて出力される。

【００２２】以上のように、かかる8-16変調回路によ
り、DSVの絶対値を最小とするように変調を行なうこと
ができる。

【００２３】

【発明が解決しようとする課題】次に、図１１に示した
8-16変調回路において、動作クロックをチャンネルビッ
トクロックとした場合の処理を図１２に示す。

【００２４】図１２に示すように、チャンネルビットク
ロックを基準として動作する場合、１バイト分のDSVを
計算するためには、１６チャンネルビットの処理時間が
必要となる。そのため、図１１においては、DSV計算の
処理系を２系統持って処理速度を向上させているが、１
バイトの原情報を１６チャンネルビットの変調符号に変
換するための処理時間は１バイト周期以上必要となる。
8-16変調に読取専用のＤＶＤもしくはＤＶＤ−ＲＯＭで
用いられるため、記録データの変調は処理速度が大きな
問題にはならない。

【００２５】しかしながら、この同じ8-16変調方式を用
いて記録再生可能なＤＶＤ−ＲＡＭ（Random Access Me
mory：ランダムアクセスメモリ）規格のドライブの場合
には、変調処理速度が大きな問題となる。即ち、１バイ
トの情報を変調するために１バイトクロック以上の処理
時間が必要となったのでは、大容量の情報を記録するた
めには、より多くの時間が必要となり、実質的にデータ
転送速度が低下してしまう。また、映像情報のような大
容量の情報を連続的に記録し続ける場合、変調処理が追
いつかなくなり、連続記録が行なえないという問題も発
生する。

【００２６】そのため、図１１に示す8-16変調回路にお
いて、１バイトデータの変調を１バイトクロックの間に
終了させるためには、この変調回路の処理系システムの
動作クロックとして、チャンネルビットクロックの２倍
の周波数の２倍速クロックを用いればよく、図１３に示
すように、１バイトデータの変調を１バイトクロック周
期の間に終了させることができる。

【００２７】しかし、この符号変調回路がＩＣ化されて
いる場合、動作クロックを高速化するためには、プロセ
スの変更が必要になることもある。また、高速なデータ
記録に対する要望により、記録媒体の回転速度を何倍か
にして記録速度の高速化を図る場合、動作クロックはそ
の記録動作速度のさらに２倍とする必要がある。そのた
め、かかる符号変調回路は高速クロックの回路となり、
雑音の影響を受けやすく、高価なものとなってしまう。

【００２８】本発明の目的は、上記の8-16変調のよう
に、変調符号が示すステートと次に変調する原情報の数
値と変調符号のDSV値と前変調符号とのラン制限によ
り、次に変調する変調符号を複数の変調符号から選択す
る符号変調を行なうための符号変調回路であって、変調
処理時間を短縮し、かつ動作クロックを高速化する必要
のない符号変調回路を提供することにある。

【００２９】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、変調符号とステートとラン長などの情報
を出力するための変調テーブルと、DSVを計算するため
のDSV算出手段と、ラン長条件の違反を検出するための
ラン長違反検出手段と、DSVの絶対値の大小を比較する
ためのDSV比較手段と、DSV値，後続ラン長の情報をテー
ブル化したDSV/runテーブルと、該DSV/runテーブルのア
ドレスを出力するためのDSV/runテーブルアドレス制御
手段と、該ラン長違反検出手段とDSV比較手段との出力
によりラン長制限を満足しDSV値の小さい変調符号を選
択するための選択信号を出力する選択信号出力手段と、
該選択信号出力手段の出力する選択信号と該変調テーブ
ルのステート出力と変調を行なう原情報により変調テー
ブルアドレスを出力するための変調テーブルアドレス制
御手段とを有する。

【００３０】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。

【００３１】図１は本発明による符号変調回路の一実施
形態を示す回路ブロック図であって、101,102はラッ
チ、103はテーブルアドレスコントローラ、104はDSV／r
unテーブル、105はテーブルアドレスコントローラ、106
は8-16変調／Syncコードテーブル、107,108は加減算
器、109は加減算器制御回路、110はDSV比較器、111,112
は加算器、113,114は比較器、115は選択論理回路、116
はセレクタ、117はDSVレジスタである。

【００３２】同図において、ラッチ101,102は変調する
ための入力データ（原情報）を保持するためのものであ
る。DSV／runテーブル104は入力データに対する8-16変
調の変調符号のDSVを格納したDSVテーブルとラン（ru
n）長とを格納したrunテーブルとを備えており、これら
を読み出すためのアドレス（DSV／runテーブルアドレ
ス）をテーブルアドレスコントローラ103が生成する。8
-16変調／Syncコードテーブル106は8-16変調テーブルと
Syncコードテーブルとを備えて、入力データに対する8-
16変調の変調符号と、Sync（同期）コードと、次の入力
データに対する変調符号のステート（state）を示す情
報（即ち、next-state）と、変調符号とSyncコードに含
まれるコード“１”の数が偶数か奇数かを示す奇偶情報
O/Eと、変調符号とSyncコード夫々のラン長RLとを格納
しており、これらを読み出すためのアドレス（8-16／Sy
ncテーブルアドレス）をテーブルアドレスコントローラ
105が生成する。

【００３３】加減算器107は、加減算器制御回路109の制
御に応じて、DSV／runテーブル１０４から出力される２
系統のＤＳＶ値の一方DSV１をDSVレジスタ117に保持さ
れているDSV値に加算または減算し、加減算器108も、加
減算器制御回路109の制御に応じて、DSV／runテーブル1
04から出力されるDSV値の他方DSV２をDSVレジスタ117に
保持されている DSV値に加算または減算する。これら加
減算器107,108の出力は、それらの絶対値がDSV比較器11
0で比較される。

【００３４】加算器111は、DSV／runテーブル104からの
ラン長run１と8-16変調／Syncコードテーブル106からの
ラン長RLとを加算することにより、新たなラン長を計算
し、加算器112は、DSV／runテーブル104からのラン長ru
n２と8-16変調／Syncコードテーブル106からのラン長RL
とを加算することにより、新たなラン長を計算する。比
較器 113,114は夫々、加算器111,112から出力されるラ
ン長が制限違反しているか否かを検出する。

【００３５】選択論理回路115は、DSV比較器110と比較
器113,114との比較結果から、8-16変調／Syncコードテ
ーブル106からの変調符号を選択するためにテーブルア
ドレスコントローラ105を制御する選択信号mod−selを
生成出力する。また、この選択信号mod-selに応じて、
セレクタ116が加減算器107,108の出力を選択し、DSVレ
ジスタ117に保持させる。

【００３６】この実施形態は、図示しないが、タイミン
グジェネレータが出力するタイミング信号やチャンネル
ビットクロック，バイトクロックによって動作する。以
下、８ビットの原情報（入力データ）を8-16変調する場
合のこの実施形態の動作を、図２に示すタイミングチャ
ートを用いて説明する。

【００３７】ラッチ101,102は夫々バイトクロックの立
上りエッジで入力データを保持する。いま、ｎ番目のデ
ータｎが入力されていてバイトクロックが立ち上がる
と、図２に示すように、ラッチ101に保持されていた１
つ前の入力データn-1がラッチ102に転送されて保持さ
れ、ラッチ101にデータｎが保持される。

【００３８】ラッチ102から出力される入力データn-1は
テーブルアドレスコントローラ105に供給されて、これ
に応じた8-16変調／Syncコードテーブル106のアドレス
（即ち、8-16／Syncテーブルアドレス）が生成され、こ
の8-16／Syncテーブルアドレスにより、8-16変調／Sync
コードテーブル106から入力データn-1を符号変調（即
ち、8-16変調）した変調符号mod n-1と、入力データｎ
を変調する際に用いるステート（state）を示すnext-st
ate n-1と、変調符号mod n-1に含まれるコード“１”の
個数が偶数か奇数かを示す奇偶情報O/E n-1と、変調符
号mod n-1の最後のコード“１”からのコード“０”の
個数を示すラン長RL n-1とを出力する。

【００３９】図３（ａ）は8-16／Syncテーブルアドレス
の一具体例を示す図であって、図３（ｂ）は8-16変調／
Syncコードテーブル105から出力される変調符号modの一
具体例を示す図である。

【００４０】図３（ａ）において、8-16／Syncテーブル
アドレスは、入力データの8-16変調とSyncコードとの切
替えを示す１ビットの8-16/Syncビットと、メイン／サ
ブテーブルの切替えを示す１ビットのmain/subビット
と、ステート１〜４のいずれかを示す２ビットのstate
ビットと、8-16変調テーブルやSyncテーブルのアドレス
を指定する８ビットのアドレスデータdataとからなって
いる。Main/Subビットとstateとは選択論理回路115から
の選択信号mod-selによって変化し、8-16／Syncビット
は図示しないタイミングジェネレータが出力するタイミ
ング信号によって変化する。

【００４１】ここで、一例として示すと、8-16/Syncビ
ットは、入力データを8-16変調することを指示するとき
“０”、Syncコードのとき“１”であり、main/subビッ
トは、メインテーブルを指示するとき“０”、サブテー
ブルを指示するとき“１”であり、stateビットは、ス
テート１のとき“００”,ステート２のとき“０１"，ス
テート３のとき“１０”，ステート４のとき“１１”で
ある。

【００４２】また、図３（ｂ）において、8-16変調／Sy
ncコードテーブル105から出力される変調符号modを含む
出力データは、４ビットのラン長RLと、１ビットの奇偶
情報O/Eと、２ビットのnext-stateと、１６ビットの変
調符号mod dataとからなっている。奇偶情報O/Eは、偶
数個のとき“０”，奇数個のとき“１”とする。

【００４３】ここで、いま、8-16変調／Syncコードテー
ブル106の出力データとして、サブテーブルが指示さ
れ、かつステート１で変調を行なう入力データが“０”
の場合を例にとると、このときの変調符号mod dataは、
図３（ｂ）に示すように、“0000010010000000”であ
り、最後の“１”ビットに続く“０”ビットが７個ある
から、ラン長RLは“７”となるし、また、この変調符号
mod dataに含まれる“１”ビットの個数は２であるか
ら、奇偶情報 O/Eは偶数であって“０”となる。

【００４４】図１及び図２において、next-state n-1
は、入力データｎの符号変調を行なうために必要なステ
ートを示している。しかし、入力データｎが８７以下の
値の場合、もしくは入力データｎを変調する際のステー
ト(つまり、next-state n-1）が１もしくは４の場合に
は、DSV値による変調符号の選択を行なう必要がある。

【００４５】テーブルアドレスコントローラ103は、ラ
ッチ101に保持されている入力データｎと、8-16変調／S
yncコードテーブル106から供給されるnext-state n-1と
により、DSV／runテーブル104のアドレス（即ち、DSV／
runテーブルアドレス）を生成する。このDSV／runテー
ブルアドレスにより、DSV／runテーブル104は、同じ変
調符号に対し、２系統のDSV値DSV1,DSV2とラン長run1,r
un2とを出力する。

【００４６】図４（ａ）は入力データｎに対するDSV／r
unテーブルアドレスの一具体例を示す図であって、図４
（ｂ）はDSV／runテーブル104の出力データの一具体例
を示す図である。

【００４７】図４（ａ）において、DSV／runテーブルア
ドレスは、入力データの8-16変調とSyncコードとの切替
えを示す１ビットの8-16/Syncビットと、ステート１〜
４のいずれかを示す２ビットのstateビットと、テーブ
ルのアドレスを指定する８ビットのアドレスデータdata
とからなっている。8-16／Syncビットは、図示しないタ
イミングジェネレータが出力するタイミング信号によっ
て変化する。

【００４８】ここで、8-16/Syncビットとstateビットは
夫々、図３（ａ）で示した8-16／Syncテーブルアドレス
の8-16/Syncビット，stateビットと同様であって、DSV
／runテーブルアドレス104のstateビットはnext-state
n-1であり、アドレスデータdataはラッチ101に保持され
ている変調を行なう入力データｎである。

【００４９】図４（ｂ）において、DSV／runテーブル10
4の出力データは、夫々が５ビットの２系統のDSV値DSV
１,DSV２と、夫々が４ビットの２系統のラン長run１,ru
n１とから構成されている。

【００５０】いま、next-state n-1がステート１，入力
データｎの値を“０”とすると、DSV／runテーブルアド
レスは、図４（ａ）により、“00000000000”となる
（ここでは、8-16変調を行なう場合について説明してい
るため、8-16／Syncビット＝“０”）。

【００５１】一方、かかる入力データｎに対する8-16変
調／Syncコードテーブル106のメインテーブルによる変
調符号は、図４（ｃ）に示すように、“00100000000010
01”である。そして、かかる変調符号に対する波形は、
同じく図４（ｃ）に示すように、“０”ビットから
“１”ビットに変化するときにレベルが反転するような
波形であり、これらビット毎のレベルが“Ｈ”のとき＋
１，“Ｌ”のとき−１として、それらを順次加算して得
られる累積値がDSV値である。従って、図４（ｃ）に示
す波形では、DSV値が＋６となる。DSV／runテーブル104
には、8-16変調／Syncコードテーブル106のメインテー
ブルによる変調符号に対するこのようなDSV値が一方の
系統のDSV１として格納されている。

【００５２】同様にして、上記入力データｎに対する8-
16変調／Syncコードテーブル106のサブテーブルによる
変調符号は、図４（ｄ）に示すように、図３（ｂ）に示
した“0000010010000000”である。そして、かかる変調
符号に対する波形は同じく図４（ｄ）に示す波形であ
り、これらビット毎のレベル値を順次加算して得られる
累積値、即ち、DSV値は、図４（ｄ）に示すように、−
１０となる。DSV／runテーブル104には、8-16変調／Syn
cコードテーブル106のサブテーブルによる変調符号に対
するこのようなDSV値が他方の系統のDSV２として格納さ
れている。

【００５３】以上のようなDSV／runテーブル104でのDSV
テーブルにより、例えば、上記のような“０”の入力デ
ータに対し、値が＋６のDSV１と値が−１０のDSV２とが
得られることになる。

【００５４】DSV／runテーブル104には、８７以下の入
力データｎに対しては、上記のように、DSV１として、8
-16変調／Syncコードテーブル106のメインテーブルによ
る変調符号に対するDSV値が、DSV２として、同じくサブ
テーブルによる変調符号に対するDSV値が格納されてい
るが、８８以上の入力データｎに対しては、ステート１
もしくは４の場合とそれ以外の場合とで異なる。即ち、
ステート１もしくは４の場合には、DSV１にはステート
１の値が、DSV２にはステート４の値が夫々格納されて
おり、ステート１もしくは４以外の場合には、DSV１,DS
V２は同じ値（ステートで示される変調符号のDSV）とし
て格納されている。

【００５５】なお、この実施形態では、DSV／runテーブ
ル104に格納されているDSV値は、変調符号がスペース
（例えば、“Ｌ”レベルであって、DSVを求めるときに
−１として加算されるもの）から始まる場合のDSV値と
する（レベルが反転した“Ｈ”のマークから始まって、
スペースで始まる場合とはレベル反転した関係にある場
合には、図４（ｃ）,（ｄ）を比較して明らかなよう
に、DSV値が異なる）。

【００５６】DSVrunテーブル104は２系統のラン長run
１,run１を出力する。これらラン長run１,run１は、DSV
／runテーブルアドレス（図４（ａ））の下位８ビット
（＝入力データｎ）の値が８７以下、もしくは、８８以
上であっても、ステート２もしくは３の場合には、使用
しないが、最初の“１”ビットまでの“０”ビットの個
数として一応出力される。この場合、run１は8-16変調
／Syncコードテーブル106のメインテーブルによる変調
符号での最初の“１”ビットまでの“０”ビットの個数
として表わされ、例えば、DSV／runテーブルアドレスが
上記の“00000000000”である場合には、これに対する
変調符号が図４（ｃ）に示されるものとなるから、ラン
長run１は２である。また、run２は8-16変調／Syncコー
ドテーブル106のサブテーブルによる変調符号での最初
の“１”ビットまでの“０”ビットの個数として表わさ
れ、例えば、DSV／runテーブルアドレスが上記の“0000
0000000”である場合には、これに対する変調符号が図
４（ｄ）に示されるものとなるから、ラン長run１は５
である。

【００５７】即ち、DSV／runテーブル104では、入力デ
ータが８７以下の値に対し、run１に、8-16変調／Sync
コードテーブル106のメインテーブルによる変調符号で
のラン長が、run２に、8-16変調/Syncコードテーブル10
6のサブテーブルによる変調符号でのラン長が夫々格納
されている。

【００５８】入力データｎが８８以上の値の場合には、
２通りあり、ステート１もしくは４の場合に対しては、
run１にはステート１のラン長が、run２にはステート４
のラン長が夫々格納されており、ステート２もしくは３
の場合に対しては、run１,run２には同一の値であるsta
teビットを示すステート，ｄａｔａビットの示す変調符
号のラン長が格納されている。

【００５９】図１及び図２において、DSV／runテーブル
104から出力されたDSV１,DSV２は夫々加減算器107,108
に供給され、夫々DSVレジスタ117に保持されている値に
加算もしくは減算される。このDSVレジスタ117に保持さ
れている値は入力データn-1までのDSV値の合計（以下、
累積DSV値という）であり、また、加減算器107,108で加
算を行なうか、減算を行なうかは加減算器制御回路109
から出力される制御信号SigALUによって制御される。

【００６０】このDSV値は、図５に示すように、スペー
ス（space）で始まるか、マーク(mark)で始まるかによ
り極性が反転する。そのため、正しいDSV値を計算する
ためには、 DSVを求める変調符号の始まりがマークか、
スペースかを予め知っておく必要がある。

【００６１】例えば、Ｘという変調符号がスペースから
始まる場合、この変調符号Ｘに含まれる“１”ビットの
個数が偶数であるときには、変調終了後、つまり、変調
符号Ｘの終わり（次の変調符号の始まり）はスペースで
あり、また、変調符号Ｘに含まれる“１”ビットの個数
が奇数であるときには、変調符号Ｘの終わりはマークに
なる。同様に、変調符号Ｘがマークから始まる場合、こ
の変調符号Ｘに含まれる“１”ビットの個数が偶数であ
るときには、コノ変調符号Ｘの終わりはマークであり、
変調符号Ｘに含まれる“１”ビットの個数が奇数である
ときには、変調符号Ｘの終わりはスペースになる。その
ため、変調開始時の状態（スペースかマークか）を知っ
ていれば、その次からの変調開始の状態は、変調符号に
含まれる“１”ビットの個数が偶数か奇数かを調べ、排
他的論理和をとることで知ることができる。

【００６２】図６は図１における加減算器制御回路109
の一具体例を示す回路構成図であって、120は排他的論
理和（EOR）回路、121はＤラッチである。

【００６３】この具体例は、EOR回路120とＤラッチ121
とから構成されている。EOR回路120は、奇偶情報O/Eと
Ｄラッチ121の出力データＱとを入力として、制御信号S
igALUを生成し、この制御信号 SigALUがＤラッチ121の
入力データＤとなる。

【００６４】いま、8-16変調しようとする入力データを
入力データｎとし、１つ前の入力データn-1に対する変
調符号をmod data n-1，２つ前の入力データｎ−２に対
する変調符号をmod data n-2とする。また、奇偶情報O/
Eは入力データの8-16変調が終了するまで8-16変調／Syn
cコードテーブル106から出力され続ける。また、Ｄラッ
チ121のラッチタイミングは次の入力データの8-16変調
開始の直前（この入力データの変調符号の終わり）に設
定されている。さらに、このＤラッチ121のリセット(初
期リセット）は、最初に８−１６変調する入力データに
対する変調符号の直前に行なわれるものとする。

【００６５】Ｄラッチ121には、ラッチパルスによってE
OR回路120から出力される制御信号SigALUをラッチする
ことにより、２つ前の入力データn-2に対する変調符号
moddata n-2の終わりでの状態（スペースかマークか）
が保持されている。そして、このＤラッチ121のこの状
態を示す出力Ｑと１つ前の入力データn-1の変調符号mod
data n-1に対する奇偶情報O/EとがEOR回路120に供給さ
れると、これから出力される制御信号SigALUは、この変
調符号mod data n-1の終わり、即ち、入力信号ｎに対す
る変調符号mod data ｎの始まりがスペースであるか、
マークであるかの状態を表わすことになる。

【００６６】即ち、いま、制御信号SigALUが、スペース
を表わすとき“０”，マークを表わすとき“１”とする
と、奇偶情報O/Eは、奇数を表わすとき“１”，偶数を
表わすとき“０”であるから、変調符号mod data n-2の
終わりで“０”（即ち、スペースを表わしている）の制
御信号SigALUがＤラッチ121にラッチされたとすると、
変調符号mod data n-1の奇偶情報O/Eが“１”（奇数）
ならば、EOR回路120から出力される制御信号SigALUは
“１”であって、変調符号mod data ｎの直前の状態は
マークとなり、変調符号mod data n-1の奇偶情報O/Eが
“０”（偶数）ならば、EOR回路120から出力される制御
信号SigALUは“０”であって、変調符号mod data ｎの
直前の状態はスペースとなる。また、変調符号mod data
n-2の終わりで“１”（即ち、マークを表わす）の制御
信号SigALUがＤラッチ121にラッチされたとすると、変
調符号mod data n-1の奇偶情報O/Eが“１”（奇数）な
らば、EOR回路120から出力される制御信号SigALUは
“０”であり、変調符号mod dataｎの直前の状態はスペ
ースとなり、変調符号mod data n-1の奇偶情報O/Eが
“０”（偶数）ならば、EOR 回路120から出力される制
御信号 SigALUは“１”であって、変調符号mod data ｎ
の直前の状態はマークとなる。

【００６７】このようにして、２つ前の入力データn-2
に対する変調符号mod data n-2の終わりの状態と、１つ
前の入力データn-1に対する変調符号mod data n-1の奇
偶情報O/Eとから、8-16変調しようとする入力データｎ
に対する変調符号mod data ｎの状態を知ることができ
る。

【００６８】Ｄラッチ121は、最初に8-16変調される入
力データの直前にその出力Ｑが“０”となるように、即
ち、スペースを表わすように、初期リセットパルスでリ
セットされ、以後の一連の入力データに対して、上記の
動作が行なわれる。

【００６９】ここで、このように、最初に8-16変調され
る入力データに対する変調符号の直前がスペースとなる
ようにＤラッチ121がリセットされるのであるが、この
場合、この変調符号の直前のレベルが“Ｈ”である場合
と“Ｌ”である場合とがある。しかし、このときのレベ
ルがいずれであっても、そのレベルを、例えば、スペー
スと決め、以後そのレベルをスペース、その反転レベル
をマークと認識するようにすれば、問題はない。このよ
うにスペース，マークを規定しても、即ち、変調符号の
直前のレベルが“Ｈ”でスペースとしても、“Ｌ”でス
ペースとしても、DSV／runテーブル104から出力されるD
SV1,DSV2をDSVレジスタ117の累積DSV値に加算させる
か、減算させるかの違いにすぎず、この結果加減算器10
7,108から得られるから得られる累積DSV値は、±の符号
が異なるだけで、絶対値は同じである。そして、かかる
累積DSV値は、その絶対値がDSV比較器110で比較される
のである。

【００７０】このことからして、図６におけるＤラッチ
121を、初期リセットパルスにより、“０”にリセット
しても、累積 DSV値が正しく得られることになり、なん
ら問題はないし、また、“１”にプリセットするように
してもよい。

【００７１】DSV比較器110は、DSV１を加減算した加減
算器107からの累積DSV値の絶対値の方がDSV２を加減算
した加減算器108からの累積DSV値の絶対値より小さい
か、同じである場合には、この比較結果として“０”を
出力し、また、DSV２を加減算した加減算器108からの累
積DSV値の絶対値の方がDSV１を加減算した加減算器107
からの累積DSV値の絶対値より小さい場合には、比較結
果として“１”を出力する。

【００７２】加算回路111,112は、DSV／runテーブル104
からのrun１,run２と8-16変調／Syncコードテーブル106
からのラン長RLとを加算し、１つ前の入力データn-1に
対する変調符号mod data n-1と変調符号の選択肢の接続
部におけるラン長を計算して出力する。比較器113,114
は夫々、加算器111,112からのラン長が8-16変調のラン
制限を満足しているかどうかを判定する。つまり、計算
された符号間のラン長が２以上かつ１０以下ならば、制
限を満足しているため、判定信号を“０”として出力
し、これ以外のラン長制限が満足されない場合には、判
定信号を“１”として出力する。

【００７３】選択論理回路115は、DSV比較器110と比較
器113,114との比較結果により、累積DSV値の絶対値が小
さく（なお、累積DSV値が小さいということは、入力デ
ータｎの変調符号mod data ｎまでの一連の変調符号列
の直流成分が小さいことを表わしている）、かつラン制
限を満足している方の変調符号を8-16変調／Syncコード
テーブル106から選択する選択信号mod-selを生成出力す
る。図７はこの選択信号mod-selの真理値表を示すもの
である。

【００７４】同図において、上記のことからして、DSV
＝０は、8-16変調／Syncコードテーブル106のメインテ
ーブルを示すものであり、DSV＝１は、8-16変調／Sync
コードテーブルのサブテーブルを示すものである。ま
た、run1,run2＝０は、run１やrun２が8-16変調のラン
制限を満足していることを表わし、run1,run2＝１は、r
un１やrun２が8-16変調のラン制限を満足していないこ
とを表わしている。

【００７５】選択信号mod-selが供給されるテーブルア
ドレスコントローラ105は、選択信号mod-selの値が
“０”のとき、１の選択肢（mod data≦８７の場合、8-
16変調／Syncコードテーブル106のメインテーブル）を
選択し、選択信号mod-selの値が“１”の場合、２の選
択肢(mod data≦８７の場合、8-16変調／Syncコードテ
ーブル106のサブテーブル）を選択する。

【００７６】ここで、DSV＝run１＝run２＝０及びDSV＝
run１＝０，run２＝１のとき、8-16変調／Syncコードテ
ーブル106のメインテーブルによる変調符号の方が累積D
SV値が小さく、かつこの変調符号に対するrun１がラン
制限を満足するから、選択信号mod-selを“０”として8
-16変調／Syncコードテーブル106のメインテーブルを選
択するようにする。また、DSV＝run２＝１，run１＝０
のときには、8-16変調／Syncコードテーブル106のメイ
ンテーブルによる変調符号の方が累積DSV値が大きく、
本来サブテーブルの方を選択するものであるが、run２
がラン制限を満たしていないので、選択信号 mod-selを
“０”として8-16変調／Syncコードテーブル106のメイ
ンテーブルを選択するようにするものである。

【００７７】同様にして、DSV＝１，run１＝run２＝０
及びDSV＝run１＝１，run２＝０のときには、8-16変調
／Syncコードテーブル106のサブテーブルによる変調符
号の方が累積DSV値が小さく、かつこの変調符号に対す
るrun２がラン制限を満足するから、選択信号mod-selを
“１”として8-16変調／Syncコードテーブル106のサブ
テーブルを選択するようにする。また、DSV＝run２＝
０，run１＝１のときには、8-16変調／Syncコードテー
ブル106のサブテーブルによる変調符号の方が累積DSV値
が大きく、本来メインテーブルの方を選択するものであ
るが、run１がラン制限を満たしていないので、選択信
号mod-selを“１”として8-16変調／Syncコードテーブ
ル106のサブテーブルを選択するようにするものであ
る。

【００７８】図１及び図２において、セレクタ116は、
この選択信号mod-selにより、加減算器108,109からの入
力データｎまでの累積DSV値を選択し、入力データn+1の
DSV値計算に用いるために、DSVレジスタ117に保持させ
る。

【００７９】また、テーブルアドレスコントローラ105
は、選択信号mod-selに応じて、8-16／Syncテーブルア
ドレスのmain/subビットとstateビット（図３（ａ））
を図８に示すフローチャートに従って生成する。

【００８０】以上のようにして、図２に示すように動作
して変調を行なう入力データｎの8-16／Syncテーブルア
ドレスを生成し、8-16変調／Syncコードテーブル106の
出力によりDSV／runテーブル104のアドレスを生成し、D
SV／runテーブル104の出力から DSV計算とラン長制限違
反のチェックを行ない、入力データｎの変調コードを選
択し、これを変調符号として出力することができる。

【００８１】次に、Syncコードを選択する場合の動作に
ついて説明する。

【００８２】９１バイトの変調データで１Syncフレーム
が形成されており、２６Syncフレームで１レコーディン
グセクタが形成されている。SyncコードはこのSyncフレ
ームの先頭に配置され、１つ前のSyncフレームの最終変
調符号のnext-stateによってステートが決定される。Sy
ncコードには、Sync0〜7の８通りのコード番号があり、
夫々のコード番号に対してステート１，２とステート
３，４とに分類され、各ステートに対して２種類のSync
コードを持つ。これら２種類のSyncコードをタイプ１，
タイプ２とし、タイプ１，タイプ２のうちDSV値が小さ
くなる方をSyncコードとして選択する。また、コード番
号はSyncフレームの番号によって決まり、Syncフレーム
番号によってSyncコード番号が決定される。また、Sync
コードに続く変調符号のステートは常に１となる。Sync
コードの大きさは３２ビットとなるため、8-16変調によ
る変調符号とは異なり、図９に示すフローチャートに従
って選択，出力される。

【００８３】以下、このフローチャートに従って、図１
に示すこの実施形態におけるSyncコードの選択，出力動
作について説明する。

【００８４】まず、バイトクロックの立上りエッジでラ
ッチ101に９０番目の入力データ９０がラッチされて保
持され、ラッチ101に保持されていた８９番目の入力デ
ータ８９がラッチ102に転送されて保持される。そし
て、前述のように、テーブルアドレスコントローラ105
によって入力データ８９の変調符号を求める8-16／Sync
テーブルアドレスが生成され、これにより、8-16変調／
Syncコードテーブル106から変調コードmod８９とともに
次の入力データ９０に対するnext-state８９が出力され
る。

【００８５】このnext-state８９と入力データ９０とに
より、テーブルアドレスコントローラ103でDSV／runテ
ーブルアドレスが生成され、これに応じたDSV１,２やru
n１,２がDSV／runテーブル104から出力され、これらが
加減算器107,108や加算器111,112、DSV比較器110で処理
されて、選択論理回路115で次の入力データ９０を変調
する際の選択信号mod-selが生成される。

【００８６】次のバイトクロックの立上りエッジで、
ラッチ101に次のSyncフレームの０番目の入力データ０
が保持されるが、この場合、このSyncフレームの先頭に
配置されるSyncコードを選択する必要がある。

【００８７】そこで、図示しないタイミングジェネレー
タから出力される“Ｈ”のタイミング信号Sync-SEL１に
より、１つ前のSyncフレームの終了をテーブルアドレス
コントローラ103に知らせる。これにより、テーブルア
ドレスコントローラ103は、図４（ａ）に示したDSV／ru
nテーブルアドレスにおいて、タイミング信号Sync-SEL
１が“Ｈ”であることにより、8-16／Syncビットを
“１”とし、DSV／runテーブル104でSyncコードのDSVを
出力するためのアドレスとする。

【００８８】このときの図４（ａ）に示すDSV／runテー
ブルアドレスでのstateビットは、先のSyncフレームで
の入力データ９０の変調コードmod９０とともに8-16変
調／Syncコードテーブル106から出力される１つ前のSyn
cフレームの最終変調符号ｍｏｄ９０によるｎｅｘｔ−
ｓｔａｔｅ９０であり、その値はタイミング信号Sync-S
EL１が“Ｈ”の間保持される。また、図４（ａ）に示す
DSV／runテーブルアドレスでの８ビットのアドレスデー
タdataとしては、図示しないタイミングジェネレータか
ら出力されるSyncフレーム番号に対応したSyncコードの
番号となる。

【００８９】このように生成されたDSV／runテーブルア
ドレスにより、DSV／runテーブル104からSyncコードのD
SV値DSV１,２が出力される。DSV／runテーブル104に
は、Syncコードに対し、DSV１にタイプ１のDSV値が、DS
V２にタイプ２のDSV値が夫々格納されており、これらDS
V値は加減算器107,108で上記のように演算処理され、DS
V比較器110で比較されて、選択論理回路115でタイプ１,
タイプ２を選択するための選択信号mod-sel（select-Sy
nc）が生成・出力される。

【００９０】次のバイトクロックの立上りエッジで
は、ラッチ101は、Syncコードが出力されるため、新し
い入力データを保持しない。しかし、このラッチ101に
保持されている入力データ０はラッチ102でもラッチさ
れる。これにより、ラッチ101,102に同じ入力データ０
が保持されることになる。

【００９１】また、このタイミングで図示しないタイミ
ングジェネレータから出力される“Ｈ”のタイミング信
号Sync-SEL２，先のSyncコードの番号と選択論理回路１
１５からの選択信号mod-sel（select-Sync）とにより、
テーブルアドレスコントローラ105はSyncコードを出力
するための8-16／Syncテーブルアドレスを生成する。こ
れにより、8-16変調／Syncコードテーブル106からは変
調コードmodとしてSyncコードが出力される。

【００９２】ここで、入力データｎに対する変調データ
modは１６ビットであるが、Syncコードは３２ビットコ
ードであり、上位１６ビットと下位１６ビットとに分割
されて8-16変調／Syncコードテーブル106から出力され
る。そのため、テーブルアドレスコントローラ105から
出力される8-16／Syncテーブルアドレスのアドレスデー
タdata（図３（ａ））の最下位ビットは上位，下位を示
すビットとなり、このアドレスデータdataの他のビット
はSyncコードの番号となる。

【００９３】また、8-16／Syncテーブルアドレスの8-16
／Syncビット（図３（ａ））は、タイミング信号Sync-S
EL２が“Ｈ”であることにより、“１”となり、Syncコ
ードを選択するように指示する。stateビット（図３
（ａ））は１つ前のSyncフレームの最終の入力データ９
０の変調符号mod９０のnext-state９０であり、この値
はタイミング信号Sync-SEL２の“Ｈ”の期間保持され
る。また、選択信号mod-sel（select-Sync）によってタ
イプ１,２を選択するため、8-16／Syncテーブルアドレ
スのmain／subビット（図３（ａ））は、通常の符号変
調時（即ち、入力データｎの変調時）の処理によらず、
選択信号 mod-selとなり、Syncコードのタイプ１,２を
選択するためにDSV値が小さくなるSyncコードが選択さ
れる。

【００９４】生成されたこの8-16／Syncテーブルアドレ
スにより、まず、Syncコードの上位１６ビット分である
Syncコードデータ“SyncＨ”とnext-stateとしてステー
ト１が8-16変調／Syncコードテーブル106から出力され
る。このとき、テーブルアドレスコントローラ103は、
タイミング信号Sync-SEL１が“Ｈ”であるため、１つ前
のSyncフレームの最終入力データ９０の変調符号mod９
０のnext-state９０を保持しており、前回と同じDSV／r
unテーブルアドレスを出力する。しかし、DSVレジスタ1
17での累積DSV値にSyncコードのDSV値を加えないため、
このときのDSV値の演算結果は前回と同じ値となり、選
択論理回路115の出力する選択信号mod-selはそのまま保
持される。

【００９５】さらに次のバイトクロック立上りにおい
て、テーブルアドレスコントローラ105で生成される8-1
6／Syncテーブルアドレスでは、main／subビット（図３
（ａ））として上記の選択信号mod-selが、stateビット
（図３（ａ））として上記の１つ前のSyncフレームでの
最終の入力データ９０の変調符号mod９０のnext-state
９０が夫々保持され、図示しないタイミングジェネレー
タからの制御信号により、アドレスデータdataの最下位
ビットのみが、Syncコードの下位１６ビット分を指示す
るように、変更される。これにより、8-16変調／Syncコ
ードテーブル106からは前回出力したSyncコードの上位
１６ビットに続く下位１６ビット分のSyncコードデータ
“SyncＬ”が出力される。

【００９６】このとき、アドレステーブルコントローラ
103は、タイミング信号Sync-SEL１が“Ｌ”となるた
め、ラッチ101に保持されているSyncフレームの先頭の
入力データ０とSyncコードのnext-stateであるステート
１により、通常の符号変調時のアドレス生成を行なう。
DSV／runテーブル104から出力される入力データ０に対
するDSV値DSV１,２とラン長run１,２とが上記のように
演算処理され、選択論理回路115は、この演算結果か
ら、Syncコードに続く入力データ０の変調符号mod０を
選択する選択信号 mod-sel（select-０）を出力する。

【００９７】さらに次のバイトクロック立上りにおい
て、タイミング信号Sync-SEL２が“Ｌ”となるため、通
常の符号変調動作に戻る。ラッチ101は次の入力データ
１をラッチし、ラッチ102には、入力データ０がラッチ
される。テーブルアドレスコントローラ105は、ラッチ1
02に保持されている入力データ０と選択信号mod-sel（s
elect-０）とにより、この入力データ０の変調符号mod
０を得るための8-16／Syncテーブルアドレスを生成す
る。そのため、Syncコードに引き続いて変調データを出
力することができる。

【００９８】以上のように、この実施形態では、Syncコ
ードを含めた8-16変調を行なうことができる。この実施
形態での変調処理において、変調コードを選択（ステー
トビット，main／subビットの選択生成）するまでの処
理時間の中で大きな割合を占めるのは、テーブルからデ
ータを出力するまでの時間であり、通常、ＲＯＭの場
合、その時間はおよそ100nsec前後であるため、8-16変
調／Syncコードテーブル106とDSV／runテーブル104とか
らの出力遅延時間を加えても、この処理による遅延時間
は約200nsecとなる。そのため、１バイト周期が544nsec
であるＤＶＤ−ＲＡＭにおいても、変調コードを選択す
るまでの全ての処理を１バイトクロック周期以内で終了
することが可能であり、符号変調回路の変調処理速度を
バイト転送レート以上とすることができる。

【００９９】また、この実施形態においては、８８以上
の値の入力データのステート２,３におけるラン長デー
タのように、テーブルに不必要なデータが記録されてい
るが、テーブル規模縮小のためにこれらを削除し、論理
選択回路の回路変更で対応してもよい。また、8-16変調
／Syncコードテーブル106に変調データに含まれるコー
ド“１”の偶奇を示す奇偶情報O／Eを設けているが、変
調データの各ビット全てのEOR(排他的論理和）をとるこ
とにより、同じ信号を得ることができるため、特に、奇
偶情報O／Eをテーブルとして設けなくてもよい。

【０１００】なお、この実施形態では、8-16変調の場合
について説明を行なったが、8-16変調と同様なデータ変
調コードにより次の変調データを選択するような変調方
式においても、本発明が適用されるものであり、これに
より、変調処理時間を短縮し、動作クロックを高速化す
る必要のない符号変調回路を得ることができる。

【０１０１】

【発明の効果】以上説明したように、本発明によれば、
変調符号を選択するためのDSV値を求める場合、NRZI変
換後１６クロックの処理時間が必要とはならず、予めDS
Vが格納されているテーブルからDSV値を得ることができ
るため、テーブルへのアクセス時間を要するだけでDSV
値を得ることができ、符号変調の処理時間を短縮でき
る。そのため、高速な回路を用いずに符号変調回路を構
成することができる。

【図面の簡単な説明】

【図１】本発明による符号変調回路の一実施形態を示す
回路ブロック図である。

【図２】図１に示す実施形態の符号変調動作を示すタイ
ミングチャートである。

【図３】図１における8-16／Syncコードテーブルのアド
レスと出力データとの一具体例を示す図である。

【図４】図１におけるDSV／runテーブルのアドレスと出
力データとの一具体例を示す図である。

【図５】変調符号の初期状態によるDSV値の変化を示す
図である。

【図６】図１における加減算器制御回路の一具体例を示
す回路構成図である。

【図７】図１における選択論理回路の選択動作を示す真
理値表である。

【図８】図１における8-16変調／Syncコードテーブルの
テーブルアドレスコントローラの選択動作を示すフロー
チャートである。

【図９】図１に示した実施形態のSyncコード選択時の動
作を示すタイミングチャートである。

【図１０】従来の符号変調回路の8-16変調処理動作を示
すフローチャートである。

【図１１】図１０に示した処理動作を行なう従来の符号
変調回路の一例を示すブロック図である。

【図１２】図１１に示す符号変調回路の符号変調動作を
示すタイミングチャートである。

【図１３】図１１に示す符号変調回路の動作クロックを
２倍にした場合の符号変調動作を示すタイミングチャー
トである。

【符号の説明】

１０１，１０２ ラッチ １０３ テーブルアドレスコントローラ １０４ DSV／runテーブル １０５ テーブルアドレスコントローラ １０６ 8-16変調／Syncコードテーブル １０７，１０８ 加減算器 １０９ 加減算器制御回路 １１０ DSV比較器 １１１，１１２ 加算器 １１３，１１４ 比較器 １１５ 選択論理回路 １１６ セレクタ １１７ DSVレジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 池田 哲也 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所映像情報メディア事業部 内 (72)発明者 奈良 和久 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 原情報を符号変調する際、変調した符号
   の示すステートと次に変調する原情報の数値と変調符号
   に含まれる直流分の程度を示すDSV値と前変調符号との
   ラン制限により、次に変調する原情報の変調符号として
   複数の変調符号から選択する符号変調方式の符号変調回
   路において、 各変調符号のDSV値を予め記憶し、入力された該原情報
   に対応する複数の該変調部号夫々に対するDSV値を出力
   するDSVテーブルと、 各変調符号のラン長を予め記憶し、入力された該原情報
   に対応する複数の該変調部号夫々に対するラン長を出力
   するランテーブルと、 該DSVテーブルから出力される夫々の変調符号のDSV値を
   演算するDSV演算手段と、 該ランテーブルから出力される該ラン長を演算するラン
   長演算手段と、 該DSV演算手段と該ラン長演算手段との演算結果によ
   り、ラン条件を満たしたDSVの絶対値の小さい方の変調
   符号を選択する符合選択手段とを設け、変調符号の選択
   を行なうことを特徴とする符号変調回路。
2. 【請求項２】 請求項１記載の符号変調回路において、 前記DSV演算手段の演算処理を制御するための演算制御
   手段と、 前記変調符号がマークすら始まりかスペースから始まり
   かの状態を判別する状態判別手段とを設け、該演算制御
   手段は該状態判別手段で判別された前記変調符号の状態
   によって制御されることを特徴とする符号変調回路。
3. 【請求項３】 請求項２記載の符号変調回路において、 前記変調符号の中に含まれるコード“1”の数が偶数か
   奇数かを示す情報を予め求めて記憶した奇偶判別テーブ
   ルを設け、 該奇偶判別テーブルを参照することにより、１つ前の入
   力原情報の変調符号の始まりの状態を判別して前記演算
   制御手段の制御を行なうことを特徴とする符号変調回
   路。