JPH10233762A - データ送受信システム - Google Patents
データ送受信システムInfo
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- JPH10233762A JPH10233762A JP3462397A JP3462397A JPH10233762A JP H10233762 A JPH10233762 A JP H10233762A JP 3462397 A JP3462397 A JP 3462397A JP 3462397 A JP3462397 A JP 3462397A JP H10233762 A JPH10233762 A JP H10233762A
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Abstract
(57)【要約】
【課題】二重化データ転送経路上のパケットデータの誤
りを検出する２個のパケットＬＲＣコードについて、経
路が両方使用可能な場合あるいは片方のみ使用可能な場
合に関係なく、いずれの場合も同一のＬＲＣコード２個
が生成される方式では、ＬＲＣ制御部の構成は、ＬＲＣ
コード保持用レジスタのみを二重化することで実現で
き、論理の簡素化を可能にする。 【解決手段】パケットデータ送受信部６０内のＬＲＣ制
御部５０の構成は、ＬＲＣコード演算部５２およびプリ
フェッチレジスタ５５は単一であり、ＬＲＣコード保持
レジスタは２個である。二重化データ転送経路が片方の
み使用可能な場合、２個のＬＲＣコード保持用レジスタ
５３ａ、５３ｂのラッチタイミング、およびセレクタ５
４のセレクト信号を交互に切り替える。
りを検出する２個のパケットＬＲＣコードについて、経
路が両方使用可能な場合あるいは片方のみ使用可能な場
合に関係なく、いずれの場合も同一のＬＲＣコード２個
が生成される方式では、ＬＲＣ制御部の構成は、ＬＲＣ
コード保持用レジスタのみを二重化することで実現で
き、論理の簡素化を可能にする。 【解決手段】パケットデータ送受信部６０内のＬＲＣ制
御部５０の構成は、ＬＲＣコード演算部５２およびプリ
フェッチレジスタ５５は単一であり、ＬＲＣコード保持
レジスタは２個である。二重化データ転送経路が片方の
み使用可能な場合、２個のＬＲＣコード保持用レジスタ
５３ａ、５３ｂのラッチタイミング、およびセレクタ５
４のセレクト信号を交互に切り替える。
Description
【０００１】
【発明の属する技術分野】本発明は、二重化されたデー
タ転送経路に接続するパケットデータ送受信部における
ＬＲＣ制御部の論理規模の縮小化に関する。
タ転送経路に接続するパケットデータ送受信部における
ＬＲＣ制御部の論理規模の縮小化に関する。
【０００２】
【従来の技術】データ転送経路上でパケットデータの送
受信をするにあたり、データ転送経路の障害によるデー
タの損失を防ぐため、データ誤り検出機能を持つＬＲＣ
（水平方向冗長検査）方式が一般に用いられる。パケッ
ト送信時では、パケットデータから一定の演算により生
成したＬＲＣコードをパケット末尾に付加してデータ転
送経路へ送信する。パケット受信時では、データ転送経
路から受信したパケットデータから、送信時と同じ方法
で生成したＬＲＣコードと、パケット末尾のＬＲＣコー
ドを比較し、不一致の時は、データ転送経路上でパケッ
トデータが変化したことを意味し、ＬＲＣエラーとして
検出される。回路上の構成は、パケットデータの送受信
を行う回路（パケットデータ送受信部）内にＬＲＣ制御
部を設け、ＬＲＣコードの生成と、パケット受信時のＬ
ＲＣエラー検出を行う。
受信をするにあたり、データ転送経路の障害によるデー
タの損失を防ぐため、データ誤り検出機能を持つＬＲＣ
（水平方向冗長検査）方式が一般に用いられる。パケッ
ト送信時では、パケットデータから一定の演算により生
成したＬＲＣコードをパケット末尾に付加してデータ転
送経路へ送信する。パケット受信時では、データ転送経
路から受信したパケットデータから、送信時と同じ方法
で生成したＬＲＣコードと、パケット末尾のＬＲＣコー
ドを比較し、不一致の時は、データ転送経路上でパケッ
トデータが変化したことを意味し、ＬＲＣエラーとして
検出される。回路上の構成は、パケットデータの送受信
を行う回路（パケットデータ送受信部）内にＬＲＣ制御
部を設け、ＬＲＣコードの生成と、パケット受信時のＬ
ＲＣエラー検出を行う。
【０００３】フォールトトレラントなパケットデータ転
送系を実現するため、データ転送経路およびパケットデ
ータ送受信部を二重化する方式が一般に用いられる。両
データ転送経路が使用可能ならば（以下通常動作と呼
ぶ）、図２（ａ）に示すように、１パケットを構成する
２ｎ個のデータブロックＤ1〜Ｄ2nを二重化データ転送
経路へ交互に送出し、受信時もデータブロックを交互に
受け取ることにより、一本のデータ転送経路で転送され
るデータブロックはｎ個になるため、一本のデータ転送
経路に対して２倍の性能を実現できる。また、片方のデ
ータ転送経路が故障により使用不可能な場合、残り片方
のデータ転送経路のみを使用して（以下縮退動作と呼
ぶ）、図２（ｂ）に示すように、２ｎ個のデータブロッ
クＤ1〜Ｄ2nを送受信することで１パケットを送受信す
る。
送系を実現するため、データ転送経路およびパケットデ
ータ送受信部を二重化する方式が一般に用いられる。両
データ転送経路が使用可能ならば（以下通常動作と呼
ぶ）、図２（ａ）に示すように、１パケットを構成する
２ｎ個のデータブロックＤ1〜Ｄ2nを二重化データ転送
経路へ交互に送出し、受信時もデータブロックを交互に
受け取ることにより、一本のデータ転送経路で転送され
るデータブロックはｎ個になるため、一本のデータ転送
経路に対して２倍の性能を実現できる。また、片方のデ
ータ転送経路が故障により使用不可能な場合、残り片方
のデータ転送経路のみを使用して（以下縮退動作と呼
ぶ）、図２（ｂ）に示すように、２ｎ個のデータブロッ
クＤ1〜Ｄ2nを送受信することで１パケットを送受信す
る。
【０００４】データ転送経路が二重化されていれば、各
々のデータ転送経路に対してＬＲＣコードをパケット末
尾に付加する必要がある。データ転送経路上のパケット
は、２ｎ個のデータブロックＤ1〜Ｄ2nと、ＬＲＣコー
ドＬ1、Ｌ2から構成される。Ｌ1、Ｌ2は次の式で演算さ
れる。
々のデータ転送経路に対してＬＲＣコードをパケット末
尾に付加する必要がある。データ転送経路上のパケット
は、２ｎ個のデータブロックＤ1〜Ｄ2nと、ＬＲＣコー
ドＬ1、Ｌ2から構成される。Ｌ1、Ｌ2は次の式で演算さ
れる。
【０００５】
【数１】Ｌ1＝Ｄ1＠Ｄ3＠・・・＠Ｄ2n-1 Ｌ2＝Ｄ2＠Ｄ4＠・・・＠Ｄ2n 但し、＠はＬＲＣコードの演算子である。数１は、Ｌ1
およびＬ2の論理演算子が共通である事と、二重化デー
タ転送経路の状態に依らずにＬＲＣコード演算を行う事
を示している。
およびＬ2の論理演算子が共通である事と、二重化デー
タ転送経路の状態に依らずにＬＲＣコード演算を行う事
を示している。
【０００６】二重化データ転送経路の通常動作時は、図
２（ａ）に示すように、ＬＲＣコードＬ1、Ｌ2は各デー
タ転送経路で転送されるデータブロックから１個ずつ生
成される。二重化データ転送経路の縮退動作時は、図２
（ｂ）に示すように、２個のＬＲＣコードＬ1、Ｌ2が生
成される。
２（ａ）に示すように、ＬＲＣコードＬ1、Ｌ2は各デー
タ転送経路で転送されるデータブロックから１個ずつ生
成される。二重化データ転送経路の縮退動作時は、図２
（ｂ）に示すように、２個のＬＲＣコードＬ1、Ｌ2が生
成される。
【０００７】
【発明が解決しようとする課題】上で述べた機能を実現
するために、従来ではＬＲＣ制御部内のＬＲＣコード生
成回路自体が二重化されていたが、本発明では、単一の
ＬＲＣコード生成回路で、ＬＲＣコードを保持するレジ
スタのみを二重化することにより、同機能を実現し、か
つ論理規模の簡素化を可能とする。
するために、従来ではＬＲＣ制御部内のＬＲＣコード生
成回路自体が二重化されていたが、本発明では、単一の
ＬＲＣコード生成回路で、ＬＲＣコードを保持するレジ
スタのみを二重化することにより、同機能を実現し、か
つ論理規模の簡素化を可能とする。
【０００８】
【課題を解決するための手段】本発明におけるＬＲＣコ
ード生成回路は、ＬＲＣコード演算部およびその前段の
ＬＲＣコードプリフェッチレジスタを単一化し、ＬＲＣ
コード保持レジスタのみを二重化し、２個の保持レジス
タのうち片方からプリフェッチレジスタへＬＲＣコード
を移すためのセレクタを持つ。
ード生成回路は、ＬＲＣコード演算部およびその前段の
ＬＲＣコードプリフェッチレジスタを単一化し、ＬＲＣ
コード保持レジスタのみを二重化し、２個の保持レジス
タのうち片方からプリフェッチレジスタへＬＲＣコード
を移すためのセレクタを持つ。
【０００９】
【発明の実施の形態】以下、本発明を実施例を用いて説
明する。
明する。
【００１０】パケットデータ転送系および転送されるパ
ケット形式を図２に示す。二重化データ転送経路上をパ
ケット転送させるための複数のアダプタ７０は、データ
転送制御部６５および二重化されたパケットデータ送受
信部６０を持ち、パケットデータ送受信部１および２は
同一の回路構成であり、パケットデータ送受信部１およ
び２は各々二重化データ転送経路１および２に接続す
る。データ転送制御部６５では、二重化パケットデータ
送受信部６０への送信データの分配、および二重化パケ
ットデータ送受信部６０からの受信データの統合を行
う。
ケット形式を図２に示す。二重化データ転送経路上をパ
ケット転送させるための複数のアダプタ７０は、データ
転送制御部６５および二重化されたパケットデータ送受
信部６０を持ち、パケットデータ送受信部１および２は
同一の回路構成であり、パケットデータ送受信部１およ
び２は各々二重化データ転送経路１および２に接続す
る。データ転送制御部６５では、二重化パケットデータ
送受信部６０への送信データの分配、および二重化パケ
ットデータ送受信部６０からの受信データの統合を行
う。
【００１１】図１は本発明の一実施例で、パケットデー
タ送受信部６０のブロック図である。パケットデータ送
信時では、送信データをセレクタ２１、データバッファ
２２、セレクタ２３、ドライバ２４を経てデータ転送経
路へ送信する一方で、ＬＲＣ制御部５０で送信データか
らＬＲＣコードを生成し、パケットの末尾に付加される
形でセレクタ２３、ドライバ２４を経て送信する。パケ
ットデータ受信時では、データ転送経路から受信データ
をレシーバ２５、セレクタ２１、データバッファ２２を
経て受信する一方で、ＬＲＣ制御部５０では受信データ
から生成したＬＲＣコードと受信パケットデータの末尾
に付加されているＬＲＣコードを比較し、不一致時には
ＬＲＣエラーとする。
タ送受信部６０のブロック図である。パケットデータ送
信時では、送信データをセレクタ２１、データバッファ
２２、セレクタ２３、ドライバ２４を経てデータ転送経
路へ送信する一方で、ＬＲＣ制御部５０で送信データか
らＬＲＣコードを生成し、パケットの末尾に付加される
形でセレクタ２３、ドライバ２４を経て送信する。パケ
ットデータ受信時では、データ転送経路から受信データ
をレシーバ２５、セレクタ２１、データバッファ２２を
経て受信する一方で、ＬＲＣ制御部５０では受信データ
から生成したＬＲＣコードと受信パケットデータの末尾
に付加されているＬＲＣコードを比較し、不一致時には
ＬＲＣエラーとする。
【００１２】図１のＬＲＣ制御部５０について詳細に説
明する。ＬＲＣコード演算用の入力データとしてセレク
タ５１で送信データまたは受信データを選択し、選択し
た入力データとレジスタ５５でプリフェッチされたＬＲ
ＣコードからＬＲＣコード演算部５２で次のＬＲＣコー
ドを生成し、それをレジスタ５３ａまたはレジスタ５３
ｂでラッチする。レジスタ５３ａおよびレジスタ５３ｂ
は、二重化データ転送経路の縮退動作時でも、本来二重
化データ転送経路の通常動作時に両データ転送経路で各
々生成されるＬＲＣコード２個を、１個のパケットデー
タ送受信部６０で生成できるように二重化されている。
二重化データ転送経路の通常動作時は、ＬＲＣコード演
算部５２から出力されるＬＲＣコードをレジスタ５３ａ
のみでデータ転送タイミングクロックに同期してラッチ
し、セレクタ５４を経てレジスタ５５でラッチする。二
重化データ転送経路の縮退動作時は、転送可能な経路に
接続するパケットデータ送受信部６０において、ＬＲＣ
コード演算部５２から出力されるＬＲＣコードをレジス
タ５３ａまたはレジスタ５３ｂでデータ転送タイミング
クロックに同期して、奇数データブロック入力時と偶数
データブロック入力時で交互にラッチし、セレクタ５４
ではラッチしたレジスタの他方のレジスタを選択してレ
ジスタ５５でラッチする。以上の動作により、パケット
データから周回的にＬＲＣコードが生成され、データ送
信時はパケットの末尾に付加され、データ受信時は受信
パケット末尾のＬＲＣコードと受信データから生成した
ＬＲＣコードをＬＲＣエラー検出部５６で比較し、不一
致の場合はＬＲＣエラーとして検出する。
明する。ＬＲＣコード演算用の入力データとしてセレク
タ５１で送信データまたは受信データを選択し、選択し
た入力データとレジスタ５５でプリフェッチされたＬＲ
ＣコードからＬＲＣコード演算部５２で次のＬＲＣコー
ドを生成し、それをレジスタ５３ａまたはレジスタ５３
ｂでラッチする。レジスタ５３ａおよびレジスタ５３ｂ
は、二重化データ転送経路の縮退動作時でも、本来二重
化データ転送経路の通常動作時に両データ転送経路で各
々生成されるＬＲＣコード２個を、１個のパケットデー
タ送受信部６０で生成できるように二重化されている。
二重化データ転送経路の通常動作時は、ＬＲＣコード演
算部５２から出力されるＬＲＣコードをレジスタ５３ａ
のみでデータ転送タイミングクロックに同期してラッチ
し、セレクタ５４を経てレジスタ５５でラッチする。二
重化データ転送経路の縮退動作時は、転送可能な経路に
接続するパケットデータ送受信部６０において、ＬＲＣ
コード演算部５２から出力されるＬＲＣコードをレジス
タ５３ａまたはレジスタ５３ｂでデータ転送タイミング
クロックに同期して、奇数データブロック入力時と偶数
データブロック入力時で交互にラッチし、セレクタ５４
ではラッチしたレジスタの他方のレジスタを選択してレ
ジスタ５５でラッチする。以上の動作により、パケット
データから周回的にＬＲＣコードが生成され、データ送
信時はパケットの末尾に付加され、データ受信時は受信
パケット末尾のＬＲＣコードと受信データから生成した
ＬＲＣコードをＬＲＣエラー検出部５６で比較し、不一
致の場合はＬＲＣエラーとして検出する。
【００１３】二重化データ転送経路の通常動作と縮退動
作の切り替えは、パケットデータ転送系全体を制御する
ファームウェアが指示する。例えば、図２（ａ）のよう
にパケットデータを通常動作で転送した時に、パケット
データ送受信部６０の片方がＬＲＣエラーを検出する
と、その報告を受けたファームウェアは二重化データ転
送経路を通常動作から縮退動作へ切り替え、図２（ｂ）
のようにパケットデータの再転送を行う。
作の切り替えは、パケットデータ転送系全体を制御する
ファームウェアが指示する。例えば、図２（ａ）のよう
にパケットデータを通常動作で転送した時に、パケット
データ送受信部６０の片方がＬＲＣエラーを検出する
と、その報告を受けたファームウェアは二重化データ転
送経路を通常動作から縮退動作へ切り替え、図２（ｂ）
のようにパケットデータの再転送を行う。
【００１４】セレクタ５４のセレクト信号生成部を図６
に示す。ＬＲＣ演算許可信号は、データ転送中のみ出力
され、縮退動作指示信号は、ファームウェアの指示によ
り出力される。２個のフリップフロップ８１および８２
は、データ転送開始前にリセットされて、フリップフロ
ップ８２の出力になるセレクト信号はＡ側になる。通常
動作時は、セレクト信号はＡ側のみセレクトされたまま
であり、縮退動作時は、セレクト信号はタイミングクロ
ックの立上りでＡ側とＢ側が交互にセレクトされる。
に示す。ＬＲＣ演算許可信号は、データ転送中のみ出力
され、縮退動作指示信号は、ファームウェアの指示によ
り出力される。２個のフリップフロップ８１および８２
は、データ転送開始前にリセットされて、フリップフロ
ップ８２の出力になるセレクト信号はＡ側になる。通常
動作時は、セレクト信号はＡ側のみセレクトされたまま
であり、縮退動作時は、セレクト信号はタイミングクロ
ックの立上りでＡ側とＢ側が交互にセレクトされる。
【００１５】図１のＬＲＣ制御部５０におけるＬＲＣコ
ード生成の様子を、データ転送経路１側について説明す
る。二重化データ転送経路の通常動作時については図３
に示すタイミングチャートで、二重化データ転送経路の
縮退動作時については図４に示すタイミングチャートで
説明する。
ード生成の様子を、データ転送経路１側について説明す
る。二重化データ転送経路の通常動作時については図３
に示すタイミングチャートで、二重化データ転送経路の
縮退動作時については図４に示すタイミングチャートで
説明する。
【００１６】図３では、データ転送経路１では奇数番目
のデータブロックのみが転送されるため、入力データブ
ロック数はｎ個であり、また生成されるＬＲＣコードは
Ｌ1のみである。ＬＲＣコード演算部５２では、セレク
タ５１の出力にあたる入力データブロックＤ2i-1とレジ
スタ５５の内容Ａi-1からＬＲＣコード演算を行い、そ
の出力Ａiは、データ転送タイミングクロックの立上り
でレジスタ５３ａにのみラッチされる。次のデータブロ
ックＤ2i+1から次のＬＲＣコードＡi+1を生成するた
め、レジスタ５５でレジスタ５３ａのＬＲＣコードＡi
をプリフェッチする必要がある。セレクタ５４では、レ
ジスタ５３ａのみを選択するので、セレクト信号はレジ
スタ５３ａ側（以下Ａ側）に固定される。プリフェッチ
のタイミングは、タイミングクロックから半相ずれたタ
イミングである。最終的に、レジスタ５３ａでラッチし
たｎ回目のＬＲＣコードＡnがＬ1となる。
のデータブロックのみが転送されるため、入力データブ
ロック数はｎ個であり、また生成されるＬＲＣコードは
Ｌ1のみである。ＬＲＣコード演算部５２では、セレク
タ５１の出力にあたる入力データブロックＤ2i-1とレジ
スタ５５の内容Ａi-1からＬＲＣコード演算を行い、そ
の出力Ａiは、データ転送タイミングクロックの立上り
でレジスタ５３ａにのみラッチされる。次のデータブロ
ックＤ2i+1から次のＬＲＣコードＡi+1を生成するた
め、レジスタ５５でレジスタ５３ａのＬＲＣコードＡi
をプリフェッチする必要がある。セレクタ５４では、レ
ジスタ５３ａのみを選択するので、セレクト信号はレジ
スタ５３ａ側（以下Ａ側）に固定される。プリフェッチ
のタイミングは、タイミングクロックから半相ずれたタ
イミングである。最終的に、レジスタ５３ａでラッチし
たｎ回目のＬＲＣコードＡnがＬ1となる。
【００１７】図４では、データ転送経路１では奇数番目
と偶数番目のデータブロックが転送されるため、入力デ
ータブロック数は２ｎ個であり、また生成されるＬＲＣ
コードはＬ1とＬ2である。ＬＲＣコード演算部５２で
は、奇数番目のデータブロックＤ2i-1とレジスタ５５の
内容Ａi-1からＬＲＣコードＡiを出力し、データ転送タ
イミングクロックの立上りでレジスタ５３ａにのみラッ
チされるのと同時に、次の偶数番目のデータブロックＤ
2iから次のＬＲＣコードＢiを生成するため、レジスタ
５５でレジスタ５３ｂのＬＲＣコードＢi-1をプリフェ
ッチする必要があるので、セレクタ５４のセレクト信号
は、レジスタ５３ｂ側（以下Ｂ側）に切り替えられる。
偶数番目の場合も同様に、偶数番目のデータブロックＤ
2iとレジスタ５５の内容Ｂi-1から生成されたＬＲＣコ
ードＢiをレジスタ５３ｂでラッチすると同時に、セレ
クタ５４のセレクト信号をＡ側へ切り替える。プリフェ
ッチのタイミングは、タイミングクロックから半相ずれ
たタイミングである。最終的に、レジスタ５３ａでラッ
チしたｎ回目のＬＲＣコードＡnがＬ1となり、レジスタ
５３ｂでラッチしたｎ回目のＬＲＣコードＢnがＬ2とな
る。
と偶数番目のデータブロックが転送されるため、入力デ
ータブロック数は２ｎ個であり、また生成されるＬＲＣ
コードはＬ1とＬ2である。ＬＲＣコード演算部５２で
は、奇数番目のデータブロックＤ2i-1とレジスタ５５の
内容Ａi-1からＬＲＣコードＡiを出力し、データ転送タ
イミングクロックの立上りでレジスタ５３ａにのみラッ
チされるのと同時に、次の偶数番目のデータブロックＤ
2iから次のＬＲＣコードＢiを生成するため、レジスタ
５５でレジスタ５３ｂのＬＲＣコードＢi-1をプリフェ
ッチする必要があるので、セレクタ５４のセレクト信号
は、レジスタ５３ｂ側（以下Ｂ側）に切り替えられる。
偶数番目の場合も同様に、偶数番目のデータブロックＤ
2iとレジスタ５５の内容Ｂi-1から生成されたＬＲＣコ
ードＢiをレジスタ５３ｂでラッチすると同時に、セレ
クタ５４のセレクト信号をＡ側へ切り替える。プリフェ
ッチのタイミングは、タイミングクロックから半相ずれ
たタイミングである。最終的に、レジスタ５３ａでラッ
チしたｎ回目のＬＲＣコードＡnがＬ1となり、レジスタ
５３ｂでラッチしたｎ回目のＬＲＣコードＢnがＬ2とな
る。
【００１８】図５は従来のパケットデータ送受信部６０
のブロック図である。セレクタ２１、データバッファ２
２、セレクタ２３、ドライバ２４、レシーバ２５は図１
と同じ構成である。しかし、ＬＲＣ制御部５０は、ＬＲ
Ｃコード演算部５２ａ、ｂ、ＬＲＣコード保持レジスタ
５３ａ、ｂ、プリフェッチレジスタ５５ａ、ｂが、すな
わちＬＲＣ生成回路自体が二重化されている。数１の論
理演算子＠は、Ｌ1とＬ2で共通であるから、本発明の回
路構成図１におけるＬＲＣ制御部５０のように、ＬＲＣ
コード演算部５２を共通化できる。また図５では、プリ
フェッチレジスタ５５ａと５５ｂも二重化されている
が、図１のようにプリフェッチするための二重化ＬＲＣ
コード保持レジスタを切り替えるセレクタ５４を設ける
ことで、プリフェッチレジスタを共通化できる。
のブロック図である。セレクタ２１、データバッファ２
２、セレクタ２３、ドライバ２４、レシーバ２５は図１
と同じ構成である。しかし、ＬＲＣ制御部５０は、ＬＲ
Ｃコード演算部５２ａ、ｂ、ＬＲＣコード保持レジスタ
５３ａ、ｂ、プリフェッチレジスタ５５ａ、ｂが、すな
わちＬＲＣ生成回路自体が二重化されている。数１の論
理演算子＠は、Ｌ1とＬ2で共通であるから、本発明の回
路構成図１におけるＬＲＣ制御部５０のように、ＬＲＣ
コード演算部５２を共通化できる。また図５では、プリ
フェッチレジスタ５５ａと５５ｂも二重化されている
が、図１のようにプリフェッチするための二重化ＬＲＣ
コード保持レジスタを切り替えるセレクタ５４を設ける
ことで、プリフェッチレジスタを共通化できる。
【００１９】
【発明の効果】以上から本発明によれば、二重化データ
転送経路に接続するパケットデータ送受信部内で、ＬＲ
Ｃコード生成回路自体を二重化することなく、ＬＲＣコ
ード生成回路内のＬＲＣ保持用レジスタのみを二重化す
ることで、同じ機能を実現すると共に論理規模の縮小化
を可能にする。
転送経路に接続するパケットデータ送受信部内で、ＬＲ
Ｃコード生成回路自体を二重化することなく、ＬＲＣコ
ード生成回路内のＬＲＣ保持用レジスタのみを二重化す
ることで、同じ機能を実現すると共に論理規模の縮小化
を可能にする。
【図１】本発明の一実施例を示すブロック図である。
【図２】パケットデータ転送系およびパケット形式を示
す。
す。
【図３】図１に示すシステムの動作を示すタイミングチ
ャートである。
ャートである。
【図４】図１に示すシステムの動作を示すタイミングチ
ャートである。
ャートである。
【図５】従来のシステムを示すブロック図である。
【図６】セレクタ５４のセレクト信号生成部である。
５０…ＬＲＣ制御部、 ５１…セレクタ、 ５２…ＬＲＣコード演算部、 ５３ａ…ＬＲＣコード保持用レジスタ、 ５３ｂ…ＬＲＣコード保持用レジスタ、 ５４…セレクタ、 ５５…ＬＲＣコードプリフェッチレジスタ、 ６０…パケットデータ送受信部。
Claims (2)
- 【請求項１】二重化されたデータ転送経路と、各該デー
タ転送経路に各々接続するパケットデータ送受信部で構
成され、 該パケットデータ送受信部内のＬＲＣ制御部では、パケ
ット送信時にはＬＲＣコードを生成してパケット末尾に
付加し、パケット受信時には受信パケットデータから生
成したＬＲＣコードとパケット末尾のＬＲＣコードを比
較してＬＲＣエラー検出を行い、 該データ転送経路二本が共に使用可能な場合は、１パケ
ットを構成する複数のデータブロックを両経路に分配
し、各々の該データ転送経路に分配されたデータブロッ
クから各々ＬＲＣコードを生成する方式で、各該ＬＲＣ
コードは各該データ転送経路上のパケット末尾に付加さ
れ、 該データ転送経路二本のうち一本が使用不可能な場合
は、他方の該データ転送経路一本のみを使用してパケッ
トデータを転送し、該ＬＲＣコード２個を、該ＬＲＣ制
御部内で該方式と同一の演算方式で生成し、該ＬＲＣコ
ード２個は使用可能な該データ転送経路一本上でパケッ
ト末尾に付加されるデータ送受信システムで、 該ＬＲＣ制御部内のＬＲＣコード生成回路は、該ＬＲＣ
コード２個を保持するレジスタのみが二重化されている
ことを特徴とするデータ送受信システム。 - 【請求項２】ＬＲＣコード生成回路は、ＬＲＣコード保
持レジスタ２個のうち片方を選択するセレクタ、該セレ
クタの出力をプリフェッチするレジスタ１個、および該
プリフェッチレジスタのＬＲＣコードとデータブロック
から次のＬＲＣコードを演算するＬＲＣコード演算部１
個から構成され、 データ転送経路二本のうち一本が使用不可能なために他
方のデータ転送経路一本のみを使用する場合、ＬＲＣ制
御部内で、該ＬＲＣコード演算部の出力のＬＲＣコード
を該ＬＲＣコード保持レジスタ２個に対して交互に振り
分け、該ＬＲＣコード保持レジスタ２個から該セレクタ
で交互に選択し、該セレクタの出力を該プリフェッチレ
ジスタでラッチすることにより、 請求項１記載のＬＲＣコード演算方式を実現する請求項
１記載のデータ送受信システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3462397A JPH10233762A (ja) | 1997-02-19 | 1997-02-19 | データ送受信システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3462397A JPH10233762A (ja) | 1997-02-19 | 1997-02-19 | データ送受信システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10233762A true JPH10233762A (ja) | 1998-09-02 |
Family
ID=12419526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3462397A Pending JPH10233762A (ja) | 1997-02-19 | 1997-02-19 | データ送受信システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10233762A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004173278A (ja) * | 2002-11-19 | 2004-06-17 | Hewlett-Packard Development Co Lp | 送信ノード、受信ノードおよびネットワ−クシステム |
-
1997
- 1997-02-19 JP JP3462397A patent/JPH10233762A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004173278A (ja) * | 2002-11-19 | 2004-06-17 | Hewlett-Packard Development Co Lp | 送信ノード、受信ノードおよびネットワ−クシステム |
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