JPH02249332A - 冗長系選択回路 - Google Patents
冗長系選択回路Info
- Publication number
- JPH02249332A JPH02249332A JP7000989A JP7000989A JPH02249332A JP H02249332 A JPH02249332 A JP H02249332A JP 7000989 A JP7000989 A JP 7000989A JP 7000989 A JP7000989 A JP 7000989A JP H02249332 A JPH02249332 A JP H02249332A
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- JP
- Japan
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- data
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- selection circuit
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 8
- 238000003780 insertion Methods 0.000 claims abstract description 6
- 230000037431 insertion Effects 0.000 claims abstract description 6
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- 238000010586 diagram Methods 0.000 description 4
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- 238000012544 monitoring process Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、冗長系を有するディジタル通信分野に利用さ
れ、特に、パスパターンによる自己監視手段により、冗
長系を選択する冗長系選択回路に関する。
れ、特に、パスパターンによる自己監視手段により、冗
長系を選択する冗長系選択回路に関する。
本発明は、冗長系をもつ複数のデータを入力して、誤り
のないデータを選択出力する冗長系選択回路において、 各データそれぞれについて所定の遅延を与えて選択回路
に入力して、選択パルスが冗長系をもつデータよりも速
く伝達され、冗長系のデータの選択が瞬間的にも断絶さ
れないようにすることにより、 データ選択の瞬時誤りを防止できるようにしたものであ
る。
のないデータを選択出力する冗長系選択回路において、 各データそれぞれについて所定の遅延を与えて選択回路
に入力して、選択パルスが冗長系をもつデータよりも速
く伝達され、冗長系のデータの選択が瞬間的にも断絶さ
れないようにすることにより、 データ選択の瞬時誤りを防止できるようにしたものであ
る。
従来、この種の冗長系選択回路では、冗長系を有するデ
ータの瞬時誤りを伴なわない選択回路を実現し得る回路
構成ではなく、検出期間の間は、冗長系へ切り替えられ
ておらず、そのまま誤りを含むデータを選択してしまう
構成となっているのが一般的である。
ータの瞬時誤りを伴なわない選択回路を実現し得る回路
構成ではなく、検出期間の間は、冗長系へ切り替えられ
ておらず、そのまま誤りを含むデータを選択してしまう
構成となっているのが一般的である。
前述した従来の冗長系選択回路にふいては、冗長系を有
するデータと、その両系のデータのうち正常な系のデー
タを選択する選択パルスが同じ位相遅延で選択回路に入
力されるため、検出期間の間は冗長系へ切り替えること
ができず、データの瞬時誤りを伴う欠点がある。
するデータと、その両系のデータのうち正常な系のデー
タを選択する選択パルスが同じ位相遅延で選択回路に入
力されるため、検出期間の間は冗長系へ切り替えること
ができず、データの瞬時誤りを伴う欠点がある。
本発明の目的は、前記欠点を除去することにより、冗長
系のデータの選択を瞬時誤りを伴うことなしに行うこと
ができる冗長系選択回路を提供することにある。
系のデータの選択を瞬時誤りを伴うことなしに行うこと
ができる冗長系選択回路を提供することにある。
本発明は、冗長系を有する複数のデータを入力して正常
な系を選択する選択パルスによりこれらデータのうちか
ら一つを選択して出力する選択回路と、前記選択パルス
を出力するパルス発生回路と、各データにそれぞれバス
パターンを挿入する複数のパスパターン挿入回路と、前
記選択回路で選択されたデータと前記バスパターンとを
人力しその照合を行うパスパターン検出回路とを備えた
冗長系選択回路において、前記各データにそれぞれ所定
の遅延を与える複数の遅延回路を備えたことを特徴とす
る。
な系を選択する選択パルスによりこれらデータのうちか
ら一つを選択して出力する選択回路と、前記選択パルス
を出力するパルス発生回路と、各データにそれぞれバス
パターンを挿入する複数のパスパターン挿入回路と、前
記選択回路で選択されたデータと前記バスパターンとを
人力しその照合を行うパスパターン検出回路とを備えた
冗長系選択回路において、前記各データにそれぞれ所定
の遅延を与える複数の遅延回路を備えたことを特徴とす
る。
冗長系を有する入力データは遅延回路により遅延される
ため、パルス発生回路からの選択パルスは前記データよ
りも速く選択回路へ伝送され、これにより選択回路は選
択動作を行う。
ため、パルス発生回路からの選択パルスは前記データよ
りも速く選択回路へ伝送され、これにより選択回路は選
択動作を行う。
従って、冗長系のデータの選択が瞬間的に断続されるこ
となく行うことが可能となる。
となく行うことが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック構成図である
。
。
本実施例は、冗長系を有する複数のデータを人力して選
択パルス１６によりこれらデータのうちから一つを選択
して出力する選択回路１３と、選択パルス１６を出力す
るパルス発生回路１４と、各データにそれぞれバスパタ
ーンを挿入する複数のパスパターン挿入回路１１と、選
択回路１３で選択されたデータ列のバスパターンの照合
を行うパスパターン検出回路１５とを備えた冗長系選択
回路において、前記各データ列にそれぞれ所定の遅延を
与える、本発明の特徴とするところの複数の遅延回路１
２を備えている。
択パルス１６によりこれらデータのうちから一つを選択
して出力する選択回路１３と、選択パルス１６を出力す
るパルス発生回路１４と、各データにそれぞれバスパタ
ーンを挿入する複数のパスパターン挿入回路１１と、選
択回路１３で選択されたデータ列のバスパターンの照合
を行うパスパターン検出回路１５とを備えた冗長系選択
回路において、前記各データ列にそれぞれ所定の遅延を
与える、本発明の特徴とするところの複数の遅延回路１
２を備えている。
次に、本実施例の動作について第２図（ａ）、（ｂ）お
よび（ｃ）に示すタイミング図を参照して説明する。
よび（ｃ）に示すタイミング図を参照して説明する。
ここで、第２図（ａ）は入力データのフレーム構成を示
し、第２図（ハ）は遅延回路で遅延された遅延データを
示し、第２図（Ｃ）は出力データを示す。
し、第２図（ハ）は遅延回路で遅延された遅延データを
示し、第２図（Ｃ）は出力データを示す。
冗長系を有する、第２図（ａ）に示す同一のフレーム構
成をとるデータ１〜データｎが入力される。
成をとるデータ１〜データｎが入力される。
人力されたデータは、パスパターン挿入回路１１に人力
される。バスパターンは各データ列の空きタイムスロッ
トに挿入され、ｎ本のデータは遅延回路１２に入力され
、第２図（ｂ）に示すように、ｍビット遅延されたデー
タが選択回路１３に人力される。
される。バスパターンは各データ列の空きタイムスロッ
トに挿入され、ｎ本のデータは遅延回路１２に入力され
、第２図（ｂ）に示すように、ｍビット遅延されたデー
タが選択回路１３に人力される。
一方、入力データよりも先にパルス発生回路１４より選
択パルス１６が出力され、伝送データの瞬時断絶をおこ
すことなく、ｎ木のデータ列の選択制御を行う。選択さ
れたデータ列は第２図（Ｃ）に示す出力データとなり、
データｉ （ｉ＝ｉ〜ｎ）は、パスパターン検出回路
１５により空きタイムスロットに挿入されたバスパター
ンの検出を行い、自己監視をする。
択パルス１６が出力され、伝送データの瞬時断絶をおこ
すことなく、ｎ木のデータ列の選択制御を行う。選択さ
れたデータ列は第２図（Ｃ）に示す出力データとなり、
データｉ （ｉ＝ｉ〜ｎ）は、パスパターン検出回路
１５により空きタイムスロットに挿入されたバスパター
ンの検出を行い、自己監視をする。
以上説明したように、本発明は、冗長系をもつ回路構成
において、選択バルクが冗長系をもつデータよりも速く
伝送され、冗長系のデータの選択が瞬間的に断絶される
ことなく行うことができるという効果がある。
において、選択バルクが冗長系をもつデータよりも速く
伝送され、冗長系のデータの選択が瞬間的に断絶される
ことなく行うことができるという効果がある。
第１図は本発明の一実施例を示すブロック構成図。
第２図はその動作を示すタイミング図。
１１・・・バスパターン挿入回路、１２・・・遅延回路
、１３・・・選択回路、１４・・・パルス発生回路、１
５・・・バスパターン検出回路、１６・・・選択パルス
。
、１３・・・選択回路、１４・・・パルス発生回路、１
５・・・バスパターン検出回路、１６・・・選択パルス
。
Claims (1)
- 【特許請求の範囲】 １、冗長系を有する複数のデータを入力して正常な系を
選択する選択パルスによりこれらデータのうちから一つ
を選択して出力する選択回路と、前記選択パルスを出力
するパルス発生回路と、各データにそれぞれパスパター
ンを挿入する複数のパスパターン挿入回路と、前記選択
回路で選択されたデータと前記パスパターンとを入力し
その照合を行うパスパターン検出回路とを備えた冗長系
選択回路において、 前記各データにそれぞれ所定の遅延を与える複数の遅延
回路を備えた ことを特徴とする冗長系選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7000989A JPH02249332A (ja) | 1989-03-22 | 1989-03-22 | 冗長系選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7000989A JPH02249332A (ja) | 1989-03-22 | 1989-03-22 | 冗長系選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02249332A true JPH02249332A (ja) | 1990-10-05 |
Family
ID=13419175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7000989A Pending JPH02249332A (ja) | 1989-03-22 | 1989-03-22 | 冗長系選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02249332A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5552764A (en) * | 1992-02-03 | 1996-09-03 | Mitsubishi Denki Kabushiki Kaisha | Alarm detecting system for redundancy configuration circuit |
-
1989
- 1989-03-22 JP JP7000989A patent/JPH02249332A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5552764A (en) * | 1992-02-03 | 1996-09-03 | Mitsubishi Denki Kabushiki Kaisha | Alarm detecting system for redundancy configuration circuit |
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