JPH10233900A

JPH10233900A - 画像読取装置

Info

Publication number: JPH10233900A
Application number: JP9046966A
Authority: JP
Inventors: Masaaki Ito; 雅章伊藤
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1997-02-17
Filing date: 1997-02-17
Publication date: 1998-09-02

Abstract

(57)【要約】【課題】複数のイメージセンサチップで構成されたイ
メージセンサを用いた場合でも、高画質の読取画像を得
ることができる画像読取装置を提供することを目的とし
ている。【解決手段】仮想サンプリング画素位置を設定するこ
とで、画信号の画素間隔を小さく抑えることができ、そ
の結果、イメージセンサチップの継ぎ目位置での画素ピ
ッチの影響を大幅に解消することができるという効果を
得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多数の受光素子を
一列に配列した受光部を備えたイメージセンサチップを
複数個、その長手方向が主走査方向に平行となるように
配列して形成したイメージセンサを用いて画像を読み取
る画像読取装置に関する。

【０００２】

【従来の技術】近年、ファクシミリ装置や複写装置など
における画像読取装置として、光路長を短く設定できて
装置の小型化が容易であるために、等倍イメージセンサ
を用いる場合が多くなってきている。

【０００３】この等倍イメージセンサは、その読み取り
幅が、例えば、Ａ４サイズの場合には２１０ｍｍ程度に
なり、このように長尺なイメージセンサを１つの半導体
チップで構成することが困難であるため、例えば、特開
昭６１−６９２５６号公報「イメージセンサ」に開示さ
れているもののように、複数の読取画素が一次元に形成
されたイメージセンサチップを、基材上に画素の配列方
向と同一方向に複数個配列して形成される。

【０００４】その一例を図６に示す。イメージセンサ１
には、その基材上に複数のイメージセンサチップ１ａ，
１ｂ，，が配列されている。また、イメージセンサチッ
プ１ａ，１ｂには、多数の受光素子ＰＷが一列に配列さ
れている。

【０００５】例えば、読み取り解像度が４００ｄｐｉで
ある場合、画素の配列ピッチは、約６３．５μｍとな
り、１つのイメージセンサチップでは、この配列ピッチ
で受光素子ＰＷが配列される（図１における寸法ｄ）。

【０００６】一方、イメージセンサチップ１ａ，１ｂを
連続させた場合のイメージセンサチップ１ａの主走査方
向最終画素と、イメージセンサチップ１ｂの主走査方向
開始画素との間隔Ｄは、受光素子ＰＷの配列ピッチｄに
一致させる必要があるが、上述したように、受光素子Ｐ
Ｗの配列ピッチｄは、非常に小さい寸法であり、イメー
ジセンサチップ１ａ，１ｂの位置決め精度がこの配列ピ
ッチｄの位置決め精度に比べて粗いために、間隔Ｄの値
を配列ピッチｄに一致できないことがあるという実情が
ある。

【０００７】このように、イメージセンサチップ１ａ，
１ｂの継ぎ目での画素間隔Ｄが、イメージセンサチップ
１ａ，１ｂにおける受光素子ＰＷの配列ピッチｄと一致
しない場合には、例えば、原稿上の斜線を読み取った場
合、その読取画像の斜線部には、イメージセンサチップ
１ａ，１ｂの継ぎ目位置で段差が生じる。あるいは、網
点原稿を読み取った場合などでは、網点のピッチ（空間
周波数）とイメージセンサチップ１ａ，１ｂの受光素子
ＰＷの配列ピッチｄの差異によってモアレが生じるが、
このモアレが、イメージセンサチップ１ａ，１ｂの継ぎ
目位置で乱れ、縦スジ状の画像障害が発生することもあ
る。

【０００８】このような事態を解消するためのものとし
ては、例えば、特開昭６１−２５６８６０号公報「画像
読取装置」に開示されたものが提案されている。この従
来装置では、イメージセンサを形成する１画素を複数個
のセンサエレメントで構成し、センサチップの配置の位
置ずれに応じてセンサエレメントを選択的に使用するこ
とにより、センサチップの位置ずれの影響を補正するよ
うにしている。

【０００９】

【発明が解決しようとする課題】しかしながら、このよ
うな従来装置では、補正の精度は、１画素をいくつのセ
ンサエレメントで構成したかで決定されるため、十分に
精度の高い補正を行うことが困難であるという不具合を
生じる。

【００１０】なお、１画素を構成するセンサエレメント
の数を増やすことで補正の精度を向上することも可能で
あるが、この場合には、それぞれのセンサエレメントの
受光部の開口面積が大幅に縮小され、十分な受光量を確
保できず、その結果、センサ出力のＳ／Ｎ比が低下して
画像品質が低下するという問題を生じる。

【００１１】本発明は、かかる実情に鑑みてなされたも
のであり、複数のイメージセンサチップで構成されたイ
メージセンサを用いた場合でも、高画質の読取画像を得
ることができる画像読取装置を提供することを目的とし
ている。

【００１２】

【課題を解決するための手段】本発明は、多数の受光素
子を一列に配列した受光部を備えたイメージセンサチッ
プを、複数個、その長手方向が主走査方向に平行となる
ように配列して形成したイメージセンサを用いて画像を
読み取る画像読取装置において、上記複数のイメージセ
ンサチップのそれぞれの配列間隔を記憶する記憶手段
と、上記複数のイメージセンサチップで隣接する２つの
イメージセンサチップのうち主走査方向に先行する第１
のイメージセンサチップの所定の走査終了領域からの画
像信号、および、この第１のイメージセンサチップに後
続する第２のイメージセンサチップの所定の走査開始領
域からの画像信号については、上記記憶手段に記憶した
上記第１のイメージセンサチップと第２のイメージセン
サチップとの配列間隔および上記受光素子の配列間隔に
基づいて、仮想主走査サンプリング点を算出し、その算
出した仮想主走査サンプリング点の画信号に補正する補
正手段を備えたものである。また、前記第１のイメージ
センサチップの所定の走査終了領域からの画像信号につ
いての仮想主走査サンプリング数と、前記第２のイメー
ジセンサチップの所定の走査開始領域からの画像信号に
ついての仮想主走査サンプリング数は、略同一値に設定
するようにするとよい。また、前記仮想主走査サンプリ
ング点は、前記第１のイメージセンサチップの走査終了
位置の画素と、前記第２のイメージセンサチップの走査
開始位置の画素との中点に対して、対称となる位置に配
列設定するようにするとよい。また、前記イメージセン
サチップに配列される多数の受光素子は、前記イメージ
センサの読み取り解像度に対応した間隔で配列され、上
記イメージセンサは、画像を等倍読み取りするものであ
る。

【００１３】

【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を詳細に説明する。

【００１４】図１は、本発明の一実施例にかかる画像読
取装置の信号処理系の一例を示している。

【００１５】同図において、イメージセンサ１は、図６
に示したように、多数の受光素子を配列した複数のイメ
ージセンサチップを主走査方向に配列してなるものであ
り、等倍に原稿画像を読み取るものである。このイメー
ジセンサ１から出力されるアナログ画像信号ＡＰは、ア
ナログ／デジタル変換器２に加えられる。

【００１６】アナログ／デジタル変換器２は、アナログ
画像信号ＡＰを所定ビット幅のデジタル画像信号ＤＰに
変換するものであり、その出力信号は、シェーディング
補正部３に加えられている。

【００１７】シェーディング補正部３は、入力したデジ
タル画像信号ＤＰに対して、光学系（図示略）の照度む
らを解消するためのシェーディング補正処理を適用する
ものであり、その出力信号は、デジタル画像信号ＤＰａ
として、継ぎ目補正部４に加えられている。

【００１８】継ぎ目補正部４は、入力したデジタル画像
信号ＤＰａに対して、イメージセンサ１の複数のセンサ
チップの継ぎ目における画素間隔の誤差を補正するもの
であり、その出力信号は、デジタル画像信号ＤＰｂとし
て、画像処理部５に出力される。

【００１９】画像処理部５は、入力したデジタル画信号
ＤＰｂに対して、適宜な画像処理、例えば、解像度変換
処理、適宜な画像フィルタリング処理、二値化処理、中
間調処理、疑似中間調処理などを適用するものであり、
その出力信号は、読取画像データＰＸとして、次段装置
に出力される。

【００２０】クロック発生部７は、イメージセンサ１、
アナログ／デジタル変換器２、シェーディング補正部
３、継ぎ目補正部４、および、画像処理部５の動作に必
要な各種のクロック信号を発生して、それらの各部に出
力するものである。

【００２１】次に、図２（ａ）〜（ｅ）を参照して、継
ぎ目補正部４の動作について説明する。なお、同図で
は、隣接するイメージセンサチップ１ａ，１ｂについて
説明しているが、イメージセンサ１を構成するイメージ
センサチップの数が３以上の場合には、他の隣接するイ
メージセンサチップの継ぎ目の位置においても、同様の
処理が適用される。

【００２２】同図（ａ）に示すように、この場合には、
隣接するイメージセンサチップ１ａ，１ｂは、それぞれ
Ｎ個の受光素子ＰＷを備えている。また、同図（ｂ）に
示すように、イメージセンサチップ１ａ，１ｂの受光素
子ＰＷの配列ピッチはｄであり、イメージセンサチップ
１ａの最終画素ＰＷ（Ｎ）と、イメージセンサチップ１
ｂの開始画素ＰＷ（１）との間隔は、Ｄであり、この場
合、Ｄ＞ｄの関係にある。

【００２３】また、同図（ｃ）に示すように、イメージ
センサチップ１ａ，１ｂから実際に出力される画素のサ
ンプリング点である実サンプリング位置（Ａ（Ｎ−
４），Ａ（Ｎ−３），Ａ（Ｎ−２），Ａ（Ｎ−１），Ａ
（Ｎ），Ｂ（１），Ｂ（２），Ｂ（３），Ｂ（４），Ｂ
（５），，）は、イメージセンサチップ１ａ，１ｂのそ
れぞれの受光素子ＰＷの実際の配列位置に応じた位置と
なる。また、この実サンプリング位置の画像データが、
継ぎ目補正部４に入力されるデジタル画信号ＤＰａに相
当する。

【００２４】同図（ｄ）に示したのは、継ぎ目補正部４
が出力するデジタル画信号ＤＰｂが主走査方向に占める
位置である仮想サンプリング画素位置（Ａ’（Ｎ−
４），Ａ’（Ｎ−３），Ａ’（Ｎ−２），Ａ’（Ｎ−
１），Ａ’（Ｎ），Ｂ’（１），Ｂ’（２），Ｂ’
（３），Ｂ’（４），Ｂ’（５），，）をあらわす。

【００２５】この場合、仮想サンプリング画素位置Ａ’
（Ｎ−４）は、実サンプリング画素位置Ａ（Ｎ−４）に
一致する位置に設定され、仮想サンプリング画素位置
Ａ’（Ｎ−３）は、直前の仮想サンプリングＡ’（Ｎ−
４）から距離ｄ’（＝ｄ＋（Ｄーｄ）／８）だけ離れた
位置に設定され、仮想サンプリング画素位置Ａ’（Ｎ−
２）は、直前の仮想サンプリングＡ’（Ｎ−３）から距
離ｄ’だけ離れた位置に設定され、仮想サンプリング画
素位置Ａ’（Ｎ−１）は、直前の仮想サンプリングＡ’
（Ｎ−２）から距離ｄ’だけ離れた位置に設定され、仮
想サンプリング画素位置Ａ’（Ｎ）は、直前の仮想サン
プリングＡ’（Ｎ−１）から距離ｄ’だけ離れた位置に
設定され、仮想サンプリング画素位置Ｂ’（１）は、直
前の仮想サンプリングＡ’（Ｎ）から距離ｄだけ離れた
位置に設定され、仮想サンプリング画素位置Ｂ’（２）
は、直前の仮想サンプリングＢ’（１）から距離ｄ’だ
け離れた位置に設定され、仮想サンプリング画素位置
Ｂ’（３）は、直前の仮想サンプリングＢ’（２）から
距離ｄ’だけ離れた位置に設定され、仮想サンプリング
画素位置Ｂ’（４）は、直前の仮想サンプリングＢ’
（３）から距離ｄ’だけ離れた位置に設定され、仮想サ
ンプリング画素位置Ｂ’（５）は、直前の仮想サンプリ
ングＢ’（４）から距離ｄだけ離れた位置に設定される
とともに、実サンプリング画素位置Ｂ（５）に一致す
る。

【００２６】このようにして、仮想サンプリング画素位
置を設定することで、継ぎ目補正部４から出力されるデ
ジタル画信号ＤＰｂにおける画素間隔は、（（Ｄ−ｄ）
／８）のずれに抑えることができ、イメージセンサチッ
プの継ぎ目位置での画素ピッチの影響を大幅に解消する
ことができる。

【００２７】ここで、仮想サンプリング画素位置は、例
えば、３次関数コンボリューション法等の適宜なサンプ
リング定理に基づく補間演算処理により求めることがで
きる。また、このようにして、仮想サンプリング画素位
置を補間演算処理により算出するので、デジタル画信号
ＤＰｂにおける仮想サンプリング画素位置と、実サンプ
リング画素位置との隔たりはなるべく小さくする必要が
ある。この場合には、図２（ｅ）に示したように、仮想
サンプリング画素位置と実サンプリング画素位置との隔
たりは、最大（（Ｄーｄ）／２）となり、十分に小さい
値に抑えることができるので、原稿画像により忠実で高
品位な画像データＰＸを得ることができる。

【００２８】図３は、継ぎ目補正部４の構成の一例を示
している。

【００２９】同図において、シェーディング補正部３よ
り出力されるデジタル画信号ＤＰａは、補間演算部４ａ
に加えられている。また、クロック発生部７よりイメー
ジセンサ１の１ラインのタイミングに同期して出力され
るライン同期信号ＬＳ（負論理）は、分周器４ｂのリセ
ット入力端Ｒ（負論理）とアドレスカウンタ４ｃのリセ
ット入力端Ｒ（負論理）に加えられており、クロック発
生部７よりイメージセンサ１の１ラインの画信号の有効
期間に同期して出力されるゲート信号ＬＧは、分周器４
ｂのイネーブル入力端Ｅに加えられ、クロック発生部７
よりイメージセンサ１の画素ごとのタイミングに同期し
て出力される画素クロックＣＫは、分周器４ｂのクロッ
ク入力端、アドレスカウンタ４ｃのクロック入力端、お
よび、カウンタ４ｄのクロック入力端に加えられてい
る。

【００３０】分周器４ｂは、ゲート信号ＬＧが出力され
ている間、画素クロックＣＫが各イメージセンサチップ
の画素数Ｎだけ出力される度に、１つのパルスを出力す
るものであり、その出力パルスは、アドレスカウンタ４
ｃのイネーブル入力端Ｅに加えられている。

【００３１】アドレスカウンタ４ｃは、イネーブル入力
端Ｅに、分周器４ｂの出力パルスが加えられているタイ
ミングで、画素クロックＣＫを計数するものであり、そ
れにより、アドレスカウンタ４ｃから出力されるデータ
は、現在入力されているデジタル画信号ＤＰａを出力し
ているイメージセンサチップのアドレスをあらわすもの
となる。このアドレスカウンタ４ｃの出力データは、チ
ップアドレスＣＤ（ｉ）として、記憶部４ｅに加えられ
ている。

【００３２】カウンタ４ｄは、画素クロックＣＫを計数
するものであり、その計数値は、現在入力されているデ
ジタル画信号ＤＰａの画素アドレスＰＡとして、演算部
４ｆに加えられている。

【００３３】記憶部４ｅは、図４に示すように、アドレ
スカウンタ４ｃから加えられるチップアドレスＣＤ
（ｎ）に応じたピッチデータＰＤ（０）〜ＰＤ（ｎ）を
記憶するものである。ここで、ピッチデータＰＤ（０）
は、画素の配列ピッチｄをあらわし、ピッチデータＰＤ
（１）は、１番目のイメージセンサチップと２番目のイ
メージセンサチップの間隔Ｄの値をあらわし、ピッチデ
ータＰＤ（２）は、２番目のイメージセンサチップと３
番目のイメージセンサチップの間隔Ｄの値をあらわし、
・・・、ピッチデータ（ｎ−１）は、（ｎ−１）番目の
イメージセンサチップと（ｎ）番目のイメージセンサチ
ップとの間隔Ｄの値をあらわし、ピッチデータ（ｎ）
は、画素の配列ピッチｄをあらわす。

【００３４】ここで、この場合、間隔Ｄの値は、配列ピ
ッチｄを１．０としたときの正規化した値を適用する。
例えば、間隔Ｄが配列ピッチｄに等しいときには、間隔
Ｄの値としては「０」が設定される。また、間隔Ｄが配
列ピッチｄの２０％増しの場合には、間隔Ｄの値として
は、「＋０．２」が設定される。間隔Ｄが配列ピッチｄ
の２０％減の場合には、間隔Ｄの値としては、「−０．
２」が設定される。

【００３５】そして、記憶部４ｅは、チップアドレスＣ
Ｄ（ｉ）に対応して、番地（ｉ）よりピッチデータＰＤ
（ｉ），ＰＤ（ｉ−１）を読み出し、それらのピッチデ
ータＰＤ（ｉ），ＰＤ（ｉ−１）を演算部４ｆに出力す
る。

【００３６】演算部４ｆは、カウンタ４ｄより入力した
画素アドレスＰＡ、および、記憶部４ｅより入力したピ
ッチデータＰＤ（ｉ），ＰＤ（ｉ−１）に基づいて、仮
想サンプリング位置情報ＰＨを算出するものであり、そ
の仮想サンプリング位置情報ＰＨは、補間演算部４ａに
加えられている。

【００３７】補間演算部４ａは、入力するデジタル画信
号ＤＰａに対し、演算部４ｆより入力した仮想サンプリ
ング位置情報ＰＨに基づいて、所定の３次関数コンボリ
ューション法による補間演算処理を適用するものであ
り、その補間演算処理結果は、デジタル画信号ＤＰｂと
して出力される。

【００３８】図５は、演算部４ｆが仮想サンプリング位
置情報を算出する際の処理の一例を示している。

【００３９】まず、画素アドレスＰＡが５よりも小さい
かどうかを調べる（判断１０１）。判断１０１の結果が
ＹＥＳになるときには、隣接する２つのイメージセンサ
チップの後続のイメージセンサチップの走査開始位置で
あるから、仮想サンプリング位置情報ＰＨとしては、
（ＰＤ（ｉ−１）・ＰＡ／８）の演算結果をセットする
（処理１０２）。

【００４０】また、判断１０１の結果がＮＯになるとき
には、画素アドレスＰＡが（Ｎ−４）よりも大きいかど
うかを調べる（判断１０３）。ここで、Ｎは、イメージ
センサチップに配列される画素数である。

【００４１】判断１０３の結果がＹＥＳになるときに
は、隣接する２つのイメージセンサチップの先行のイメ
ージセンサチップの走査終了領域であるから、仮想サン
プリング位置情報ＰＨとしては、（−ＰＤ（ｉ）・（４
＋ＰＡ−Ｎ）／８）の演算結果をセットする（処理１０
４）。

【００４２】また、判断１０３の結果がＮＯになるとき
には、仮想サンプリング位置を実サンプリング位置に一
致させるために、仮想サンプリング位置情報ＰＨとして
は、「０」をセットする（処理１０５）。

【００４３】なお、仮想サンプリング位置情報ＰＨの符
号は、「＋」が仮想サンプリング位置を実サンプリング
位置よりも後方にずらすことを意味し、また、「−」が
仮想サンプリング位置を実サンプリング位置よりも前方
にずらすことを意味する。

【００４４】なお、補間演算部４ａは、設定された仮想
サンプリング点の前後複数の実サンプリングデータ（実
画素データ）を保持するシフトレジスタ、仮想サンプリ
ング位置情報ＰＨの値に応じた乗算係数データを出力す
る参照データテーブル（ルック・アップ・テーブル）、
実サンプリングデータと乗算係数データとを乗算する乗
算器、乗算結果の総和を算出する加算器、および、シフ
トレジスタのシフト動作を制御する制御部などから構成
される。

【００４５】また、制御部は、画素クロックＣＫに同期
してシフトレジスタのシフト動作を行うとともに、仮想
サンプリング位置情報ＰＨの正負の符号が変化してセン
サチップの継ぎ目を超えるとき、仮想サンプリング位置
が２つ存在するときと、１つも存在しないときとがある
ので、前者の場合には、シフトレジスタのシフト動作を
行わず、後者の場合には、シフトレジスタを２回シフト
動作する。

【００４６】このようにして、本実施例では、イメージ
センサのチップ配置の位置誤差の影響を、仮想サンプリ
ング位置を設定して仮想サンプリングデータを算出し、
その仮想サンプリングデータで画像データを置換するこ
とで、除去しているので、読取画像の画質を良好にする
ことができる。

【００４７】ところで、上述した実施例では、仮想サン
プリング位置を、２つのイメージセンサチップの間隔の
中点に対して対称となる位置に配列設定しているが、こ
の仮想サンプリング位置の設定は、これに限ることはな
い。例えば、２つのイメージセンサチップで、仮想サン
プリング数を略同一値に設定するようにすることもでき
る。

【００４８】

【発明の効果】以上説明したように、本発明によれば、
仮想サンプリング画素位置を設定することで、画信号の
画素間隔を小さく抑えることができ、その結果、イメー
ジセンサチップの継ぎ目位置での画素ピッチの影響を大
幅に解消することができるという効果を得る。

【００４９】また、仮想サンプリング画素位置と、実サ
ンプリング画素位置との隔たりを小さくすることができ
るので、原稿画像により忠実で高品位な画像データを得
ることができるという効果も得る。

【図面の簡単な説明】

【図１】本発明の一実施例にかかる画像読取装置の信号
処理系の一例を示したブロック図。

【図２】継ぎ目補正部の動作について説明するためのタ
イムチャート。

【図３】継ぎ目補正部の構成の一例を示したブロック
図。

【図４】記憶部の記憶内容を示した概略図。

【図５】演算部が仮想サンプリング位置情報を算出する
際の処理の一例を示したフローチャート。

【図６】イメージセンサの一例を示した概略図。

【符号の説明】

１イメージセンサ２アナログ／デジタル変換器３シェーディング補正部４継ぎ目補正部４ａ補間演算部４ｂ分周器４ｃアドレスカウンタ４ｄカウンタ４ｅ記憶部４ｆ演算部５画像処理部７クロック発生部

Claims

【特許請求の範囲】

【請求項１】多数の受光素子を一列に配列した受光部
を備えたイメージセンサチップを、複数個、その長手方
向が主走査方向に平行となるように配列して形成したイ
メージセンサを用いて画像を読み取る画像読取装置にお
いて、上記複数のイメージセンサチップのそれぞれの配列間隔
を記憶する記憶手段と、上記複数のイメージセンサチップで隣接する２つのイメ
ージセンサチップのうち主走査方向に先行する第１のイ
メージセンサチップの所定の走査終了領域からの画像信
号、および、この第１のイメージセンサチップに後続す
る第２のイメージセンサチップの所定の走査開始領域か
らの画像信号については、上記記憶手段に記憶した上記
第１のイメージセンサチップと第２のイメージセンサチ
ップとの配列間隔および上記受光素子の配列間隔に基づ
いて、仮想主走査サンプリング点を算出し、その算出し
た仮想主走査サンプリング点の画信号に補正する補正手
段を備えたことを特徴とする画像読取装置。
【請求項２】前記第１のイメージセンサチップの所定
の走査終了領域からの画像信号についての仮想主走査サ
ンプリング数と、前記第２のイメージセンサチップの所
定の走査開始領域からの画像信号についての仮想主走査
サンプリング数は、略同一値に設定することを特徴とす
る請求項１記載の画像読取装置。
【請求項３】前記仮想主走査サンプリング点は、前記
第１のイメージセンサチップの走査終了位置の画素と、
前記第２のイメージセンサチップの走査開始位置の画素
との中点に対して、対称となる位置に配列設定されるこ
とを特徴とする請求項１記載の画像読取装置。
【請求項４】前記イメージセンサチップに配列される
多数の受光素子は、前記イメージセンサの読み取り解像
度に対応した間隔で配列され、上記イメージセンサは、
画像を等倍読み取りするものであることを特徴とする請
求項１または請求項２または請求項３記載の画像読取装
置。