JPH1023572A - 回線設定回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 スイッチング単位の異なる信号の回線設定回
路を容易に構成し、かつデータの遅延時間を小とする。 【解決手段】 回線設定回路２０は、多重化データをＳ
Ｔ用データメモリ２２（ＤＭ１）及びデータ用データメ
モリ２３（ＤＭ２）に振り分けるセレクタ部２１と、ス
イッチングをする単位ごとに設置されたＤＭ１及びＤＭ
２と、スイッチング単位ごとにＤＭ１，ＤＭ２から出力
されたデータを選択するセレクタ部２４と、ＤＭ１，Ｄ
Ｍ２に対する書込アドレス、及びアドレスコントロール
メモリＡＣΜ１，ＡＣΜ２に対する読み出しアドレスを
発生するアドレスカウンタＡＣ１６と、ＤＭ１，ＤＭ２
に対する読み出しアドレスを発生するＳＴ用ＡＣΜ１
（２５）及びＨＧ用ＡＣΜ２（２６）とを備え、スイッ
チング単位ごとにＤＭ１，ＤＭ２から出力されたデータ
を選択し、スイッチング単位の異なるデータが混在して
回線設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル伝送装
置の回線設定回路に係り、詳細には、複数の信号が時分
割された複数のハイウェイの多重信号に対してタイムス
ロット変換を行う回線設定回路に関する。

【０００２】

【従来の技術】データ通信システムにおいて、多重化技
術を導入し、多重化回線を効率良く有効に利用し、経済
性を高めたシステム運用を図ることは一般的に行われて
いる。

【０００３】多重化回線を複数の被多重化回線（チャネ
ル）が共用して利用する場合に用いる多重化方式は、デ
ィジタル伝送においてはタイムスロットと呼ぶ単位時間
で行う。

【０００４】一般に、回線設定機能は、複数の多重信号
内及び多重信号間のタイムスロット変換により実現され
る。

【０００５】図３は従来のディジタル伝送装置の回線設
定回路の構成を示す図である。

【０００６】図３において、回線設定回路１０は、多重
化（ＭＵΧ）部１１、フォーマット変換部１２（フォー
マット変換部１）、データメモリ（ＤＭ）１３、フォー
マット変換部１４（フォーマット変換部２）、ＤＭＵＸ
部１５、アドレスカウンタ（ＡＣ）１６及びアドレスコ
ントロールメモリ（ＡＣΜ）１７から構成される。

【０００７】上記多重化（ＭＵΧ）部１１は、伝送路上
のフレーム構成に合わせてパルスの配列を組み替えて多
重化する。

【０００８】上記フォーマット変換部１２（フォーマッ
ト変換部１）は、データメモリ（ＤＭ）１３へ入力する
信号を回線設定（スイッチング）の容易なようにフォー
マット変換をする。

【０００９】上記データメモリ（ＤＭ）１３は、ランダ
ムアクセス可能な構成のメモリである。

【００１０】上記フォーマット変換部１４（フォーマッ
ト変換部２）は、データメモリ（ＤＭ）１３から出力さ
れる信号を回線設定（スイッチング）の容易なようにフ
ォーマット変換をする。

【００１１】上記ＤＭＵＸ部１５は、複数の入力信号を
多重分離する。

【００１２】上記アドレスカウンタ（ＡＣ）１６は、デ
ータメモリ（ＤＭ）１３に対する書込アドレス及びアド
レスコントロールメモリ（ＡＣΜ）１７に対する読み出
しアドレスを発生する。

【００１３】上記アドレスコントロールメモリ（ＡＣ
Μ）１７は、データメモリ（ＤＭ）１３に対する読み出
しアドレスを発生する。

【００１４】以上の構成において、上記回線設定回路１
０は、以下１．〜７．の手順によりタイムスロットの入
れ替えを実現している。

【００１５】ここでは入力データ信号が８本入力され各
々のデータは前半部分と後半部分にてスイッチングの単
位が異なる場合について説明する。

【００１６】図４は入力データのフレームフォーマット
を示す図である。図４に示すように、入力データのフレ
ームは前半部分はＳＴ（ステータスビット）でビットご
とに多重されており、後半部分はデータでΗＧ（６チャ
ネル）ごとに多重されている。

【００１７】１．データメモリ（ＤＭ）１３へ入力する
ために８本のデータ信号をΜＵＸ部１１にて多重しフォ
ーマット変換部１２へ入力する。ここでは複数の入力信
号をスイッチングが容易なように多重変換を行う。

【００１８】図５はΜＵＸ部１１及びＤＭＵＸ部１５の
データ変換概要を示す図であり、図５に示すようにデー
タ入力Ａ〜Ｈが８ｂｉｔのパラレル信号に、又はその逆
にデータ変換される。

【００１９】２．フォーマット変換部１２（フォーマッ
ト変換部１）では、回線設定の単位ごとにデータを変換
する。ここでは同じスイッチングをする単位にデータを
フォーマット変換する。前半部分と後半部分がスイッチ
ングの単位が違うために前半部分を後半部分のスイッチ
ング単位に合わせるフォーマット変換を行い、８パラレ
ルの信号を２組とする。

【００２０】図６はフォーマット変換部１２（フォーマ
ット変換部１）の変換を示す図である。

【００２１】３．フォーマット変換されたデータをデー
タメモリ（ＤＭ）１３へ書き込む。

【００２２】４．読み出したい順番にデータをアドレス
コントロールメモリ（ＡＣΜ）１７に設定する。

【００２３】５．アドレスコントロールメモリ（ＡＣ
Μ）１７の内容に従ってデータを読み出す。

【００２４】６．読み出されたデータをフォーマット変
換部１４（フォーマット変換部２）によって逆変換を行
う。前記図６にフォーマット変換部１４の変換を示す。

【００２５】７．さらに、ＤＭＵＸ部１５にて分離行い
上記１．の手順で入力された信号の回線設定が完了す
る。

【００２６】

【発明が解決しようとする課題】しかしながらこのよう
な従来のディジタル伝送装置の回線設定回路１０にあっ
ては、上記２．で説明したように１つのデータにスイッ
チング単位の違うデータがある場合には、フォーマット
変換部が必要になり、そのため回路が複雑かつフォーマ
ット変換によるデータの遅延が生じてしまうという問題
点があった。したがって、従来の回線設定回路では２種
類以上のスイッチングが混在した場合の回路の実現が困
難であった。

【００２７】本発明は、スイッチング単位の異なる信号
の回線設定回路を容易に構成することができ、データの
遅延時間が少ない回線設定回路を提供することを目的と
する。

【００２８】

【課題を解決するための手段】本発明に係る回線設定回
路は、複数の信号が時分割された複数のハイウェイの多
重信号に対してタイムスロット変換を行う回線設定回路
において、スイッチングをする単位ごとに設置された複
数のデータメモリ（ＤΜ）と、複数のデータメモリ（Ｄ
Μ）に対する読み出しアドレスを発生する複数のアドレ
スコントロールメモリ（ＡＣＭ）と、複数のデータメモ
リ（ＤΜ）をスイッチング単位ごとに選択する選択手段
とを備え、選択手段は、スイッチング単位ごとにデータ
メモリ（ＤΜ）から出力されたデータを選択し、スイッ
チング単位の異なるデータが混在して回線設定し得るよ
うに構成する。

【００２９】また、選択手段は、多重化された入力デー
タを複数のデータメモリ（ＤＭ）に振り分ける第１のセ
レクタ手段と、スイッチング単位ごとに複数のデータメ
モリ（ＤＭ）から出力されたデータを選択する第２のセ
レクタ手段とを備えたものであってもよく、また、スイ
ッチング単位は、回線設定の単位であってもよい。

【００３０】さらに、上記回線設定回路は、複数の入力
信号を多重化する多重化（ＭＵΧ）部と、多重化された
信号を分離して、入力信号に対する回線設定を完了する
多重分離化（ＤＭＵΧ）部とを備えたものであってもよ
い。

【００３１】

【発明の実施の形態】本発明に係るディジタル伝送装置
の回線設定回路は、多重化回線を用いた通信システムに
適用することができる。

【００３２】図１は本発明の実施形態に係る回線設定回
路の構成を示す図であり、ディジタル伝送装置の回線設
定回路に適用した例である。なお、本実施形態に係る回
線設定回路の説明にあたり図３に示す回線設定回路と同
一構成部分には同一符号を付している。

【００３３】図１において、回線設定回路２０は、多重
化（ＭＵΧ）部１１、セレクタ部２１（セレクタ部１）
（選択手段、第１のセレクタ手段）、スイッチング単位
ごとに設置されたＳＴ用データメモリ２２（ＤＭ１）、
スイッチング単位ごとにデータ用データメモリ２３（Ｄ
Ｍ２）、セレクタ部２４（セレクタ部２）（選択手段、
第２のセレクタ手段）、ＤＭＵＸ部１５、アドレスカウ
ンタ（ＡＣ）１６、ＳＴ用アドレスコントロールメモリ
２５（ＡＣΜ１）及びＨＧ用アドレスコントロールメモ
リ２６（ＡＣΜ２）から構成される。

【００３４】上記多重化（ＭＵΧ）部１１は、８本の入
力信号を複数の回線で多重化する。

【００３５】上記セレクタ部２１（セレクタ部１）は、
多重化された入力データをＳＴ用データメモリ２２（Ｄ
Ｍ１）、及びデータ用データメモリ２３（ＤＭ２）に振
り分ける。

【００３６】ここで、入力データはＭＵＸ部１１にて複
数の回線が多重されデータメモリ（ＤＭ）に入力され
る。データメモリ（ＤＭ）はスイッチング単位ごとに持
っているためにセレクタ部２１にてそれぞれのデータメ
モリ（ＤＭ）に振り分ける。

【００３７】スイッチング単位にアドレスコントロール
メモリ（ＡＣΜ）に設定されたデータに基づいてクロス
コネクトを行う。

【００３８】上記ＳＴ用データメモリ２２（ＤＭ１）
は、ランダムアクセス可能な構成のメモリであり、スイ
ッチングされたＳＴ（ステータスビット）用データを記
憶する。

【００３９】上記データ用データメモリ２３（ＤＭ２）
は、ランダムアクセス可能な構成のメモリであり、スイ
ッチングされたＨＧ（６チャンネル）用データを記憶す
る。

【００４０】上記セレクタ部２４（セレクタ部２）は、
スイッチング単位ごとにＳＴ用データメモリ２２（ＤＭ
１）、及びデータ用データメモリ２３（ＤＭ２）から出
力されたデータを選択する。

【００４１】上記ＤＭＵＸ部１５は、複数の入力信号を
多重分離する。

【００４２】上記アドレスカウンタ（ＡＣ）１６は、Ｓ
Ｔ用データメモリ２２（ＤＭ１）及びデータ用データメ
モリ２３（ＤＭ２）に対する書込アドレス、及びＳＴ用
アドレスコントロールメモリ２５（ＡＣΜ１）及びＨＧ
用アドレスコントロールメモリ２６（ＡＣΜ２）に対す
る読み出しアドレスを発生する。

【００４３】上記ＳＴ用アドレスコントロールメモリ２
５（ＡＣΜ１）は、ＳＴ用データメモリ２２（ＤＭ１）
に対する読み出しアドレスを発生する。

【００４４】上記ＨＧ用アドレスコントロールメモリ２
６（ＡＣΜ２）は、ＨＧ用データメモリ２３（ＤＭ２）
に対する読み出しアドレスを発生する。

【００４５】このように、本実施形態に係る回線設定回
路２０は、各種のクロスコネクトの信号を扱えるクロス
コネクト回路を実現する。すなわち、データ信号をスイ
ッチングするデータメモリ（ＤＭ）及びアドレスコント
ロールメモリ（ＡＣΜ）をスイッチング単位ごとに用意
して、セレクタ部２１（セレクタ部１）で多重化された
入力データを切り換え、一連の動作によりスイッチング
単位の異なるデータが混在するスイッチングを実現する
とともに、各々のスイッチングを実施しセレクタ部２４
（セレクタ部２）にて必要なデータを選択する機能を有
する構成とする。

【００４６】スイッチング単位ごとにアドレスコントロ
ールメモリ（ＡＣΜ）及びデータメモリ（ＤＭ）を持つ
ことによって１つのスイッチング単位に合わせるフォー
マット変換が不要になり、そのため回路構成が簡単にな
る。

【００４７】以下、上述のように構成されたディジタル
伝送装置の回線設定回路２０の動作を説明する。

【００４８】以下１．〜７．の手順によりタイムスロッ
トの入れ替えを実現している。

【００４９】１．データメモリ（ＤＭ）へ入力するため
に８本のデータ信号をΜＵΧ部１１により多重しセレク
タ部２１（セレクタ部１）へ入力する。ここでは複数の
入力信号をスイッチングが容易なように多重変換を行
う。ＭＵΧ部１１のデータ変換概要は前記図５と同様で
ある。

【００５０】２．セレクタ部２１（セレクタ部１）にて
回線設定の単位ごとにデータを割り振る。ここでは、Ｄ
Ｍ１（ＳＴ用）、ＤΜ２（データ領域用）のデータメモ
リ（ＤＭ）のどちらに入力するか決定する。

【００５１】３．選択されたデータを各々のＳＴ用デー
タメモリ２２（ＤＭ１）及びデータ用データメモリ２３
（ＤＭ２）へ書き込む。

【００５２】４．読み出したい順番にデータをＳＴ用ア
ドレスコントロールメモリ２５（ＡＣΜ１）及びＨＧ用
アドレスコントロールメモリ２６（ＡＣΜ２）に設定す
る。

【００５３】５．ＳＴ用アドレスコントロールメモリ２
５（ＡＣΜ１）及びＨＧ用アドレスコントロールメモリ
２６（ＡＣΜ２）の内容に従ってデータを読み出す。

【００５４】６．読み出されたデータをセレクタ部２４
（セレクタ部２）によって選択を行う。

【００５５】７．さらに、ＤＭＵＸ部１５にて分離行
い、上記１．の手順により入力された信号の回線設定が
完了する。

【００５６】図２は本実施形態の回路と従来回路とのデ
ータ遅延時間の比較を示す図である。図２において、従
来回路の入力部分は、スイッチングするためにＳＴの位
相をデータの位相に合わせるためＳＴの領域分入力側の
フォーマット変換回路にて遅延していた。また、従来回
路はＳＴの領域をフォーマット変換にて先頭に持ってく
るという変換が必要である。そのため回路が複雑かつフ
ォーマット変換によるデータの遅延が生じていた。

【００５７】これに対し、本実施形態の回路では、ＳＴ
部分とデータ部分に分けてデータメモリ（ＤＭ）に入力
するためにフォーマット変換による遅延はなく、図２に
示す部分のデータ遅延差の速度向上を図ることができ
る。

【００５８】以上説明したように、本実施形態に係る回
線設定回路２０は、多重化された入力データをＳＴ用デ
ータメモリ２２（ＤＭ１）及びデータ用データメモリ２
３（ＤＭ２）に振り分けるセレクタ部２１と、スイッチ
ングをする単位ごとに設置されたＳＴ用データメモリ２
２（ＤＭ１）及びデータ用データメモリ２３（ＤＭ２）
と、スイッチング単位ごとにＳＴ用データメモリ２２
（ＤＭ１）、及びデータ用データメモリ２３（ＤＭ２）
から出力されたデータを選択するセレクタ部２４と、デ
ータメモリ（ＤＭ１），（ＤＭ２）に対する書込アドレ
ス、及びアドレスコントロールメモリ（ＡＣΜ１），
（ＡＣΜ２）に対する読み出しアドレスを発生するアド
レスカウンタ（ＡＣ）１６と、ＳＴ用データメモリ２２
（ＤＭ１）及びデータ用データメモリ２３（ＤＭ２）に
対する読み出しアドレスを発生するＳＴ用アドレスコン
トロールメモリ（ＡＣΜ１）２５及びＨＧ用アドレスコ
ントロールメモリ（ＡＣΜ２）２６とを備え、スイッチ
ング単位ごとにデータメモリ（ＤＭ１），（ＤＭ２）か
ら出力されたデータを選択し、スイッチング単位の異な
るデータが混在して回線設定しているので、ＣＨ単位の
回線設定とΗＧ単位の回線設定の混在のためＣＨ単位の
スイッチングをフォーマット変換してΗＧ単位のスイッ
チングに合わせる必要がなくなるため、該当する回路を
削減することができる。また、その際に遅延させる必要
がなくなるため図２に示すようにデータの遅延時間が少
なくなる効果がある。

【００５９】したがって、このような優れた特長を有す
る回線設定回路を、複数の信号が時分割された複数のハ
イウェイの多重信号に対してタイムスロット変換を行う
ディジタル伝送装置に適用すれば、この装置においてよ
り遅延時間の少ない処理を行うことができる。

【００６０】なお、本実施形態に係る回線設定回路を、
上述したような多重化回線を用いた通信システムに適用
することもできるが、多重信号に対してタイムスロット
変換を行う回線設定回路であれば全ての装置に適用可能
であることは言うまでもない。

【００６１】また、本実施形態では、スイッチング単位
を、回線設定の単位としているが、これに限らず、ＡＵ
４／ＡＵ３／ＴＵ２／ＴＵ１２／ＴＵ１１／ＨＧ／ＣＨ
など回線設定単位によらずに適用可能である。

【００６２】また、スイッチング単位ごとに、アドレス
コントロールメモリ（ＡＣΜ）とデータメモリ（ＤＭ）
を持てばよく、どのようなメモリ構成をとるものであっ
てもよい。

【００６３】また、本実施形態では、スイッチング単位
を、ＳＴ（ステータスビット）部分とデータ部分に分け
ているが、これは一例であって、スイッチング単位ごと
にデータメモリ（ＤΜ）から出力されたデータを選択す
るものであればどのような処理にも適用できることは言
うまでもない。

【００６４】さらに、上記回線設定回路を構成するセレ
クタ部等の種類や個数、データのｂｉｔ数などは上述の
実施形態に限られないことは言うまでもない。

【００６５】

【発明の効果】本発明に係る回線設定回路では、スイッ
チングをする単位ごとに設置された複数のデータメモリ
（ＤΜ）と、複数のデータメモリ（ＤΜ）に対する読み
出しアドレスを発生する複数のアドレスコントロールメ
モリ（ＡＣＭ）と、複数のデータメモリ（ＤΜ）をスイ
ッチング単位ごとに選択する選択手段とを備え、選択手
段は、スイッチング単位ごとにデータメモリ（ＤΜ）か
ら出力されたデータを選択し、スイッチング単位の異な
るデータが混在して回線設定し得るように構成している
ので、スイッチング単位の異なる信号の回線設定回路を
容易に構築することができ、データの遅延時間を少なく
することができる。

【図面の簡単な説明】

【図１】本発明を適用した実施形態に係る回線設定回路
の構成を示すブロック図である。

【図２】上記回線設定回路と従来の回路のデータ遅延を
比較して示す図である。

【図３】従来の回線設定回路の構成を示すブロック図で
ある。

【図４】従来の回線設定回路の入力データフレームフォ
ーマットを示す図である。

【図５】従来の回線設定回路のΜＵＸ部及びＤＭＵＸ部
のデータ変換の概要を示す図である。

【図６】従来の回線設定回路のフォーマット変換を示す
図である。

【符号の説明】

１１ 多重化（ＭＵΧ）部、１５ ＤＭＵＸ部、１６
アドレスカウンタ（ＡＣ）、２０ 回線設定回路、２１
セレクタ部（セレクタ部１）（選択手段、第１のセレ
クタ手段）、２２ ＳＴ用データメモリ（ＤＭ１）、２
３ データ用データメモリ（ＤＭ２）、２４ セレクタ
部（セレクタ部２）（選択手段、第２のセレクタ手
段）、２５ ＳＴ用アドレスコントロールメモリ（ＡＣ
Μ１）、ＨＧ用アドレスコントロールメモリ（ＡＣΜ
２）

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の信号が時分割された複数のハイウ
   ェイの多重信号に対してタイムスロット変換を行う回線
   設定回路において、 スイッチングをする単位ごとに設置された複数のデータ
   メモリ（ＤΜ）と、 前記複数のデータメモリ（ＤΜ）に対する読み出しアド
   レスを発生する複数のアドレスコントロールメモリ（Ａ
   ＣＭ）と、 前記複数のデータメモリ（ＤΜ）を前記スイッチング単
   位ごとに選択する選択手段とを備え、 前記選択手段は、スイッチング単位ごとにデータメモリ
   （ＤΜ）から出力されたデータを選択し、スイッチング
   単位の異なるデータが混在して回線設定し得るようにし
   たことを特徴とする回線設定回路。
2. 【請求項２】 前記選択手段は、 多重化された入力データを前記複数のデータメモリ（Ｄ
   Ｍ）に振り分ける第１のセレクタ手段と、 スイッチング単位ごとに前記複数のデータメモリ（Ｄ
   Ｍ）から出力されたデータを選択する第２のセレクタ手
   段とを備えたことを特徴とする請求項１記載の回線設定
   回路。
3. 【請求項３】 前記スイッチング単位は、回線設定の単
   位であることを特徴とする請求項１又は２の何れかに記
   載の回線設定回路。
4. 【請求項４】 さらに、上記請求項１記載の回線設定回
   路において、 複数の入力信号を多重化する多重化（ＭＵΧ）部と、 多重化された信号を分離して、入力信号に対する回線設
   定を完了する多重分離化（ＤＭＵΧ）部とを備えたこと
   を特徴とする回線設定回路。