JPH03253199A - タイムスロット変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ハイウェイから別のハイウェイへの通過ルー
トの設定、交換機からハイウェイへのルート設定、ある
いは、ハイウェイから交換機へのルート設定に用いられ
るタイムスロット変換回路に関するものである。

［従来の技術］ 従来のタイムスロット変換回路の基本的構成を第２図に
示す。

第２図において、複数のハイウェイＩＮ１〜■Ｎｍを通
過するデジタル信号は、多重回路（ＭＵＸ）１において
時分割多重化された後、時間スイッチ部２に与えられる
。時間スイッチ部２は、ＲＡＭ　（ｒａｎｄｏｍ　ａｃ
ｃｅｓｓ　ｍｅｍｏｒｙ）構成のメモリ３と、メモリ３
に対する書込みアドレスを発生する書込みアドレス発生
回路４と、メモリ３に対する読出しアドレスを発生する
読出しアドレス発生回路５とからなり、設定したい内容
に応じて書込みアドレス及び読出しアドレスの変化の仕
方を異ならせて、多重化信号におけるタイムスロットの
時間軸上の位置を変化させた多重化信号を出力する。タ
イムスロットが入れ替えられた多重化信号は、分離口Ｂ
　（ＤＭＵＸ＞６に与えられ、この分離回路６によって
多重分離され、複数のハイウェイ０ＵＴ１〜ＯＵＴｍに
出力される。

このようにしてハイウェイＩＮＩ〜ＩＮｍとハイウェイ
０ＵＴ１〜ＯＵＴｍとの回線設定がなされる。

ところで、回線設定に供するハイウェイの数ｍが多い場
合には、多重回路１による多重度が大きくなってタイム
スロット時間が短くなり、メモリ３のアクセスタイムが
短いことが求められる。しかし、入手し易いメモリ３の
アクセスタイムでは応じられない程度に、ハイウェイの
数ｍが多いことも生じ、この場合には、従来、第３図に
示すタイムスロット変換回路が用いられていた。

第３図において、複数のハイウェイＩＮ１〜■Ｎｘを通
過するデジタル信号は、多重回２８９において時分割多
重化された後、時間スイッチ部ＩＯに与えられ、他の複
数のハイウェイＩＮ（ｘ＋１）〜ＩＮｍを通過するデジ
タル信号は、多重回１ｉ１８１１において時分割多重化
された後、時間スイッチ部１０に与えられる。

この時間スイッチ部１０は、４個のＲＡＭ構戒槽底モリ
１２〜１５と、メモリ１２及び１３に共通の書込みアド
レス発生回路１６と、メモリ１４及び１５に共通の書込
みアドレス発生回路１７と、メモリ１２及び１３に共通
の読出しアドレス発生回路１８と、メモリ１４及び１５
に共通の読出しアドレス発生口Ｂ１９とを備えている。

多重回路９からの多重化信号はメモリ１２及び１４に与
えられ、メモリ１２に対しては書込みアドレス発生口１
１６が発生した書込みアドレスに従って書き込まれ、メ
モリ■４に対しては書込みアドレス発生回路（７が発生
した書込みアドレスに従って書き込まれる。他の多重回
路１■からの多重化信号はメモリ■３及び１５に与えら
れ、メモリ１３に対しては書込みアドレス発生回路１６
が発生した書込みアドレスに従って書き込まれ、メモリ
１５に対しては書込みアドレス発生回路１７が発生した
書込みアドレスに従って書き込まれる。

メモリ１２及び１３に格納された多重化信号は、読出し
アドレス発生回路１８から与えられる読出しアドレスに
従って読み出されてタイムスロットの入替えが行われ、
それぞれセレクタ回路２０に選択入力として与えられる
。メモリ１４及び１５に格納された多重化信号は、読出
しアドレス発生回路１９から与えられる読出しアドレス
に従って読み出されてタイムスロットの入替えが行われ
、それぞれセレクタ回路２１に選択入力として与えられ
る。

セレクタ回路２０には読出しアドレス発生回路１８から
タイムスロット毎に選択入力を変化させる選択制御信号
が与えられ、セレクタ回路２０は選択出力を分離回路２
２に与える。同様に、セレクタ回路２１には読出しアド
レス発生回路１９からタイムスロット毎に選択入力を変
化させる選択制御信号が与えられ、セレクタ回路２１は
選択出力を分離回路２３に与える。各分離口１￥８２２
．２３はタイムスロットが入れ替えられた、しかも選択
混合された多重化信号を分離して対応するハイウェイ群
０ＵＴｌ〜０ＵＴｘ、ＯＵＴ　（ｘ＋１）〜ＯＵＴｍに
出力する。

例えば、ハイウェイ群ＩＮＩ〜ＩＮｘ内のいずれかのハ
イウェイからの信号をハイウェイ群０ＵＴｌ〜０ＵＴｘ
のいずれかのハイウェイに与える場合には、多重回路９
、メモリ１２、セレクタ回路２０、分離回路２２のルー
トを経て行ない、ハイウェイ群ＩＮＩ〜ＩＮｘ内のいず
れがのハイウェイからの信号をハイウェイ群０ＵＴ（ｘ
＋１）〜ＯＩＪＴｍのいずれかのハイウェイに与える場
合には、多重回路９、メモリエ４、セレクタ回路２■、
分離回路２３のルートを経て行なう。

このようにしてハイウェイが多い場合にも、回線を設定
することができる。

［発明が解決しようとする課題］ しかしながら、従来装置によれば、第２図及び第３図の
比較から明らかなように、ハイウェイの数ｍが第２図に
示す基本構成で応じられない程大きくなると、実際上の
構成が大型、複雑になるという問題があった。すなわち
、ワンチップメモリのエリアを分けてメモリ１２〜１５
として用いることができないので、ハイウェイの数が基
本構成で応じられる数より２倍程度に大きくなると、倍
程度の複雑、大型化ではなく、４倍程度の複雑、大型化
になっていた。図示は省略しているが、ハイウェイの数
が基本構成で応じられる数よりｎ（ｎは３以上）倍程度
になると、ｎ２２倍程の複雑、大型化になる。

本発明は、以上の点を考慮してなされたものであり、回
線設定に供するハイウェイの数が多い場合にも、構成を
特に大型、複雑化することがないタイムスロット変換回
路を提供しようとするものである。

［課題を解決するための手段］ かかる課題を解決するため、本発明においては、複数ハ
イウェイの入力デジタル信号上に時分割多重されている
複数のチャネル情報に対して、その時間的又は空間的順
序を入れ替えて複数ハイウェイの出力デジタル信号に変
換するタイムスロット変換回路を、以下の各要素で構成
した。

すなわち、複数ハイウェイの入力デジタル信号を時分割
多重して複数の第■の多重信号に変換する多重回路を備
えている。また、複数の第１の多重信号上に時分割多重
されている複数のチャネル情報毎に固有の書込みアドレ
スを発生する複数の書込みアドレス発生手段と、複数の
チャネル情報毎に読出しアドレスを発生する複数の読出
しアドレス発生手段と、複数の第■の多重信号上に時分
割多重されている複数のチャネル情報を、複数の書込み
ポートを介して書込みアドレスに一時記憶し、一時記憶
された複数のチャネル情報を複数の読出しポートより読
出しアドレスに従って読出し、複数の第２の多重信号を
出力する記憶手段とを備えている。さらに、複数の第２
の多重信号を複数ハイウェイの出力デジタル信号に分離
する分離回路とを備えている。

［作用］ 本発明において、多重回路は、複数ハイウェイの入力デ
ジタル信号を時分割多重して複数の第１の多重信号に変
換して記憶手段に与える。この記憶手段には関連して、
複数の第１の多重信号上に時分割多重されている複数の
チャネル情報毎に固有の書込みアドレスを発生する複数
の書込みアドレス発生手段と、複数のチャネル情報毎に
読出しアドレスを発生する複数の読出しアドレス発生手
段とが設けられている。従って、記憶手段は、複数の第
１の多重信号上に時分割多重されている複数のチャネル
情報を、複数の書込みポートを介して書込みアドレスに
一時記憶し、一時記憶された複数のチャネル情報を複数
の読出しポートより読出しアドレスに従って読出して分
離回路に与える。

そして、分離回路は、複数の第２の多重信号を複数ハイ
ウェイの出力デジタル信号に分離する。

かくして、入力デジタル信号のタイムスロットが変換さ
れた出力デジタル信号が得られる。

［実施例］ 以下、本発明の一実施例を図面を参照しながら詳述する
。

第１図は本発明の一実施例の構成を示すブロック図であ
る。

この実施例においても、複数のハイウェイＩＮ１〜ＩＮ
ｘを通過するデジタル信号は、多重回路３０において時
分割多重化された後、時間スイッチ部３１に与えられ、
他の複数のハイウェイＩＮ（ｘ＋１）〜ＩＮｍを通過す
るデジタル信号は、多重回路３２において時分割多重化
された後、時間スイッチ部３１に与えられる。

この時間スイッチ部３１は、１個のマルチポートメモリ
３３と、このメモリ３３に対する書込みアドレスを発生
する書込みアドレス発生回路３４と、メモリ３３に対す
る第１及び第２の読出しアドレスを発生するｔ個の読出
しアドレス発生回路３５とを備えている。

この実施例のマルチポートメモリ３３は、２個の入力ポ
ート３３ｉ１及び３３１２と、２個ずつ２組の計４個の
出力ポート３３０１１及び３３０１２．３３ｏ２１及び
３３ｏ２２とを備えており、また、■個のアドレスによ
って特定されるエリアが２個存在するものである。すな
わち、２個のメモリエリア群ＡＲＩ及びＡＲ２を備えて
いる。

多重回路３０からの多重化信号はメモリ３３の第■の入
カポ−）３３ｉ１に与えられ、多重回路３２からの多重
化信号はメモリ３３の第２の入力ポート３３　ｉ　２に
与えられる。第１の入力ポート３３ｉＬに入力された多
重化信号は、書込みアドレス発生口ｉ￥８３４が発生し
た書込みアドレスに従って特定される、第１のメモリエ
リア群ＡＲＩのいずれかのエリアに書き込まれ、第２の
入力ポート３３１２に入力された多重化信号は、書込み
アドレス発生回路３４が発生した書込みアドレスに従っ
て特定される、第２のメモリエリア群ＡＲ２のいずれか
のエリアに書き込まれる。

この実施例でも、時間スイッチ部３１の機能であるタイ
ムスロット位置の入替えは、書込みアドレスと、読出し
アドレスとの変化順序の違いによって実行される。

読出しアドレス発生回路３５が発生した第１の読出しア
ドレスに従って特定される、第１のメモリエリア群ＡＲ
Ｉのいずれかのエリアに書き込まれている多重化信号は
第１の出力ポート３３０１１から出力されてセレクタ回
路３６に第１の選択入力として与えられる。第１の読出
しアドレスに従って特定される、第２のメモリエリア群
ＡＲ２のいずれかのエリアに書き込まれている多重化信
号は第２の出力ポート３３ｏ１２から出力されてセレク
タ回路３６に第２の選択入力として与えられる。

同様に、読出しアドレス発生回路３５が発生した第２の
読出しアドレスに従って特定される、第１のメモリエリ
ア群ＡＲＩのいずれかのエリアに書き込まれている多重
化信号は第３の出力ポート３３ｏ２１から出力されてセ
レクタ回ｆ１３７に第１の選択入力として与えられ、そ
の第２の読出しアドレスに従って特定される、第２のメ
モリエリア群ＡＲ２のいずれかのエリアに書き込まれて
いる多重化信号は第４の出力ポート３３ｏ２２から出力
されてセレクタ回路３７に第２の選択入力として与えら
れる。

これらセレクタ回路３６及び３７に対する各選択制御信
号も、読出しアドレス発生回路３５が出力する。

読出しアドレス発生回路３５は、セレクタ回路３６に対
しては、第１の入力ハイウェイ群ＩＮＩ〜ＩＮｘ内のハ
イウェイと後述する第１の出力ハイウエイ群０ＵＴ１〜
０ＵＴｘ内のハイウェイとの回線設定を実行させる場合
には、メモリ３３の第１の出力ポート３３ｏ１１からの
多重化信号を選択させ、第２の入力ハイウェイ群ＩＮ（
ｘ＋１）〜ＩＮｍ内のハイウェイと第１の出力ハイウエ
イ群０ＵＴ１〜０ＵＴｘ内のハイウェイとの回線設定を
実行させる場合には、メモリ３３の第２の出力ポート３
３０１２からの多重化信号を選択させるように制御する
。

また、読出しアドレス発生回路３５は、セレクタ回路３
７に対しては、第１の入力ハイウエイ群ＩＮＩ〜ＩＮｘ
内のハイウェイと後述する第２の出力ハイウェイ群ＯＵ
Ｔ　（ｘ＋１）　〜ＯＵＴｍ内のハイウェイとの回線設
定を実行させる場合には、メモリ３３の第３の出力ポー
ト３３ｏ２１からの多重化信号を選択させ、第２の入力
ハイウェイ群ＩＮ（ｘ＋１）〜ＩＮｍ内のハイウェイと
第２の出力ハイウェイ群ＯＵＴ　（ｘ＋１）　〜ＯＵＴ
ｍ内のハイウェイとの回線設定を実行させる場合には、
メモリ３３の第４の出力ポート３３ｏ２２からの多重化
信号を選択させるように制御する。

各セレクタ回路３６．３７から出力されたタイムスロッ
トが入れ替えられた、しかも選択混合された多重化信号
は、対応する分離回路３８．３９に与えられる。各分離
口１３８．３つは入力された多重化信号を分離して対応
するハイウェイ群０ＵＴ１〜０ＵＴｘ、ＯＵＴ　（ｘ＋
１）　〜ＯＵＴｍに出力する。

第４図は第１実施例の回線設定動作例を示す説明図であ
る。なお、説明を簡単にするため、ハイウェイの数ｍを
８個としている。

この第４図は、入力側の各ハイウェイＩＮＩ〜ＩＮＳを
それぞれ、出力側のハイウェイ０ＵＴ２．０ＵＴ３．０
ＵＴ８．０ＵＴ７．０ＵＴ６．０ＵＴ１．０ＵＴ４．０
ＵＴ５に回線設定する場合を示している。

ハイウェイＩＮＩ〜ＩＮＪ上の情報ａ　−ｄは多重回路
３０によって多重化されてａ〜ｄの順にメモリ３３の第
１の入力ポート３３１１に与えられて記憶される。ハイ
ウェイＩＮ５〜ＩＮＳ上の情報ｅ〜ｈは多重回路３２に
よって多重化されてｅ〜ｈの順にメモリ３３の第２の入
力ポート３３ｉ２に与えられて記憶される。

書込みアドレス発生回路３４及び読出しアドレス発生回
路３５は、設定すべき状態に応じた書込みアドレス及び
読出しアドレスを発生してタイムスロットを入れ替える
。これにより、この例の場合には、第１の出力ポート３
３ｏ１１からｂａｂＣの順に情報が出力され、第２の出
力ポート３３ｏ１２からｆｅｆｇの順に情報が出力され
、第３の出力ポート３３ｏ２１からｄａｄｃの順に情報
が出力され、第４の出力ポート３３０２２からｈｅｈｇ
の順に情報が出力される。

セレクタ回路３６は、第２人力、第（入力、第１入力、
第２人力の順に選択動作してｆａｂｇの１頃に情報を出
力する。セレクタ回路３７は、第２人力、第２人力、第
１入力、第１入力の順に選択動作してｈｅｄｃの順に情
報を出力する。

かくして、例えば、入力ハイウェイＩＮＩの情報ａが出
力ハイウェイ０ＵＴ２に供給されるように、回線が所定
の通りに設定される。

従って、この実施例によれば、マルチポートメモリを用
いて回線設定を行なうようにしたので、ハイウェイの数
ｍが多い場合にも実際上の構成を小型、簡単なものとす
ることができる。従来との比較で言えば、ハイウェイの
数ｍが同じであれば構成は１／２程度で済む。

なお、上述の実施例においては、２個の入力ポート及び
４個の出力ポートのマルチポートメモリを用いたものを
示したが、入力ポートが１個、出力ポートが２個のマル
チポートメモリを２個用いて第１図の構成を実現するよ
うにしても良い。

また、上述の実施例においては、メモリの入力ポートと
出力ポートとの比が■：２のものを示したが、■；３以
上であっても同様に構成することができる。この場合に
は、ハイウェイを３群以上にグループ化することを要す
る。なお、実際上、１個のマルチポートメモリでは、そ
の入出力ポート数がある程度に限定されているため、１
個のマルチポートメモリでは、かかる変形例を実現する
ことは難しいが、複数のマルチポートメモリを用いるこ
とで実現可能である。

［発明の効果］ 以上のように、本発明によれば、ｙ（ｙは２以上）個の
多重化信号のそれぞれに対して、タイムスロットを入れ
替えたｙ個の多重化信号を得、すなわち、計ｙ２個の多
重化信号を得、これら多重化信号を適宜選択することで
回線設定を行なうようにしたので、ハイウェイの数が多
くなっても相対的に小型、簡易な構成のタイムスロット
変換回路を実現することができる。

【図面の簡単な説明】

第１図は本発明によるタイムスロット変換回路の一実施
例を示すブロック図、第２図は従来回路の基本的構成を
示すブロック図、第３図はその拡張構成を示すブロック
図、第４図は上記実施例の回線設定例を示す説明図であ
る。 ３０．３２・・・多重回路（ＭＵＸ＞　、３１・・・時
間スイッチ部、３３・・・マルチポートメモリ、３４・
・・書込みアドレス発生回路、３５・・・読出しアドレ
ス発生回路、３６．３７・・・セレクタ回路、３８．３
つ・・・分離口ｉ￥８　（ＤＭＵＸ＞。

Claims (1)

1. 【特許請求の範囲】 複数ハイウェイの入力デジタル信号上に時分割多重され
   ている複数のチャネル情報に対して、その時間的又は空
   間的順序を入れ替えて複数ハイウェイの出力デジタル信
   号に変換するタイムスロット変換回路において、 上記複数ハイウェイの入力デジタル信号を時分割多重し
   て複数の第１の多重信号に変換する多重回路と、 上記複数の第１の多重信号上に時分割多重されている複
   数のチャネル情報毎に固有の書込みアドレスを発生する
   複数の書込みアドレス発生手段と、複数のチャネル情報
   毎に読出しアドレスを発生する複数の読出しアドレス発
   生手段と、 上記複数の第１の多重信号上に時分割多重されている複
   数のチャネル情報を、複数の書込みポートを介して上記
   書込みアドレスに一時記憶し、一時記憶された複数のチ
   ャネル情報を複数の読出しポートより上記読出しアドレ
   スに従って読出し、複数の第２の多重信号を出力する記
   憶手段と、上記複数の第２の多重信号を複数ハイウェイ
   の出力デジタル信号に分離する分離回路とを設けたこと
   を特徴とするタイムスロット変換回路。