JPH10240703A - 並列データ処理装置および方法、ならびにこれを用いた半導体ウェハ、またはプリント基板の検査装置および方法 - Google Patents

Abstract

(57)【要約】 【課題】複数のプロセッサエレメントを有する並列デー
タ処理装置において、プロセッサエレメントを有効に活
用することにより、特に、画像データなどの大容量のデ
ータを高速に処理することができるコストパーフォマン
スの高い並列データ処理装置を提供する 【解決手段】各プロセッサエレメントは、ＣＰＵと、ロ
ーカルメモリと、データ判別部と、スケジューリング記
憶部とから構成されるデータ取り込み判定部と、入出力
制御部とを有し、スケジューリング記憶部には、データ
セットを取り込む条件と、データセットのローカルメモ
リの書き込み位置、ＣＰＵでの処理手順を記憶する。各
プロセッサエレメントでは、この取り込み条件に従っ
て、データセットを取り込む。ＣＰＵは、データ取り込
み動作とは、独立に、データセットの書き込み位置を参
照し、メモリ上のデータを読み出して、ＣＰＵの処理手
順に従って、処理を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、並列データ処理装
置に係り、そのデータ処理を装置に搭載された複数のプ
ロセッサエレメントに割り当て、各プロセッサエレメン
トが並列にデータ処理をおこない、高速なデータ処理を
実現する並列データ処理装置であって、特に、高速測定
器の計測結果や半導体の異物検査などの画像データなど
の大量のデータを高速に取り込みながら、それと同時に
処理をする必要があるばあいに用いて好適な並列データ
処理装置に関する。

【０００２】

【従来の技術】従来より、複数のプロセッサエレメント
を持つ並列データ処理装置では、それらに対し処理デー
タを伝送するために、全プロセッサエレメントを接続す
る共通のデータバスを設ける機構が知られている。この
データバスを用いたプロセッサエレメント間のデータ転
送に関しては、データバス上にデータをブロードキャス
トし、各プロセッサエレメントがデータを取り込む1対
多のデータ転送機構と、特定のプロセッサエレメント間
で転送をおこなう1対1のデータ転送機構がある。

【０００３】前者の機構で、共通データバス上にブロー
ドキャストされたデータの内、各プロセッサエレメント
が必要とするデータのみを取り込む手法に関しては、特
開平４−６９７６２号公報に、予め各プロセッサエレメ
ントが取り込むデータセットをカウント情報として持つ
ことにより、各プロセッサエレメントが、データバス上
のデータを取り込むか取り込まないかを判定する手法が
開示されている。

【０００４】

【発明が解決しようとする課題】上記従来技術は、複数
のプロセッサエレメントを持つ並列処理装置の並列デー
タ処理のアルゴリズムの一種として提案されているもの
である。

【０００５】しかしながら、上記従来技術は、入力デー
タがデータバスに連続してブロードキャストされる場合
において、各プロセッサエレメントでの処理に必要とな
るデータセットを複数個必要とした場合について考慮さ
れていない。このような場合には、それら複数個のデー
タのデータ転送タイミングが異なるため、各プロセッサ
エレメントは、処理に必要となる全てのデータセットを
取り込むまでの間、待機時間が必要となる。待機時間が
長いと、装置の稼動率が低下し装置の処理性能が低下す
ることになる。

【０００６】また、処理対象となるデータが、ラインセ
ンサから検出された画像データである場合などでは、プ
ロセッサの動作状態に関わらず、検出画像データがデー
タバスにブロードキャストされるため、プロセッサエレ
メントが他の処理をおこなっていた場合には、データを
取りこぼす場合が生じる。

【０００７】また、取り込んだ複数のデータセットをプ
ロセッサエレメント内のローカルメモリに格納する際に
は、どのデータセットを何処に格納するかを前もって決
定する必要があり、またプロセッサエレメント内のＣＰ
Ｕが処理をおこなう際には、ローカルメモリのどこにど
のデータセットが格納されているかを知る必要がある。

【０００８】本発明は、上記問題点を解決するためにな
されたもので、その目的は、複数のプロセッサエレメン
トを有する並列データ処理装置において、プロセッサエ
レメントを有効に活用することにより、大容量のデータ
を高速に処理することができるコストパーフォマンスの
高い並列データ処理装置を提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明の並列データ処理装置に係る発明の構成は、
一つ以上のプロセッサエレメントが並列に処理をおこな
う並列データ処理装置において、この並列データ処理装
置は、デジタル信号をデータとして入力するデータ入力
部と、前記データを伝送するデータバスと、前記各プロ
セッサエレメントに処理の対象となるデータセットを割
り振るスケジューリング部とを備え、前記プロセッサエ
レメントは、ＣＰＵと、ローカルメモリと、データ取り
込み判定部と、入出力制御部とを有し、前記データ取り
込み判定部は、データ判別部と、スケジューリング記憶
部とから構成され、このスケジューリング記憶部には、
前記スケジューリング部により、スケジューリングされ
たそのプロセッサエレメントの処理すべきデータセット
と、そのデータセットを取り込む条件と、そのデータセ
ットを前記ローカルメモリに書き込む位置と、前記ＣＰ
Ｕがデータセットを処理する手順とを記憶して、このデ
ータ判別部は、そのスケジューリング記憶部に記憶され
た条件を満たすときに、前記データバスより転送されて
くる所定のデータセットを取り込み、前記入出力制御部
に、そのデータセットを取り込むべき旨を伝え、前記入
出力データ制御部は、前記データ判別部よりデータを取
り込む旨の連絡を受けたときに、取り込むべきデータセ
ットを、そのスケジューリング記憶部に記憶されたロー
カルメモリの所定の位置に書き込み、前記ＣＰＵは、ス
ケジューリング記憶部に記憶されたデータセットを処理
する手順から、処理が必要と判断されるデータセットに
ついて、そのデータセットの格納されたローカルメモリ
の位置を参照して、そのデータセットを読み出し、その
データセットを処理する手順に従って、そのデータセッ
トの処理をおこなうようにしたものである。

【００１０】より詳しくは、上記並列データ処理装置に
おいて、前記ローカルメモリは、マルチポートメモリで
あって、前記スケジューリング記憶部に記憶されたデー
タセットを前記ローカルメモリに書き込む位置は、ロー
カルメモリ内のアドレスであって、前記入力制御部は、
前記スケジューリング記憶部に記憶されたローカルメモ
リの所定のアドレスに書き込むようにしたものである。

【００１１】また詳しくは、上記並列データ処理装置に
おいて、前記ローカルメモリは、複数のバンクに分割さ
れたマルチバンクメモリであって、前記スケジューリン
グ記憶部に記憶されたデータセットを前記ローカルメモ
リに書き込む位置は、ローカルメモリ内のバンクを指示
する番号であって、前記入力制御部は、前記スケジュー
リング記憶部に記憶されたローカルメモリの所定のバン
クを指示する番号に書き込むようにしたものである。請
求項１記載の並列データ処理装置。

【００１２】さらに詳しくは、この並列データ処理装置
は、さらに、転送制御バスを有し、前記スケジューリン
グ記憶部に記憶されたデータセットを取り込む条件は、
その転送制御バス線によって伝えられる情報に関する条
件であって、前記データ判別部は、転送制御バスによっ
て伝えられる情報に従って、データセットの取り込みの
判別をおこなうようにしたものである。

【００１３】さらにまた詳しくは、上記並列データ処理
装置において、前記データ入力部は、画像検出手段であ
って、入力されるデータは、この画像検出手段により検
出された画像データであるようにしたものである。

【００１４】次に、本発明の半導体ウェハ、またはプリ
ント基板の検査装置の構成は、上記並列データ処理装置
を用いる半導体ウェハ、またはプリント基板の検査装置
において、半導体ウェハ、またはプリント基板の一部の
画像パターンを入力して、処理をおこなうデータセット
の一方を、検査対象とし、他方のデータセットを検査参
照データとし、前記プロセッサエレンメントに、同時
に、この検査対象データと検査参照データとを取り込ん
で、前記ＣＰＵで、これらを比較することにより、画像
パターンの検査をおこなうようにしたものである。

【００１５】次に、上記目的を達成するために、本発明
の並列データ処理方法に係る発明の構成は、一つ以上の
プロセッサエレメントが並列に処理をおこなう並列デー
タ処理方法において、この並列データ処理方法に用いら
れる並列データ処理装置は、デジタル信号をデータとし
て入力するデータ入力部と、前記データを伝送するデー
タバスと、前記各プロセッサエレメントに処理の対象と
なるデータセットを割り振るスケジューリング部とを備
え、前記プロセッサエレメントは、ＣＰＵと、ローカル
メモリと、データ取り込み判定部と、入出力制御部とを
有し、前記データ取り込み判定部は、データ判別部と、
スケジューリング記憶部とから構成され、このスケジュ
ーリング記憶部には、前記スケジューリング部により、
スケジューリングされたそのプロセッサエレメントの処
理すべきデータセットと、そのデータセットを取り込む
条件と、そのデータセットを前記ローカルメモリに書き
込む位置と、前記ＣＰＵがデータセットを処理する手順
とを記憶して、このデータ判別部は、そのスケジューリ
ング記憶部に記憶された条件を満たすときに、前記デー
タバスより転送されてくる所定のデータセットを取り込
み、前記入出力制御部に、そのデータセットを取り込む
べき旨を伝え、前記入出力データ制御部は、前記データ
判別部よりデータを取り込む旨の連絡を受けたときに、
取り込むべきデータセットを、そのスケジューリング記
憶部に記憶されたローカルメモリの所定の位置に書き込
み、前記ＣＰＵは、スケジューリング記憶部に記憶され
たデータセットを処理する手順から、処理が必要と判断
されるデータセットについて、そのデータセットの格納
されたローカルメモリの位置を参照して、そのデータセ
ットを読み出し、そのデータセットを処理する手順に従
って、そのデータセットの処理をおこなうようにしたも
のである。

【００１６】より詳しくは、上記並列データ処理方法に
おいて、前記並列データ処理装置は、さらに、転送制御
バスを有し、前記スケジューリング記憶部に記憶された
データセットを取り込む条件は、その転送制御バス線に
よって伝えられる情報に関する条件であって、前記デー
タ判別部は、転送制御バスによって伝えられる情報に従
って、データセットの取り込みの判別をおこなうように
したものである。

【００１７】また詳しくは、上記並列データ処理方法に
おいて、前記データ入力部は、画像検出手段であって、
入力されるデータは、この画像検出手段により検出され
た画像データであるようにしたものである。

【００１８】次に、上記目的を達成するために、本発明
の半導体ウェハ、またはプリント基板の検査方法の構成
は、上記並列データ処理方法を用いた半導体ウェハ、ま
たはプリント基板の検査方法において、半導体ウェハ、
またはプリント基板の一部の画像パターンを入力して、
処理をおこなうデータセットの一方を、検査対象とし、
他方のデータセットを検査参照データとし、前記プロセ
ッサエレンメントに、同時に、この検査対象データと検
査参照データとを取り込んで、前記ＣＰＵで、これらを
比較することにより、画像パターンの検査をおこなうよ
うにしたものである。

【００１９】

【発明の実施の形態】以下、本発明に係る一実施形態
を、図１ないし図９を用いて説明する。先ず、図１を用
いて本発明に係る並列データ処理装置の構成について説
明する。図１は、本発明に係る並列データ処理装置の構
成を示すブロック図である。

【００２０】データ入力部１０１より入力されたデータ
は、データバス１０２に伝送される。データバスにはプ
ロセッサエレメント１０４(Ｐｒｏｃｅｓｓｏｒ Ｅｌ
ｅｍｅｎｔ、以下、「ＰＥ」と記す)が複数個接続され
ている。

【００２１】各ＰＥ１０４は、データバスよりデータを
取り込んで処理をおこなった後に、データ出力部１２０
へ結果データを転送する。このＰＥ１０４の内部は、Ｃ
ＰＵ１０９、ローカルメモリ１０８、入出力制御部１０
７、データ取り込み判定部１２０から構成されている。
また、この中の入出力制御部１１６の内部は、スイッチ
回路１１４、書き込み位置制御部１１５から構成され、
データ取り込み判定部１１６の内部は、データ判別部１
０５とスケジューリング記憶部１０６から構成される。

【００２２】データバス１０２には、スケジューリング
部１０３が接続されていて、各ＰＥ１０４がデータバス
１０２よりどのデータを取り込むかをスケジューリング
するようになっている。すなわち、スケジューリング部
１０６は、どのＰＥ１０４がどのデータセットを取り込
むか、また、取り込んだデータセットをローカルメモリ
のどこに書き込むかをスケジューリングする機能を有す
る。

【００２３】そして、そのスケジューリングの結果は、
ＰＥ１０４内のスケジューリング記憶部１０６に転送さ
れる。このスケジューリング記憶部に書き込まれる具体
的な内容については、後に詳細に説明する。

【００２４】一方、データ判別部１０５は、データバス
に伝送されているデータがどのようなデータであるのか
を判別する機能を持つ。このデータの判別には、転送制
御線１１０より送られる転送制御に関する情報（転送ク
ロックや、転送時間などの時間情報や、転送領域などの
位置情報）を用いてもよいし、データバス上のデータに
データ判別する内容が含まれていれば、それを用いるこ
ともできる。

【００２５】そして、データ取り込み判定部１１６は、
データ判別部１０５で判別された結果とスケジューリン
グ記憶部に記憶されている内容とに基づき、データバス
１０２からデータを取り込むかどうかを判定し、データ
を取り込む場合には、入出力制御部１０７に対して、取
り込み制御信号１１１と書き込み制御信号１１３を発行
する。

【００２６】入出力制御部１０７内のスイッチ回路は、
取り込み制御信号１１１に従いスイッチを制御して、デ
ータバス１０２と内部データバス１１２を接続させる。
一方の書き込み位置制御部１１５は、書き込み制御信号
１１３に基づいて、アドレスバス１１７によりローカル
メモリ１０８へのデータ書き込み位置を制御する。取り
込んだデータをローカルメモリ１０８のどこに書き込ん
だかという情報は、ＣＰＵ１０９からも内部データバス
１１２を通じて参照することができる。

【００２７】次に、図２を用いて本発明に係る並列デー
タ処理装置のＰＥ１０４の第一と第二の構成を詳細に説
明する。図２は、本発明に係る並列データ処理装置のＰ
Ｅ１０４の第一の構成を示すブロック図である。図３
は、本発明に係る並列データ処理装置のＰＥ１０４の第
二の構成を示すブロック図である。

【００２８】この第一のＰＥ１０４の構成では、ローカ
ルメモリ１０８としてデュアルポートメモリ２０１を使
用している。デュアルポートメモリ２０１は、マルチポ
ートメモリの一種であって、ポートがデュアル、すなわ
ち、２つの入出力系統を持っており、それらは独立して
制御することができる。また、入出力制御部１０７内
の、書き込み位置制御部１１５として、アドレス生成回
路２０２を、スイッチ回路１１４として、スイッチバッ
ファ２０３を用いている。

【００２９】デュアルポートメモリ２０１とスイッチバ
ッファ２０３間は、内部データバスａ２０５で接続さ
れ、デュアルポートメモリ２０１とＣＰＵ１０９との間
は、内部データバスｂ２０７で接続されている。一方、
アドレスバスａ２０４は、アドレス生成回路２０２とデ
ュアルポートメモリ２０８を接続しており、アドレスバ
スｂ２０６は、ＣＰＵ１０９とデュアルポートメモリ２
０１を接続している。

【００３０】この第一の構成を持つＰＥ１０４がデータ
を取り込む場合には、取り込み制御信号１１１がスイッ
チバッファ２０３に対して発行され、それによって、ス
イッチバッファ２０３は、データバス１０２と内部デー
タバスａ２０５を接続する。またそれと同時に、スケジ
ューリング記憶部からの書き込み制御信号１１３により
アドレス生成回路２０２は、アドレスバスａ２０４に対
し、書き込みアドレスを出力する。その結果、データバ
スより取り込んだデータが、スケジューリング記憶部に
格納されたローカルメモリの書き込み位置に書き込まれ
ることになる。

【００３１】この構成では、入力データをデュアルポー
トメモリ２０１に書き込む間でも、ＣＰＵ１０９は、内
部データバスｂ２０７とアドレスバスｂ２０６を使用す
ることにより、デュアルポートメモリ２０１にアクセス
することが可能であり、装置全体としての処理効率が低
下することはない。また、ＣＰＵ１０９は、内部データ
バスｂ２０７を通じて、スケジューリング記憶部１０６
を参照することにより、ローカルメモリ１０８のどの領
域にどのデータが格納されているかを知ることができ
る。

【００３２】一方、第二の構成のＰＥ１０４では、ロー
カルメモリ１０８を複数のメモリバンク３０１により構
成している。この第二の構成のＰＥ１０４で取り込む場
合には、取り込み制御信号１１１を受け、スイッチバッ
ファ２０３がデータバス１０２をバンク切替スイッチ３
０３に接続する。それと同時に、スケジューリング記憶
部１０６より書き込み制御信号１１３が発行され、取り
込んだデータをどのメモリバンクに書き込めばよいか
を、バンク選択制御部３０２に対して知らせるようにす
る。これを受けて、バンク選択制御部３０２は、バンク
切替スイッチ３０３を制御することにより指定したメモ
リバンク３０１とデータバス１０２を接続させ、取り込
んだデータを書き込むようにする。

【００３３】この第二の構成では、ＣＰＵ１０９は、デ
ータを書き込み中のバンク以外のバンクならば、バンク
切替スイッチ３０３を経由してアクセスすることができ
るため、データバス１０２からＰＥ１０４内に、データ
を入力している間でもＣＰＵ１０９の処理を停止させる
ことがない。また、ＣＰＵ１０９は、スケジューリング
記憶部１０６にアクセスすることにより、どのデータが
どのバンクに書き込まれているかを知ることができる。

【００３４】次に、図４を用いて本発明に係る並列デー
タ処理装置のスケジューリング動作について説明する。
図４は、スケジューリング格納部内のデータ構成を示す
模式図である。

【００３５】図４（ａ）は、取り込みデータセットに関
するスケジューリング結果４０１を示す表を示してい
る。この表の中で、データセット４０３のフィールド
は、取り込むデータセットを示している。データセット
とは、アクセスするデータを集合体として、名前を付
け、この並列データ処理装置が、同時にアクセスしよう
とするものである。例えば、ラインセンサで画像を取り
込もうとするときには、ラインセンサの一回で取り込め
る画像領域を等分割して、それぞれに名前をつければ良
い。

【００３６】取り込み判定条件４０４のフィールドは、
各データセットの取り込み判定条件を示している。この
内容は、データ判別部１０５により参照され、この値を
用いて現在データバスに伝送されているデータをＰＥ１
０４内に取り込むか否かの判定がなされる。例えば、ラ
インセンサで画像を取り込む場合には、第一の判定条件
は、第１画素から第２０００画素、第二の判定条件は、
第２００１画素から第４０００画素というようにするこ
とが考えられる。また、この判定条件を、時間に関する
条件にすることも考えられる。

【００３７】また、ローカルメモリへの書き込み位置４
０５のフィールドは、そのデータセットを取り込んだ場
合に、そのデータセットのデータを格納するローカルメ
モリ１０８の位置情報を示している。このフィールドの
値は、書き込み位置制御部１１５に転送されるデータで
あって、第一の構成で示したように、ローカルメモリ１
０８が、デュアルポートメモリ２０１の場合には、この
フィールドに、アドレス値を格納すればよく、第二の構
成で示したように、ローカルメモリ１０８が、多バンク
３０１により構成されている場合には、このフィールド
に、バンク名を格納すればよい。

【００３８】次に、図４（ｂ）は、処理データセットと
データ格納位置の対応表４０２を示している。

【００３９】この表に基づいて、ＣＰＵ１０９は、ロー
カルメモリ１０８内のどの位置にあるデータを用いて処
理をおこなえば良いかを知ることができる。本実施形態
では、ＣＰＵ１０において２つのデータセットを用いた
処理をおこなう場合を想定している。すなわち、ＣＰＵ
１０９は、１回目の処理として、位置ａａと位置ｂｂに
ある２つのデータセットを用いて処理をおこない、２回
目には、位置ｂｂと位置ｃｃにある２つのデータセット
を用いて処理をおこなうことになる。例えば、図４
（ａ）に示されるようにデータセットが定義されている
とすると、一回目のフェーズでは、書き込み位置がａａ
であるデータセットＡと、書き込み位置がｂｂであるデ
ータセットＢ、二回目のフェーズでは、書き込み位置が
ｂｂであるデータセットＢと、書き込み位置がｃｃであ
るデータセットＣが、ＣＰＵによって処理されることに
なる。

【００４０】次に、図５ないし図８を用いて本発明に係
る並列データ処理装置の動作について説明する。先ず、
図５および図６を用いて第一の例により並列データ処理
装置の動作について説明しよう。図５は、第一の例の場
合のセンサによって画像データを入力する様子を示す模
式図である。図６は、第一の例の場合のデータの到着と
その取り込み動作を従来技術による手法と対比させて示
したタイミングチャートである。

【００４１】本実施形態では、図５に示されるように、
ラインセンサ５０１で検出された画像データ５０２を並
列データ処理装置の処理対象とし、それらを複数の部分
データ５０３に分割して、各ＰＥ１０４は、それぞれの
部分データ５０３に対し処理をおこなうものとする。

【００４２】並列データ処理装置の動作として、ライン
センサ５０１から検出された順にデータがデータバスに
伝送されるので、データＡ５０３a、データＢ５０３b、
データＣ５０３cには、図６（ａ）に示すようにデータ
が取り込まれるのに時間的な間隔がある。ここでは、Ｐ
Ｅ１０４内のＣＰＵ１０９において、取り込んだ部分デ
ータ1個を対象に演算処理をおこなうものとする。

【００４３】ところで、ＣＰＵ１０９によりおこなうデ
ータ処理は、ソフトウェア処理であり、部分データの内
容によって処理時間が異なる場合がある。第一の例で
は、データ処理時間の類型として、データAの処理に要
する時間が、データＡとデータＢの到着間隔より長く、
データＢの処理に要する時間がデータＢとデータＣの到
着間隔より短い場合を取り上げ、その動作について説明
するものとする。

【００４４】このような場合に、従来技術により手法
で、データ処理をおこなおうとする場合には、図６
（ｂ）に示されるように、ＰＥ０がデータＡを処理して
いる間に、データＢが到着することになる。そのため
に、ＰＥ０では、到着から即時にデータＢを処理するこ
とができず、待ち時間が発生するか、データを取りこぼ
す恐れがある。したがって、そのような事態を回避する
ために、今までは、一つのプロセッサエレメントＰＥ１
を用いて、データＢに対する処理はＰＥ１におこなわせ
る必要があった。

【００４５】ところが、本発明によれば、図６（ｃ）の
タイミングチャートに示すように、ＰＥ０がデータＡを
処理している間にデータＢが到着しても、データＢを取
り込むことができ、データＡの処理が終了した後に、デ
ータＢがローカルメモリ内の何処に格納されているかを
参照し、データＢに対する処理をおこなうことができ
る。これは、既に説明したように、ＰＥ１０４の機構
が、データの取り込み処理とＣＰＵ１０９の動作が並列
におこなえるようになっているためである。

【００４６】次に、図７および図８を用いて第二の例に
より並列データ処理装置の動作について説明しよう。図
７は、第二の例の場合のセンサによって画像データを入
力する様子を示す模式図である。図８は、第二の例の場
合のデータの到着とその取り込み動作を従来技術による
手法と対比させて示したタイミングチャートである。

【００４７】第一の例では、データセットが１個の場合
を説明したが、第二の例は、データセットを２個とした
場合の並列データ処理装置の動作について説明する。

【００４８】すなわち、図７に示されるように画像デー
タ７０１は、部分データ７０２に分割し、一つのＰＥ１
０４において、２個の部分データを組として処理をおこ
なうものとする。ＰＥ１０４における処理では、データ
Ａ７０２aとデータＢ７０２ｂを一組、データＢ７０２
ｂとデータＣ７０２cを一組、データＣ７０２cとデータ
Ｄ７０２dを一組、データＤ７０２dとデータＥ７０２e
を一組にして処理をおこなうものとする。なお、この様
に、複数のデータセットを用いた処理が必要となる場合
としては、半導体ウェハの欠陥検査や、異物検査が挙げ
られる。この場合に、同じあるいは異なったウェハ内に
おいて、形状が等しいと思われる２つ以上の部分画像を
互いに参照することによりその部位の欠陥や異物を検出
することが可能である。

【００４９】従来の技術を用いた場合には、図８（ｂ）
に示されるようにＰＥ０は、データＡを取り込んだ後に
データＢが到着するのを待ち、データＢを取り込んだ後
に処理を開始する。データＡとデータＢを用いた処理
が、データＣの到着までに終了しない場合には、ＰＥ０
は、データＣを取り込むことができないため、データの
取りこぼしが起こる。そこでこれを回避するためには、
余分に他のプロセッサエレメントＰＥ１を用意して、Ｐ
Ｅ１にデータＢとデータＣの処理をおこなわせることが
必要となる。この様に従来の技術では、ＰＥ１０４を必
要以上に用意しなければならなくなる。

【００５０】ところが、本発明の技術を用いれば、図８
（ｃ）のタイミングチャートに示すように、ＰＥ０は、
データＡとデータＢのデータ取り込み後処理を開始する
のは、上と同じであるが、処理が終了しない間にデータ
Ｃが到着しても、データＣを取り込むことができる。図
８（ｂ）の図で示した場合には、データＣの取り込みが
完了した時点で、データＡとデータＢを用いた処理が終
了している。

【００５１】したがって、データＡとデータＢを用いた
処理が終了した時点で、PE0は、すぐにデータＢとデー
タＣを用いた処理を開始することができる。その結果、
ＰＥ数を余分に増加させることなく必要な処理をおこな
うことができる。すなわち、第二の例では、従来技術に
よる処理では、三つ必要だったＰＥが、本発明の並列デ
ータ処理装置では、一つのＰＥで処理ができることにな
る。なお、この例では、スケジューリング記憶部１０６
に記憶される内容は、図４に示したようになる。

【００５２】最後に、図９を用いて本発明に係る並列デ
ータ処理装置の適用システムについて説明する。図９
は、本発明の並列データ処理装置を用いた半導体ウェハ
の異物検査装置（または欠陥検査装置）を示す構成図で
ある。

【００５３】この異物検査装置の被検査対象は、ステー
ジ９０２上に搭載された半導体ウェハ９０１である。ス
テージ９０１は、ＸＹ方向に駆動可能になっている。そ
して、半導体ウェハ９０１の所定部位は、レンズ９０３
による結像をリニアセンサ９０４で画像データとして取
り込み、それを入力信号９０６として並列データ処理装
置９０５に伝送する。この並列データ処理装置は、上述
のＰＥ１０４を複数有する構成であり、効率的な並列処
理がおこなえるようになっている。

【００５４】一般に、半導体ウェハの異物検査または外
観検査では検出する異物または欠陥が小さいため、リニ
アセンサより検出されるデータ量が莫大なものとなる。
また、センサの検出速度も向上しており、並列データ処
理装置では莫大なデータを高速に処理する必要がある。

【００５５】本発明の並列データ処理装置を用いれば、
このような莫大なデータを処理する必要がある半導体ウ
ェハの異物検査または外観検査であっても、必要最低限
のＰＥを用いて処理をおこなうことができるため、処理
装置の価格を下げることができる。また、センサの検出
速度を上げた場合や、画像データのサンプリングを細か
くした場合などのように、データ処理装置の処理性能の
向上が必要となった場合には、搭載するＰＥの数を増加
させればよく、各種のセンサでの検出条件に合わせ、柔
軟に処理装置の構成を変更することができる。

【００５６】また、一般に、半導体ウェハ上では、同じ
チップのパターンをウェハ上に生成して、一方を検査対
象データ、他方を被検査対象データとして、そのパター
ンを比較する手法が知られている。本発明の並列データ
処理装置によれば、あるＰＥが処理の対象として取り込
むデータを、指定できるので、本実施形態の例で取り上
げたように、一方のデータセット１を検査対象データ、
他方を被検査対象データすれば、一時にＰＥの数だけ、
パターン検査ができるので、特に、このような検査のと
きに好適な発明であるといえる。なお、この方法は、プ
リント基板の場合にも応用することもできる手法であ
る。

【００５７】また、従来の検査装置では、多くのデータ
処理時間がかかるため、生産される半導体ウェハの全数
検査は不可能であり、抜き取り検査をおこなっていた。
本発明に係る並列データ処理装置ではデータバスに接続
するＰＥの数を増やすことにより処理の高速化を実現で
きるため、従来不可能であった、全数検査も可能となる
といった生産管理上の利点も生み出すことができる。

【００５８】

【発明の効果】本発明によれば、複数のプロセッサエレ
メントを有する並列データ処理装置において、プロセッ
サエレメントを有効に活用することにより、大容量のデ
ータを高速に処理することができるコストパーフォマン
スの高い並列データ処理装置を提供することができる。

【図面の簡単な説明】

【図１】本発明に係る並列データ処理装置の構成を示す
ブロック図である。

【図２】本発明に係る並列データ処理装置のＰＥ１０４
の第一の構成を示すブロック図である。

【図３】本発明に係る並列データ処理装置のＰＥ１０４
の第二の構成を示すブロック図である。

【図４】スケジューリング格納部内のデータ構成を示す
模式図である。

【図５】第一の例の場合のセンサによって画像データを
入力する様子を示す模式図である。

【図６】第一の例の場合のデータの到着とその取り込み
動作を従来技術による手法と対比させて示したタイミン
グチャートである。

【図７】第二の例の場合のセンサによって画像データを
入力する様子を示す模式図である。

【図８】第二の例の場合のデータの到着とその取り込み
動作を従来技術による手法と対比させて示したタイミン
グチャートである。

【図９】本発明の並列データ処理装置を用いた半導体ウ
ェハの異物検査装置（または欠陥検査装置）を示す構成
図である。

【符号の説明】

１０１…データ入力部、１０２…データバス、１０３ス
ケジューリング部、１０４…プロセッサエレメント、１
０５…データ判別部、１０６…スケジューリング記憶
部、１０７…入出力制御部、１０８…ローカルメモリ、
１０９…ＣＰＵ、１１０…転送制御バス、１１１…取り
込み制御信号、１１２…内部データバス…１１３…書き
込み制御信号、１１４…スイッチ回路、１１５…書き込
み位置制御部、１１６…データ取り込み判定部、１１７
…アドレスバス、１２０…データ出力部、２０１…デュ
アルポートメモリ、２０２…アドレス生成回路、２０３
…スイッチバッファ、２０４…アドレスバスａ、２０５
…内部データバスａ、２０６…アドレスバスｂ、２０７
…内部データバスｂ、３０１…メモリバンク、３０２…
バンク選択制御部、３０３…バンク切り替えスイッチ、
４０１…取り込みデータセットに関するスケジューリン
グ結果、４０２…処理データセットとデータ格納位置の
対応表、４０３…データセット、４０４…取り込み判定
条件、４０５…書き込み位置、５０１…センサ、５０２
…画像データ、５０３…部分データ、５０３a…データ
Ａ、５０３b…データＢ、５０３c…データＣ、７０１…
画像データ、７０２…部分データ、７０２a…データ
Ａ、７０２b…データＢ、７０２c…データＣ、７０２d
…データＤ、７０２e…データＥ、９０１…ステージ、
９０２…半導体ウェハ、９０３…レンズ、９０４…リニ
アセンサ、９０５…並列データ処理装置、９０６…入力
信号。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 一つ以上のプロセッサエレメントが並列
   に処理をおこなう並列データ処理装置において、 この並列データ処理装置は、 デジタル信号をデータとして入力するデータ入力部と、 前記データを伝送するデータバスと、 前記各プロセッサエレメントに処理の対象となるデータ
   セットを割り振るスケジューリング部とを備え、 前記プロセッサエレメントは、 ＣＰＵと、 ローカルメモリと、 データ取り込み判定部と、 入出力制御部とを有し、 前記データ取り込み判定部は、 データ判別部と、スケジューリング記憶部とから構成さ
   れ、 このスケジューリング記憶部には、前記スケジューリン
   グ部により、スケジューリングされたそのプロセッサエ
   レメントの処理すべきデータセットと、そのデータセッ
   トを取り込む条件と、そのデータセットを前記ローカル
   メモリに書き込む位置と、前記ＣＰＵがデータセットを
   処理する手順とを記憶して、 このデータ判別部は、そのスケジューリング記憶部に記
   憶された条件を満たすときに、前記データバスより転送
   されてくる所定のデータセットを取り込み、前記入出力
   制御部に、そのデータセットを取り込むべき旨を伝え、 前記入出力データ制御部は、前記データ判別部よりデー
   タを取り込む旨の連絡を受けたときに、取り込むべきデ
   ータセットを、そのスケジューリング記憶部に記憶され
   たローカルメモリの所定の位置に書き込み、 前記ＣＰＵは、スケジューリング記憶部に記憶されたデ
   ータセットを処理する手順から、処理が必要と判断され
   るデータセットについて、そのデータセットの格納され
   たローカルメモリの位置を参照して、そのデータセット
   を読み出し、そのデータセットを処理する手順に従っ
   て、そのデータセットの処理をおこなうことを特徴とす
   る並列データ処理装置。
2. 【請求項２】 前記ローカルメモリは、マルチポートメ
   モリであって、 前記スケジューリング記憶部に記憶されたデータセット
   を前記ローカルメモリに書き込む位置は、ローカルメモ
   リ内のアドレスであって、 前記入力制御部は、前記スケジューリング記憶部に記憶
   されたローカルメモリの所定のアドレスに書き込むこと
   を特徴とする請求項１記載の並列データ処理装置。
3. 【請求項３】 前記ローカルメモリは、複数のバンクに
   分割されたマルチバンクメモリであって、 前記スケジューリング記憶部に記憶されたデータセット
   を前記ローカルメモリに書き込む位置は、ローカルメモ
   リ内のバンクを指示する番号であって、 前記入力制御部は、前記スケジューリング記憶部に記憶
   されたローカルメモリの所定のバンクを指示する番号に
   書き込むことを特徴とする請求項１記載の並列データ処
   理装置。
4. 【請求項４】 この並列データ処理装置は、 さらに、転送制御バスを有し、 前記スケジューリング記憶部に記憶されたデータセット
   を取り込む条件は、その転送制御バス線によって伝えら
   れる情報に関する条件であって、 前記データ判別部は、転送制御バスによって伝えられる
   情報に従って、データセットの取り込みの判別をおこな
   うことを特徴とする請求項１ないし請求項３記載のいず
   れかの並列データ処理装置。
5. 【請求項５】 前記データ入力部は、画像検出手段であ
   って、 入力されるデータは、この画像検出手段により検出され
   た画像データであることを特徴とする請求項１ないし請
   求項４記載のいずれかの並列データ処理装置。
6. 【請求項６】 請求項１ないし請求項４記載のいずれか
   の並列データ処理装置を用いる半導体ウェハ、またはプ
   リント基板の検査装置において、 半導体ウェハ、またはプリント基板の一部の画像パター
   ンを入力して、 処理をおこなうデータセットの一方を、検査対象とし、 他方のデータセットを検査参照データとし、 前記プロセッサエレンメントに、同時に、この検査対象
   データと検査参照データとを取り込んで、 前記ＣＰＵで、これらを比較することにより、画像パタ
   ーンの検査をおこなうことを特徴とする半導体ウェハ、
   またはプリント基板の検査装置。
7. 【請求項７】 一つ以上のプロセッサエレメントが並列
   に処理をおこなう並列データ処理方法において、 この並列データ処理方法に用いられる並列データ処理装
   置は、 デジタル信号をデータとして入力するデータ入力部と、 前記データを伝送するデータバスと、 前記各プロセッサエレメントに処理の対象となるデータ
   セットを割り振るスケジューリング部とを備え、 前記プロセッサエレメントは、 ＣＰＵと、 ローカルメモリと、 データ取り込み判定部と、 入出力制御部とを有し、 前記データ取り込み判定部は、 データ判別部と、スケジューリング記憶部とから構成さ
   れ、 このスケジューリング記憶部には、前記スケジューリン
   グ部により、スケジューリングされたそのプロセッサエ
   レメントの処理すべきデータセットと、そのデータセッ
   トを取り込む条件と、そのデータセットを前記ローカル
   メモリに書き込む位置と、前記ＣＰＵがデータセットを
   処理する手順とを記憶して、 このデータ判別部は、そのスケジューリング記憶部に記
   憶された条件を満たすときに、前記データバスより転送
   されてくる所定のデータセットを取り込み、前記入出力
   制御部に、そのデータセットを取り込むべき旨を伝え、 前記入出力データ制御部は、前記データ判別部よりデー
   タを取り込む旨の連絡を受けたときに、取り込むべきデ
   ータセットを、そのスケジューリング記憶部に記憶され
   たローカルメモリの所定の位置に書き込み、 前記ＣＰＵは、スケジューリング記憶部に記憶されたデ
   ータセットを処理する手順から、処理が必要と判断され
   るデータセットについて、そのデータセットの格納され
   たローカルメモリの位置を参照して、そのデータセット
   を読み出し、そのデータセットを処理する手順に従っ
   て、そのデータセットの処理をおこなうことを特徴とす
   る並列データ処理方法。
8. 【請求項８】 前記並列データ処理装置は、 さらに、転送制御バスを有し、 前記スケジューリング記憶部に記憶されたデータセット
   を取り込む条件は、その転送制御バス線によって伝えら
   れる情報に関する条件であって、 前記データ判別部は、転送制御バスによって伝えられる
   情報に従って、データセットの取り込みの判別をおこな
   うことを特徴とする請求項７記載の並列データ処理方
   法。
9. 【請求項９】 前記データ入力部は、画像検出手段であ
   って、 入力されるデータは、この画像検出手段により検出され
   た画像データであることを特徴とする請求項７および請
   求項８記載のいずれかの並列データ処理方法。
10. 【請求項１０】 請求項７ないし請求項９記載のいずれ
    かの並列データ処理方法を用いた半導体ウェハ、または
    プリント基板の検査方法において、 半導体ウェハ、またはプリント基板の一部の画像パター
    ンを入力して、 処理をおこなうデータセットの一方を、検査対象とし、 他方のデータセットを検査参照データとし、 前記プロセッサエレンメントに、同時に、この検査対象
    データと検査参照データとを取り込んで、 前記ＣＰＵで、これらを比較することにより、画像パタ
    ーンの検査をおこなうことを特徴とする半導体ウェハ、
    またはプリント基板の検査方法。