JPH10240849A - 低電圧ｍｏｓｆｅｔを持つ電流ミラーを使用した積算機及び神経網シナプス - Google Patents
低電圧ｍｏｓｆｅｔを持つ電流ミラーを使用した積算機及び神経網シナプスInfo
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- JPH10240849A JPH10240849A JP9267501A JP26750197A JPH10240849A JP H10240849 A JPH10240849 A JP H10240849A JP 9267501 A JP9267501 A JP 9267501A JP 26750197 A JP26750197 A JP 26750197A JP H10240849 A JPH10240849 A JP H10240849A
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Abstract
(57)【要約】
【課題】 高密度の積算演算機と神経網の実現に効果的
なアナログ−ディジタル混合型の人工神経網を提供して
次世代コンピュータの実現を可能にすることを目的とす
る。 【解決手段】 本願発明に係る低電圧ＭＯＳＦＥＴを持
つ電流ミラーを使用した積算機は、第１電流と第２電流
を生成して第１電流から第２電流を減算して出力電流を
得る積算機において、前記第１電流を生成するために複
数のＭＯＳトランジスタでなる第１電流ミラーと、前記
第２電流を生成するために複数のＭＯＳトランジスタで
なり、前記第１電流ミラーと並列に連結された第２電流
ミラーとを含むことを特徴とする。
なアナログ−ディジタル混合型の人工神経網を提供して
次世代コンピュータの実現を可能にすることを目的とす
る。 【解決手段】 本願発明に係る低電圧ＭＯＳＦＥＴを持
つ電流ミラーを使用した積算機は、第１電流と第２電流
を生成して第１電流から第２電流を減算して出力電流を
得る積算機において、前記第１電流を生成するために複
数のＭＯＳトランジスタでなる第１電流ミラーと、前記
第２電流を生成するために複数のＭＯＳトランジスタで
なり、前記第１電流ミラーと並列に連結された第２電流
ミラーとを含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は低電圧ＭＯＳＦＥＴ
を持つ電流ミラーを使用した積算機及び神経網シナプス
（Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ Ｓｙｎａｐｓｅ）に
関するもので、特に電流ミラー回路を使用して非線形電
流を除去できる積算機に関するものである。
を持つ電流ミラーを使用した積算機及び神経網シナプス
（Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ Ｓｙｎａｐｓｅ）に
関するもので、特に電流ミラー回路を使用して非線形電
流を除去できる積算機に関するものである。
【０００２】
【従来の技術】最近ＶＬＳＩ技術が発達することにより
ディジタルシステムだけでなくてアナログシステムも集
積化することが必要になった。これはディジタル技術が
コンピュータのように制限された場所や用途にのみ使用
するのではなくて、互いに離れた場所間の通信方式や使
用者接続部の人工知能化又は神経網の実現という新たな
分野等に総合的適用が要求されるためである。
ディジタルシステムだけでなくてアナログシステムも集
積化することが必要になった。これはディジタル技術が
コンピュータのように制限された場所や用途にのみ使用
するのではなくて、互いに離れた場所間の通信方式や使
用者接続部の人工知能化又は神経網の実現という新たな
分野等に総合的適用が要求されるためである。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな背景で一般の演算という側面と実際の外部と接続或
いは模擬実現という側面で従来のＶＬＳＩ技術であるデ
ィジタル回路或いはシステムの限界が表に現れている。
これは従来のＶＬＳＩ技術による全ての信号処理過程の
基本になる積算機能の実現にあって、所要のチップ面積
の大変な増加と同期式動作による速度制限という問題が
生じるからである。一方、現在までのアナログ集積回路
方式は制限された精密度と設計の難易度のため一般にＶ
ＬＳＩ化が難しいという問題があった。
うな背景で一般の演算という側面と実際の外部と接続或
いは模擬実現という側面で従来のＶＬＳＩ技術であるデ
ィジタル回路或いはシステムの限界が表に現れている。
これは従来のＶＬＳＩ技術による全ての信号処理過程の
基本になる積算機能の実現にあって、所要のチップ面積
の大変な増加と同期式動作による速度制限という問題が
生じるからである。一方、現在までのアナログ集積回路
方式は制限された精密度と設計の難易度のため一般にＶ
ＬＳＩ化が難しいという問題があった。
【０００４】本発明は、このような従来の問題点を解決
すべくなされたもので、ＶＬＳＩ技術を使用して低電圧
レベルで動作可能な高性能の積算機及び神経網シナプス
を提供することを目的としている。
すべくなされたもので、ＶＬＳＩ技術を使用して低電圧
レベルで動作可能な高性能の積算機及び神経網シナプス
を提供することを目的としている。
【０００５】さらに、本発明は、神経網実現に効果的な
アナログ−ディジタル混合（Ｈｙｂｒｉｄ）型の人工知
能シナプスを提供して次世代コンピュータの実現を可能
となるようにする積算機及び神経網シナプスを提供する
ことも目的としている。
アナログ−ディジタル混合（Ｈｙｂｒｉｄ）型の人工知
能シナプスを提供して次世代コンピュータの実現を可能
となるようにする積算機及び神経網シナプスを提供する
ことも目的としている。
【０００６】
【課題を解決するための手段】本発明は、前述の課題を
解決するために、第１電流と第２電流を生成して第１電
流から第２電流を減算して出力電流を得る積算機におい
て、前記第１電流を生成するために複数のＭＯＳトラン
ジスタでなる第１電流ミラーと、前記第２電流を生成す
るために複数のＭＯＳトランジスタでなり、前記第１電
流ミラーと並列に連結された第２電流ミラーとを包含し
てなる積算機を提供する。
解決するために、第１電流と第２電流を生成して第１電
流から第２電流を減算して出力電流を得る積算機におい
て、前記第１電流を生成するために複数のＭＯＳトラン
ジスタでなる第１電流ミラーと、前記第２電流を生成す
るために複数のＭＯＳトランジスタでなり、前記第１電
流ミラーと並列に連結された第２電流ミラーとを包含し
てなる積算機を提供する。
【０００７】又、本発明は第１電流を生成するために複
数のＭＯＳトランジスタでなる第１電流ミラーと、第２
電流を形成するために複数のＭＯＳトランジスタでな
り、前記第１電流ミラーと並列に連結された第２電流ミ
ラーと、制御信号に応答して前記第１電流から前記第２
電流が減算された出力電流を出力するスイッチング手段
とを包含してなる神経網シナプスを提供する。
数のＭＯＳトランジスタでなる第１電流ミラーと、第２
電流を形成するために複数のＭＯＳトランジスタでな
り、前記第１電流ミラーと並列に連結された第２電流ミ
ラーと、制御信号に応答して前記第１電流から前記第２
電流が減算された出力電流を出力するスイッチング手段
とを包含してなる神経網シナプスを提供する。
【０００８】
【発明の実施の形態】以下、添付図面を参照しながら本
発明に係る実施の形態について説明する。なお、各実施
の形態間において共通する部分、部位には同一の符号を
付し、重複する説明は省略する。
発明に係る実施の形態について説明する。なお、各実施
の形態間において共通する部分、部位には同一の符号を
付し、重複する説明は省略する。
【０００９】図１ＡにＭＯＳＦＥＴのシンボルを、図１
ＢはＭＯＳＦＥＴの非飽和領域（ｔｒｉｏｄｅ領域）で
の等価モデルを夫々図示するが、非飽和領域でのドレイ
ン特性は下の式（１）、（２）のように表示される。
ＢはＭＯＳＦＥＴの非飽和領域（ｔｒｉｏｄｅ領域）で
の等価モデルを夫々図示するが、非飽和領域でのドレイ
ン特性は下の式（１）、（２）のように表示される。
【００１０】
【数１】
【数２】 前記式（１）と式（２）でμは多数キャリアの移動度、
Ｃｏｘは単位面積当のゲートキャパシタンス、Ｌはチャ
ネルの長さ、Ｗはチャネルの幅（Ｌに垂直方向）、ＶDS
はドレイン及びソース端子間の電圧、ＶGSはゲート及び
ソース端子間の電圧、ＶT はしきい電圧を示す。
Ｃｏｘは単位面積当のゲートキャパシタンス、Ｌはチャ
ネルの長さ、Ｗはチャネルの幅（Ｌに垂直方向）、ＶDS
はドレイン及びソース端子間の電圧、ＶGSはゲート及び
ソース端子間の電圧、ＶT はしきい電圧を示す。
【００１１】図２に本発明に係る積算機回路が図示され
ている。
ている。
【００１２】図２を参照すると本発明による積算機は第
１供給電圧（Ｖ1 ）と接地電圧（ＧＮＤ）の間に３個の
電流ミラーを包含する。第１電流ミラーはｐ−チャネル
ＭＯＳＦＥＴ（Ｍ３）、ｎ−チャネルＭＯＳＦＥＴ（Ｍ
１）およびｐ−チャネルＭＯＳＦＥＴ（Ｍ７）を包含
し、第２電流ミラーはｐ−チャネルＭＯＳＦＥＴ（Ｍ
４）、ｎ−チャネルＭＯＳＦＥＴ（Ｍ２）及びｐ−チャ
ネルＭＯＳＦＥＴ（Ｍ５）を包含し、第３電流ミラーは
ｎ−チャネルＭＯＳＦＥＴ（Ｍ６）、ｎ−チャネルＭＯ
ＳＦＥＴ（Ｍ８）を包含する。
１供給電圧（Ｖ1 ）と接地電圧（ＧＮＤ）の間に３個の
電流ミラーを包含する。第１電流ミラーはｐ−チャネル
ＭＯＳＦＥＴ（Ｍ３）、ｎ−チャネルＭＯＳＦＥＴ（Ｍ
１）およびｐ−チャネルＭＯＳＦＥＴ（Ｍ７）を包含
し、第２電流ミラーはｐ−チャネルＭＯＳＦＥＴ（Ｍ
４）、ｎ−チャネルＭＯＳＦＥＴ（Ｍ２）及びｐ−チャ
ネルＭＯＳＦＥＴ（Ｍ５）を包含し、第３電流ミラーは
ｎ−チャネルＭＯＳＦＥＴ（Ｍ６）、ｎ−チャネルＭＯ
ＳＦＥＴ（Ｍ８）を包含する。
【００１３】第１電流ミラーのｐ−チャネルＭＯＳＦＥ
Ｔ（Ｍ７）は第３電流ミラーのｎ−チャネルＭＯＳＦＥ
Ｔ（Ｍ８）と連結されて、第２電流ミラーのｐ−チャネ
ルＭＯＳＦＥＴ（Ｍ５）は第３電流ミラーのｎ−チャネ
ルＭＯＳＦＥＴ（Ｍ６）と連結される。
Ｔ（Ｍ７）は第３電流ミラーのｎ−チャネルＭＯＳＦＥ
Ｔ（Ｍ８）と連結されて、第２電流ミラーのｐ−チャネ
ルＭＯＳＦＥＴ（Ｍ５）は第３電流ミラーのｎ−チャネ
ルＭＯＳＦＥＴ（Ｍ６）と連結される。
【００１４】上記構成でｎ−チャネルＭＯＳＦＥＴはｐ
−チャネルＭＯＳＦＥＴに、ｐ−チャネルＭＯＳＦＥＴ
はｎ−チャネルＭＯＳＦＥＴによって夫々代替できる
が、上記図２のように構成するほうがＭＯＳＦＥＴの特
性上の最上の特性を持つことになる。
−チャネルＭＯＳＦＥＴに、ｐ−チャネルＭＯＳＦＥＴ
はｎ−チャネルＭＯＳＦＥＴによって夫々代替できる
が、上記図２のように構成するほうがＭＯＳＦＥＴの特
性上の最上の特性を持つことになる。
【００１５】上記のような構成を持つ図２の動作を詳細
に説明する。
に説明する。
【００１６】前記式（１）によりｎ−チャネルＭＯＳＦ
ＥＴ（Ｍ１）に流れる電流（Ｉ1DS）は式（３）のよう
に、ｎ−チャネルＭＯＳＦＥＴ（Ｍ２）に流れる電流
（Ｉ2D S ）は式（４）のように表示される。
ＥＴ（Ｍ１）に流れる電流（Ｉ1DS）は式（３）のよう
に、ｎ−チャネルＭＯＳＦＥＴ（Ｍ２）に流れる電流
（Ｉ2D S ）は式（４）のように表示される。
【００１７】
【数３】
【数４】 前記式（３）と式（４）で、αは（Ｃｏｘ・Ｗ・μ）Ｌ
である。
である。
【００１８】ｐ−チャネルＭＯＳＦＥＴ（Ｍ３）に流れ
る電流Ｉ′1DS はｎ−チャネルＭＯＳＦＥＴ（Ｍ１）に
流れる電流Ｉ1DS と同一な大きさを持つ。又、ｐ−チャ
ネルＭＯＳＦＥＴ（Ｍ７）とｐ−チャネルＭＯＳＦＥＴ
（Ｍ３）とは第１電流ミラーとなっているからｐ−チャ
ネルＭＯＳＦＥＴ（Ｍ７）にながれる電流Ｉ1 とｐ−チ
ャネルＭＯＳＦＥＴ（Ｍ３）にながれる電流Ｉ′1DS と
は同一な大きさを持つ。結果的に第１電流ミラーの機能
により電流Ｉ1 は電流Ｉ1DS と同一である。
る電流Ｉ′1DS はｎ−チャネルＭＯＳＦＥＴ（Ｍ１）に
流れる電流Ｉ1DS と同一な大きさを持つ。又、ｐ−チャ
ネルＭＯＳＦＥＴ（Ｍ７）とｐ−チャネルＭＯＳＦＥＴ
（Ｍ３）とは第１電流ミラーとなっているからｐ−チャ
ネルＭＯＳＦＥＴ（Ｍ７）にながれる電流Ｉ1 とｐ−チ
ャネルＭＯＳＦＥＴ（Ｍ３）にながれる電流Ｉ′1DS と
は同一な大きさを持つ。結果的に第１電流ミラーの機能
により電流Ｉ1 は電流Ｉ1DS と同一である。
【００１９】同様に、ｐ−チャネルＭＯＳＦＥＴ（Ｍ
４）に流れる電流Ｉ′2DS はｎ−チャネルＭＯＳＦＥＴ
（Ｍ２）に流れる電流Ｉ2DS と同一な大きさを持つ。
又、ｐ−チャネルＭＯＳＦＥＴ（Ｍ４）と（Ｍ５）とは
第２電流ミラーとなっているからｐ−チャネルＭＯＳＦ
ＥＴ（Ｍ５）にながれる電流Ｉ′3DS とｐ−チャネルＭ
ＯＳＦＥＴ（Ｍ４）にながれる電流Ｉ′2DS とは同一な
大きさを持つ。そして、ｎ−チャネルＭＯＳＦＥＴ（Ｍ
６）はｐ−チャネルＭＯＳＦＥＴ（Ｍ５）に直列に接続
されているから電流Ｉ3DS と電流Ｉ′3DS とは同一であ
る。反面、ｎ−チャネルＭＯＳＦＥＴ（Ｍ６）とｎ−チ
ャネルＭＯＳＦＥＴ（Ｍ８）とは第３電流ミラーを形成
するから電流Ｉ2 と電流Ｉ2DS とは同一である。
４）に流れる電流Ｉ′2DS はｎ−チャネルＭＯＳＦＥＴ
（Ｍ２）に流れる電流Ｉ2DS と同一な大きさを持つ。
又、ｐ−チャネルＭＯＳＦＥＴ（Ｍ４）と（Ｍ５）とは
第２電流ミラーとなっているからｐ−チャネルＭＯＳＦ
ＥＴ（Ｍ５）にながれる電流Ｉ′3DS とｐ−チャネルＭ
ＯＳＦＥＴ（Ｍ４）にながれる電流Ｉ′2DS とは同一な
大きさを持つ。そして、ｎ−チャネルＭＯＳＦＥＴ（Ｍ
６）はｐ−チャネルＭＯＳＦＥＴ（Ｍ５）に直列に接続
されているから電流Ｉ3DS と電流Ｉ′3DS とは同一であ
る。反面、ｎ−チャネルＭＯＳＦＥＴ（Ｍ６）とｎ−チ
ャネルＭＯＳＦＥＴ（Ｍ８）とは第３電流ミラーを形成
するから電流Ｉ2 と電流Ｉ2DS とは同一である。
【００２０】従って、出力端の電流Ｉ0 ＝Ｉ1 −Ｉ2 ＝
Ｉ1DS −Ｉ2DS であるから、最終的に下の式（５）のよ
うな結果を得る。
Ｉ1DS −Ｉ2DS であるから、最終的に下の式（５）のよ
うな結果を得る。
【００２１】
【数５】 結局、式（５）のように、出力電流Ｉ0 は供給電圧Ｖ1
とｎ−チャネルＭＯＳＦＥＴ（Ｍ２）のゲートに印加さ
れる電圧Ｖ3 を固定し、ｎ−チャネルＭＯＳＦＥＴ（Ｍ
１）のゲートに印加される電圧Ｖ2 が外部から印加され
る場合、最終電流Ｉ0 は電圧Ｖ2 の変化に線形変化する
ことが分かる。即ち、出力電流Ｉ0 は２次項であるＶT
項を持たないから図２の回路は積算機として利用するこ
とができる。又、供給電圧Ｖ1 と接地電圧の間には２段
に素子が構成されることにより電圧の損失が小さいから
低電圧で動作になる。
とｎ−チャネルＭＯＳＦＥＴ（Ｍ２）のゲートに印加さ
れる電圧Ｖ3 を固定し、ｎ−チャネルＭＯＳＦＥＴ（Ｍ
１）のゲートに印加される電圧Ｖ2 が外部から印加され
る場合、最終電流Ｉ0 は電圧Ｖ2 の変化に線形変化する
ことが分かる。即ち、出力電流Ｉ0 は２次項であるＶT
項を持たないから図２の回路は積算機として利用するこ
とができる。又、供給電圧Ｖ1 と接地電圧の間には２段
に素子が構成されることにより電圧の損失が小さいから
低電圧で動作になる。
【００２２】図３は本発明の他の実施例による神経網シ
ナプスを示す回路として、前記図２で電圧Ｖ1 と電圧Ｖ
3 を固定させて、電圧Ｖ2 が神経網のシナプスウェート
（Ｓｙｎａｐｓｅ ｗｅｉｇｈｔ）役割をするようにし
てから、出力端（Ｂ）と負荷の間にゲートに神経状態
（ｎｅｕｒａｌ ｓｔａｔｅ）をパルスとして印加され
るｎ−チャネルＭＯＳＦＥＴ（Ｍ９）を接続して構成
し、フィードバックキャパシタとして神経状態を蓄積さ
せる神経網シナプスの基本構造を実現することができ
る。
ナプスを示す回路として、前記図２で電圧Ｖ1 と電圧Ｖ
3 を固定させて、電圧Ｖ2 が神経網のシナプスウェート
（Ｓｙｎａｐｓｅ ｗｅｉｇｈｔ）役割をするようにし
てから、出力端（Ｂ）と負荷の間にゲートに神経状態
（ｎｅｕｒａｌ ｓｔａｔｅ）をパルスとして印加され
るｎ−チャネルＭＯＳＦＥＴ（Ｍ９）を接続して構成
し、フィードバックキャパシタとして神経状態を蓄積さ
せる神経網シナプスの基本構造を実現することができ
る。
【００２３】以上のように本発明は前述した実施例と図
面に限定されることではなくて、本発明の技術的思想を
逸脱しない範囲内でいろんな置換と変更可能とすること
は当然とする。
面に限定されることではなくて、本発明の技術的思想を
逸脱しない範囲内でいろんな置換と変更可能とすること
は当然とする。
【００２４】
【発明の効果】本発明は高密度の積算演算機と神経網の
実現に効果的なアナログ−ディジタル混合型の人工神経
網を提供して次世代コンピュータの実現を可能にするこ
とができるという効果を奏する。
実現に効果的なアナログ−ディジタル混合型の人工神経
網を提供して次世代コンピュータの実現を可能にするこ
とができるという効果を奏する。
【図１】図１（Ａ）はＭＯＳＦＥＴのシンボルを示す概
念図であり、図１（Ｂ）はＭＯＳＦＥＴの非飽和領域で
の等価モデル回路図である。
念図であり、図１（Ｂ）はＭＯＳＦＥＴの非飽和領域で
の等価モデル回路図である。
【図２】本発明の一実施例による積算機の回路図であ
る。
る。
【図３】本発明の他の実施例による神経網シナプスを示
す回路図である。
す回路図である。
【符号の説明】 Ｍ１、Ｍ２、・・・、Ｍ９ ＭＯＳＦＥＴ
Claims (17)
- 【請求項１】 第１電流と第２電流を生成して第１電流
から第２電流を減算して出力電流を得る積算機におい
て、 前記第１電流を生成するために複数のＭＯＳトランジス
タでなる第１電流ミラーと、 前記第２電流を生成するために複数のＭＯＳトランジス
タでなり、前記第１電流ミラーと並列に連結された第２
電流ミラーとを含むことを特徴とする低電圧ＭＯＳＦＥ
Ｔを持つ電流ミラーを使用した積算機。 - 【請求項２】 前記第２電流ミラーは、 第３電流を形成するために複数のＭＯＳトランジスタで
なる第３電流ミラーと、 前記第２電流を形成するために複数のＭＯＳトランジス
タでなり、前記第３電流ミラーと連結された第４電流ミ
ラーとを包含することを特徴とする請求項１記載の低電
圧ＭＯＳＦＥＴを持つ電流ミラーを使用した積算機。 - 【請求項３】 前記第１電流ミラーは、 第１外部電圧信号に応答してターンオンされ、ソースが
接地電圧レベルに接続された第１ＭＯＳトランジスタ
と、 夫々前記第１ＭＯＳトランジスタのドレインに連結され
たドレイン及びゲートと、供給電圧端に接続されたソー
スを持つ第２ＭＯＳトランジスタと、 前記第２ＭＯＳトランジスタのゲートに接続されたゲー
トと、供給電圧端に接続されたソースと、前記第２電流
ミラーに連結されたドレインを持つ第３ＭＯＳトランジ
スタとを包含することを特徴とする請求項２記載の低電
圧ＭＯＳＦＥＴを持つ電流ミラーを使用した積算機。 - 【請求項４】 前記第３電流ミラーは、 接地電圧レベルに接続されたソースを持ち、第２外部電
圧信号に応答してターンオンされる第４ＭＯＳトランジ
スタと、 夫々前記第４ＭＯＳトランジスタのドレインに接続され
たドレイン及びゲートと、供給電圧端に接続されたソー
スを持つ第５ＭＯＳトランジスタと、 前記第５ＭＯＳトランジスタのゲートに接続されたゲー
トと、供給電圧端に接続されたソースと、前記第４電流
ミラーに連結されたドレインを持つ第６ＭＯＳトランジ
スタとを包含することを特徴とする請求項３記載の低電
圧ＭＯＳＦＥＴを持つ電流ミラーを使用した積算機。 - 【請求項５】 前記第４電流ミラーは、 夫々前記第３電流ミラーに連結されたドレイン及びゲー
トと、接地電圧レベルに接続されたソースを持つ第７Ｍ
ＯＳトランジスタと、 前記第７ＭＯＳトランジスタのゲートに接続されたゲー
トと、前記第１電流ミラーに連結されたドレインと、接
地電圧レベルに接続されたソースとを持つ第８ＭＯＳト
ランジスタとを包含することを特徴とする請求項４記載
の低電圧ＭＯＳＦＥＴを持つ電流ミラーを使用した積算
機。 - 【請求項６】 前記第１外部電圧信号は可変電圧で、前
記第２外部電圧信号は固定された電圧であることを特徴
とする請求項３記載の低電圧ＭＯＳＦＥＴを持つ電流ミ
ラーを使用した積算機。 - 【請求項７】 前記第１外部電圧信号は固定電圧で、前
記第２外部電圧信号は可変電圧であることを特徴とする
請求項３記載の低電圧ＭＯＳＦＥＴを持つ電流ミラーを
使用した積算機。 - 【請求項８】 第１電流を生成するために複数のＭＯＳ
トランジスタでなる第１電流ミラーと、 第２電流を形成するために複数のＭＯＳトランジスタで
なり、前記第１電流ミラーと並列に連結された第２電流
ミラーと、 制御信号に応答して前記第１電流から前記第２電流が減
算された出力電流を出力するスイッチング手段とを包含
することを特徴とする神経網シナプス。 - 【請求項９】 前記制御信号は神経パルスであることを
特徴とする請求項８記載の神経網シナプス。 - 【請求項１０】 前記第２電流ミラーは、 第３電流を形成するために複数のＭＯＳトランジスタで
なる第３電流ミラーと、 前記第２電流を形成するために複数のＭＯＳトランジス
タでなり、前記第３電流ミラーと連結された第４電流ミ
ラーと、を包含することを特徴とする請求項９記載の神
経網シナプス。 - 【請求項１１】 前記第１電流ミラーは、 第１外部電圧信号に応答してターンオンされ、ソースが
接地電圧レベルに接続された第１ＭＯＳトランジスタ
と、 夫々前記第１ＭＯＳトランジスタのドレインに連結され
たドレイン及びゲートと、供給電圧端に接続されたソー
スを持つ第２ＭＯＳトランジスタと、 前記第２ＭＯＳトランジスタのゲートに接続されたゲー
トと、供給電圧端に接続されたソースと、前記第２電圧
ミラーに連結されたドレインを持つ第３ＭＯＳトランジ
スタと、を包含することを特徴とする請求項１０記載の
神経網シナプス。 - 【請求項１２】 前記第３電流ミラーは、 接地電圧レベルに接続されたソースを持ち、第２外部電
圧信号に応答してターンオンされる第４ＭＯＳトランジ
スタと、 夫々前記第４ＭＯＳトランジスタのドレインに接続され
たドレイン及びゲートと、供給電圧端に接続されたソー
スを持つ第５ＭＯＳトランジスタと、 前記第５ＭＯＳトランジスタのゲートに接続されたゲー
トと、供給電圧端に接続されたソースと、前記第４電流
ミラーに連結されたドレインとを持つ第６ＭＯＳトラン
ジスタとを包含することを特徴とする請求項１１記載の
神経網シナプス。 - 【請求項１３】 前記第４電流ミラーは、夫々前記第３
電流ミラーに連結されたドレイン及びゲートと、接地電
圧レベルに接続されたソースを持つ第７ＭＯＳトランジ
スタと、前記第７ＭＯＳトランジスタのゲートに接続さ
れたゲートと、前記第１電流ミラーに連結されたドレイ
ンと、接地電圧レベルに接続されたソースを持つ第８Ｍ
ＯＳトランジスタと、を包含してなる請求項１２記載の
神経網シナプス。 - 【請求項１４】 前記第１外部電圧信号は可変電圧で、
前記第２外部電圧信号は固定された電圧であることを特
徴とする請求項１１記載の低電圧ＭＯＳＦＥＴを持つ電
流ミラーを使用した積算機。 - 【請求項１５】 前記第１外部電圧信号は固定電圧で、
前記第２外部電圧信号は可変電圧であることを特徴とす
る請求項１１記載の積算機。 - 【請求項１６】 前記第１外部電圧信号はウェート（ｗ
ｅｉｇｈｔ）信号であることを特徴とする請求項１４記
載の神経網シナプス。 - 【請求項１７】 前記第２外部電圧信号はウェート（ｗ
ｅｉｇｈｔ）信号であることを特徴とする請求項１５記
載の神経網シナプス。
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