JPS6236848A - 半導体集積回路の内部電源電圧発生回路 - Google Patents
半導体集積回路の内部電源電圧発生回路Info
- Publication number
- JPS6236848A JPS6236848A JP60176331A JP17633185A JPS6236848A JP S6236848 A JPS6236848 A JP S6236848A JP 60176331 A JP60176331 A JP 60176331A JP 17633185 A JP17633185 A JP 17633185A JP S6236848 A JPS6236848 A JP S6236848A
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- JP
- Japan
- Prior art keywords
- power supply
- internal power
- generation circuit
- channel mos
- supply voltage
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路において、外部電源をもと
にチップ上で内部電源電圧を発生させる回路に関するも
のである。
にチップ上で内部電源電圧を発生させる回路に関するも
のである。
（従来の技術〕
第３図は従来の抵抗分割による、内部電源電圧を発生さ
せる回路を示す。図において、８は抵抗値Ｒ８を有する
抵抗で、一端は正の外部電源ＶｃＣに接続され、他端は
ノードＮ８に接続されている。９は抵抗値Ｒ９を有する
抵抗で、一端はノードＮ８に接続され、他端はグランド
端子に接続されている。 ノードＮ８の出力であるＶｌ
には、し、これを内部電源電圧として使用する。今簡単
のため、Ｒ８−Ｒ９とすると、■１には、Ｖ ｌ ＝
−Ｖ ｃ ｃの電圧が発生する。
せる回路を示す。図において、８は抵抗値Ｒ８を有する
抵抗で、一端は正の外部電源ＶｃＣに接続され、他端は
ノードＮ８に接続されている。９は抵抗値Ｒ９を有する
抵抗で、一端はノードＮ８に接続され、他端はグランド
端子に接続されている。 ノードＮ８の出力であるＶｌ
には、し、これを内部電源電圧として使用する。今簡単
のため、Ｒ８−Ｒ９とすると、■１には、Ｖ ｌ ＝
−Ｖ ｃ ｃの電圧が発生する。
従来の内部電源電圧発生回路においては、常に抵抗８及
び９を介して、外部電源Ｖｃｃからグランド端子に電流
が流れており、消費電力が大きくなるという欠点がある
。さらには、この消費電力を小さくしようとして、抵抗
８及び９の抵抗値Ｒ８及びＲ９を大きくすると、ノード
Ｎ８の出力インピーダンスが高くなり、ノードＮ８から
大電流をとり出せなくなるという欠点がある。
び９を介して、外部電源Ｖｃｃからグランド端子に電流
が流れており、消費電力が大きくなるという欠点がある
。さらには、この消費電力を小さくしようとして、抵抗
８及び９の抵抗値Ｒ８及びＲ９を大きくすると、ノード
Ｎ８の出力インピーダンスが高くなり、ノードＮ８から
大電流をとり出せなくなるという欠点がある。
この発明は上記のような問題点を解決するためになされ
たもので、低消費電力で、かつ、出力インピーダンスの
低い内部電源電圧を発生できる回路を得ることを目的と
する。
たもので、低消費電力で、かつ、出力インピーダンスの
低い内部電源電圧を発生できる回路を得ることを目的と
する。
この発明に係る内部電源電圧発生回路は、第１の基準電
圧に対しレベルシフトした電圧を発生する第１．第２の
基準電圧発生回路と、その各々の出力で制御されるＮチ
ャンネルＭＯＳトランジスタ及びＰチャンネルＭＯＳト
ランジスタからなる出力段とで構成したものである。
圧に対しレベルシフトした電圧を発生する第１．第２の
基準電圧発生回路と、その各々の出力で制御されるＮチ
ャンネルＭＯＳトランジスタ及びＰチャンネルＭＯＳト
ランジスタからなる出力段とで構成したものである。
この発明による内部電源電圧発生回路では、上記のよう
に構成することにより、第１．第２の基準電圧発生回路
により定常電流を低く抑え、かつ出力段からの出力が所
定の内部電源電圧からずれた場合には該出力段のＮおよ
びＰチャンネルＭＯＳトランジスタの一方が導通、他方
が非導通となってその出力を所定値に戻すように働くか
ら出力インピーダンスが低く、取り出し電力を高くする
ことができる。
に構成することにより、第１．第２の基準電圧発生回路
により定常電流を低く抑え、かつ出力段からの出力が所
定の内部電源電圧からずれた場合には該出力段のＮおよ
びＰチャンネルＭＯＳトランジスタの一方が導通、他方
が非導通となってその出力を所定値に戻すように働くか
ら出力インピーダンスが低く、取り出し電力を高くする
ことができる。
以下、この発明の一実施例を図について説明する。
この発明は、ＮチャンネルＭＯＳトランジスタと、Ｐチ
ャンネルＭＯＳトランジスタの両方を用いたＣ−ＭＯ３
回路によく適用されるものであるので、以下これを用い
て説明する。第１図は、この発明の一実施例による半導
体集積回路の内部電源電圧発生回路を示し、図において
、３は第１の基準電圧発生回路で、抵抗１と２、及びＮ
チャンネルＭＯＳトランジスタＱ１とＱ２で構成されて
いる。
ャンネルＭＯＳトランジスタの両方を用いたＣ−ＭＯ３
回路によく適用されるものであるので、以下これを用い
て説明する。第１図は、この発明の一実施例による半導
体集積回路の内部電源電圧発生回路を示し、図において
、３は第１の基準電圧発生回路で、抵抗１と２、及びＮ
チャンネルＭＯＳトランジスタＱ１とＱ２で構成されて
いる。
１は抵抗値Ｒ１を有する抵抗で、一端は■ＣＣに接続さ
れ、他端はノードＮ１に接続されている。
れ、他端はノードＮ１に接続されている。
ＱｌはＮチャンネルＭＯＳトランジスタで、そのゲート
とドレインはノードＮｌに接続され、ソースはノードＮ
２に接続されている。Ｑ２はＮチャンネルＭＯＳトラン
ジスタで、そのゲートとドレインはノードＮ２に接続さ
れ、ソースはノー１！Ｎ３に接続されている。２は抵抗
値Ｒ２を有する抵抗で、一端はノードＮ３に接続され、
他端はグランド端子に接続されている。
とドレインはノードＮｌに接続され、ソースはノードＮ
２に接続されている。Ｑ２はＮチャンネルＭＯＳトラン
ジスタで、そのゲートとドレインはノードＮ２に接続さ
れ、ソースはノー１！Ｎ３に接続されている。２は抵抗
値Ｒ２を有する抵抗で、一端はノードＮ３に接続され、
他端はグランド端子に接続されている。
６は第２の基準電圧発生回路で、抵抗４と５及びＰチャ
ンネルＭＯＳトランジスタＱ３と０４で構成されている
。
ンネルＭＯＳトランジスタＱ３と０４で構成されている
。
４は抵抗値Ｒ４を有する抵抗で、一端はＶｃｃに接続さ
れ、他端はノードＮ４に接続されている。
れ、他端はノードＮ４に接続されている。
Ｑ３はＰチャンネルＭＯＳトランジスタで、そのドレイ
ンはノードＮ４に接続され、ゲートとソースはノードＮ
５に接続されている。Ｑ４はＰチャンネルＭＯＳトラン
ジスタで、そのドレインはノードＮ５に接続され、ゲー
トとソースはノードＮ６に接続されている。５は抵抗値
Ｒ５を有する抵抗で、一端はノードＮ６に接続され、他
端はグランド端子に接続されている。
ンはノードＮ４に接続され、ゲートとソースはノードＮ
５に接続されている。Ｑ４はＰチャンネルＭＯＳトラン
ジスタで、そのドレインはノードＮ５に接続され、ゲー
トとソースはノードＮ６に接続されている。５は抵抗値
Ｒ５を有する抵抗で、一端はノードＮ６に接続され、他
端はグランド端子に接続されている。
７は内部電源電圧出力段でＮチャンネルＭＯＳトランジ
スタＱ５と、ＰチャンネルＭｏ５ｔ−ランジスタＱ６か
ら構成されている。Ｑ５はＮチャンネルＭＯＳトランジ
スタで、そのゲートはノードＮ１に接続され、ドレイン
ばＶｃｃに接続され、ソースはノー１”Ｎ７に接続され
ている。Ｑ６はＰチャンネルＭＯＳトランジスタで、そ
のゲー１へはノードＮ６に接続され、ドレインはノード
Ｎ７に接続され、ソースはグランド端子に接続されてい
る。
スタＱ５と、ＰチャンネルＭｏ５ｔ−ランジスタＱ６か
ら構成されている。Ｑ５はＮチャンネルＭＯＳトランジ
スタで、そのゲートはノードＮ１に接続され、ドレイン
ばＶｃｃに接続され、ソースはノー１”Ｎ７に接続され
ている。Ｑ６はＰチャンネルＭＯＳトランジスタで、そ
のゲー１へはノードＮ６に接続され、ドレインはノード
Ｎ７に接続され、ソースはグランド端子に接続されてい
る。
上記のように構成された内部電源電圧を発生させる回路
は、次のように動作する。
は、次のように動作する。
第１の基準電圧発生回路３において、Ｒ１＝Ｒ２として
、ＮチャンネルＭＯＳトランジスタＱ１と０２に同じ特
性を持つｌ−ランジスタを使用すると、ノードＮ２の電
位は１ ／ ２ Ｖ ｃ ｃとなる。Ｒ１及びＲ２の値
を大きくしてＶｃｃとグランド端子の間にわずかの電流
が流れるようにすると、ノードＮ１には、ノードＮ２に
対して、ＮチャンネルＭＯ３１ランジスタの闇値電圧Ｖ
ＴＨＮ分だけ高い電圧が発生する。すなわち、ノードＮ
１には１／ ２ Ｖ ｃ ｃ ＋ＶＴＨＮの電位が発生
する。
、ＮチャンネルＭＯＳトランジスタＱ１と０２に同じ特
性を持つｌ−ランジスタを使用すると、ノードＮ２の電
位は１ ／ ２ Ｖ ｃ ｃとなる。Ｒ１及びＲ２の値
を大きくしてＶｃｃとグランド端子の間にわずかの電流
が流れるようにすると、ノードＮ１には、ノードＮ２に
対して、ＮチャンネルＭＯ３１ランジスタの闇値電圧Ｖ
ＴＨＮ分だけ高い電圧が発生する。すなわち、ノードＮ
１には１／ ２ Ｖ ｃ ｃ ＋ＶＴＨＮの電位が発生
する。
第２の基準電圧発生回路６において、Ｒ４＝Ｒ５として
ＰチャンネルＭｏ３ｔ−ランジスタＱ３とＱ４に、同じ
特性を持つトランジスタを使用すると、ノードＮ５の電
位は１／２ｖＣＣとなる。Ｒ４及びＲ５の値を大きくし
てＶｃｃとグランド端子の間にわずかの電流が流れるよ
うにすると、ノードＮ６にはノードＮ５に対してＰチャ
ンネルＭＯＳトランジスタの闇値電圧ＩＶＴＨＰＩ分だ
け低い電圧が発生する。すなわち、ノードＮ６には、１
／２Ｖｃｃ−ＩＶＴＨＰ ｌの電圧が発生する。
ＰチャンネルＭｏ３ｔ−ランジスタＱ３とＱ４に、同じ
特性を持つトランジスタを使用すると、ノードＮ５の電
位は１／２ｖＣＣとなる。Ｒ４及びＲ５の値を大きくし
てＶｃｃとグランド端子の間にわずかの電流が流れるよ
うにすると、ノードＮ６にはノードＮ５に対してＰチャ
ンネルＭＯＳトランジスタの闇値電圧ＩＶＴＨＰＩ分だ
け低い電圧が発生する。すなわち、ノードＮ６には、１
／２Ｖｃｃ−ＩＶＴＨＰ ｌの電圧が発生する。
内部電源電圧出力段７を構成するＮチャンネルＭＯＳト
ランジスタＱ５のゲートにはノードＮ１が接続サレテイ
ルノテ、ｌ／２Ｖｃｃ＋ＶＴｔｌＮの電圧が印加されて
いる。トランジスタＱ５は５極管領域で動作しているの
で、そのソースであるノードＮ７にはゲート電圧からＶ
Ｔ）ＩＮだけ低い電圧が発生する。すなわち となる。
ランジスタＱ５のゲートにはノードＮ１が接続サレテイ
ルノテ、ｌ／２Ｖｃｃ＋ＶＴｔｌＮの電圧が印加されて
いる。トランジスタＱ５は５極管領域で動作しているの
で、そのソースであるノードＮ７にはゲート電圧からＶ
Ｔ）ＩＮだけ低い電圧が発生する。すなわち となる。
一方、内部電源電圧出力段７を構成するＰチャンネルＭ
ＯＳトランジスタＱ６のゲートには、ノードＮ６が接続
されているので、１ ／ ２ Ｖ ｃ ｃ −１ｖＴＩ
■Ｐ Ｉの電圧が印加されている。トランジスタＱ６も
５極管領域で動作しているので、そのドレインであるノ
ードＮ７にはゲート印加電圧からＩＶＴＩＩＰ ｌだ
け高い電圧が発生する。すなわちｖｏ ＝１．／２Ｖｃ
Ｃ＝ ｌ ＶＴＨＰ ｌ ＋ｌ ＶＴＨＰ ｌ−１／
２Ｖｃｃ となり、ＮチャンネルＭｏ３ｔ−ランジスタ５から求め
たＶＱＯ値と全く同一の値となり、矛盾のないことがわ
かる。
ＯＳトランジスタＱ６のゲートには、ノードＮ６が接続
されているので、１ ／ ２ Ｖ ｃ ｃ −１ｖＴＩ
■Ｐ Ｉの電圧が印加されている。トランジスタＱ６も
５極管領域で動作しているので、そのドレインであるノ
ードＮ７にはゲート印加電圧からＩＶＴＩＩＰ ｌだ
け高い電圧が発生する。すなわちｖｏ ＝１．／２Ｖｃ
Ｃ＝ ｌ ＶＴＨＰ ｌ ＋ｌ ＶＴＨＰ ｌ−１／
２Ｖｃｃ となり、ＮチャンネルＭｏ３ｔ−ランジスタ５から求め
たＶＱＯ値と全く同一の値となり、矛盾のないことがわ
かる。
ＶＯ＝１／２Ｖｃｃの状態では、トランジスタＱ５もＱ
６も導通状態と非導通状態との間のぎりぎりの状態であ
り、内部電源電圧出力段７においで、ＶＣＣからグラン
ド端子へ流れる電流はゼロである。基準電圧発生回路３
及び６において、■ｃｃからグランド端子に流れる電流
は、Ｒ１，Ｒ２、Ｒ４及びＲ５の値を大きくすることに
より極めて小さくすることができ、低消費電力の内部電
源電圧を発生させる回路を実現できる。
６も導通状態と非導通状態との間のぎりぎりの状態であ
り、内部電源電圧出力段７においで、ＶＣＣからグラン
ド端子へ流れる電流はゼロである。基準電圧発生回路３
及び６において、■ｃｃからグランド端子に流れる電流
は、Ｒ１，Ｒ２、Ｒ４及びＲ５の値を大きくすることに
より極めて小さくすることができ、低消費電力の内部電
源電圧を発生させる回路を実現できる。
−ここでｖＯ＝１／２Ｖｃ ｃからずれた場合を仮定す
る。ｖＯの値が１ ／ ２ Ｖ ｃ ｃより高くなった
時、ＰチャンネルＭＯＳトランジスタＱ６のドレイン・
ソース間の電圧が高くなり、Ｑ６が導通状態になって、
ｖｏを１ ／ ２ Ｖ ｃ ｃに戻すように働く。この
間ＮチャンネルＭＯＳトランジスタＱ’−５のドレイン
・ソース間の電圧は小さくなるので、Ｑ５は非導通状態
のままであり、Ｑ５とＱ６を介してＶｃｃからグランド
端子へ流れる電流はゼロである。逆にＶＱＯ値がｌ／２
Ｖｃ、ｃより低くなった時、Ｑ５のドレイン・ソース間
の電圧は大きくなるので、ＮチャンネルＭＯＳトランジ
スタＱ５が導通状態になってＶＯを１ ／ ２ Ｖ ｃ
ｃに戻すように働く。この間、ＰチャンネルＭＯＳト
ランジスタＱ６のドレイン・ソース間の電圧は小さくな
るので、Ｑ６は非導通状態のままであり、Ｑ５Ｏ とＱ６を介してＶｃｃからグランド端子へ流れる電流は
ゼロである。このように■０が１ ／ ２ Ｖ ｃＣか
らずれた場合には、Ｑ５あるいはＱ６がただちに導通状
態になって、■０を１ ／ ２ Ｖ ｃ ｃに戻すよう
に働くので、充分低い出力インピーダンスを得ることが
できる。
る。ｖＯの値が１ ／ ２ Ｖ ｃ ｃより高くなった
時、ＰチャンネルＭＯＳトランジスタＱ６のドレイン・
ソース間の電圧が高くなり、Ｑ６が導通状態になって、
ｖｏを１ ／ ２ Ｖ ｃ ｃに戻すように働く。この
間ＮチャンネルＭＯＳトランジスタＱ’−５のドレイン
・ソース間の電圧は小さくなるので、Ｑ５は非導通状態
のままであり、Ｑ５とＱ６を介してＶｃｃからグランド
端子へ流れる電流はゼロである。逆にＶＱＯ値がｌ／２
Ｖｃ、ｃより低くなった時、Ｑ５のドレイン・ソース間
の電圧は大きくなるので、ＮチャンネルＭＯＳトランジ
スタＱ５が導通状態になってＶＯを１ ／ ２ Ｖ ｃ
ｃに戻すように働く。この間、ＰチャンネルＭＯＳト
ランジスタＱ６のドレイン・ソース間の電圧は小さくな
るので、Ｑ６は非導通状態のままであり、Ｑ５Ｏ とＱ６を介してＶｃｃからグランド端子へ流れる電流は
ゼロである。このように■０が１ ／ ２ Ｖ ｃＣか
らずれた場合には、Ｑ５あるいはＱ６がただちに導通状
態になって、■０を１ ／ ２ Ｖ ｃ ｃに戻すよう
に働くので、充分低い出力インピーダンスを得ることが
できる。
さらに本実施例によれば、以上説明した通り、回路を構
成するＮチャンネルＭＯＳトランジスタ及びＰチャンネ
ルＭＯＳトランジスタの闇値電圧によらない所望の内部
電源電圧を得ることができる。
成するＮチャンネルＭＯＳトランジスタ及びＰチャンネ
ルＭＯＳトランジスタの闇値電圧によらない所望の内部
電源電圧を得ることができる。
第２図はこの発明の他の実施例を示し、０１〜Ｑ６は第
１図と同一のものである。０７〜ＱＩＯの４個のトラン
ジスタは、抵抗の役割を果たすためのもので、Ｑｌ及び
Ｑ８は第１図に示す抵抗１及び２に相当するＮチャンネ
ルＭＯＳトランジスタで、そのドレインとゲートが相互
に接続されている。Ｑ９及びＱＩＯは第１図に示す抵抗
４及び５に相当するＰチャンネルＭＯＳトランジスタで
あり、そのゲートとソースが相互に接続されてい第２図
に示す回路の動作は第１図の回路動作と全く同じで、Ｎ
チャンネルＭＯＳトランジスタＱｌと０８を同一の特性
を持つトランジスタで構成し、ＰチャンネルＭＯＳトラ
ンジスタＱ９とＱ】Ｏを同一の特性を持つトランジスタ
で構成すると、ノードＮ２及びノードＮ５の電位はそれ
ぞれ１／２Ｖｃ ｃとなり、上記第１図の回路と同様の
効果が期待できる。
１図と同一のものである。０７〜ＱＩＯの４個のトラン
ジスタは、抵抗の役割を果たすためのもので、Ｑｌ及び
Ｑ８は第１図に示す抵抗１及び２に相当するＮチャンネ
ルＭＯＳトランジスタで、そのドレインとゲートが相互
に接続されている。Ｑ９及びＱＩＯは第１図に示す抵抗
４及び５に相当するＰチャンネルＭＯＳトランジスタで
あり、そのゲートとソースが相互に接続されてい第２図
に示す回路の動作は第１図の回路動作と全く同じで、Ｎ
チャンネルＭＯＳトランジスタＱｌと０８を同一の特性
を持つトランジスタで構成し、ＰチャンネルＭＯＳトラ
ンジスタＱ９とＱ】Ｏを同一の特性を持つトランジスタ
で構成すると、ノードＮ２及びノードＮ５の電位はそれ
ぞれ１／２Ｖｃ ｃとなり、上記第１図の回路と同様の
効果が期待できる。
なお、上記第１図、第２図の回路を数段組み合わせるこ
とによって１ ／ ４ Ｖ ｃ ｃ 、 ３ ／ ４
Ｖ ｃ ｃの出力を、さらに１ ／ ８ Ｖ ｃ ｃ
、 ３ ／ ８ Ｖ ｃ ｃ 。
とによって１ ／ ４ Ｖ ｃ ｃ 、 ３ ／ ４
Ｖ ｃ ｃの出力を、さらに１ ／ ８ Ｖ ｃ ｃ
、 ３ ／ ８ Ｖ ｃ ｃ 。
７ ／ ８ Ｖ ｃ ｃとさらに分割された出力を得る
事も可能である。
事も可能である。
また上記実施例では、Ｒ１−Ｒ２，Ｒ４−’Ｒ５とし、
さらにＱｌとＱ２及びＱ３とＱ４をそれぞれ同一の特性
を持つトランジスタで構成した場合について述べたが、
抵抗配分を変えることで、出力電位を任意にコントロー
ルする事も可能である。
さらにＱｌとＱ２及びＱ３とＱ４をそれぞれ同一の特性
を持つトランジスタで構成した場合について述べたが、
抵抗配分を変えることで、出力電位を任意にコントロー
ルする事も可能である。
以上のように、この発明によれば、第１．第２の基準電
圧に対しＮ、ＰチャンネルＭＯＳトランジスタの闇値電
圧骨だけレベルシフトした第１゜第２の基準電圧を発生
ずる回路と、これらの出力によって制御されるＮチャン
ネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジ
スタからなる内部電源電圧出力段とを組み合わせること
によって、低消費電力でかつ低出力インピーダンスの内
部電源電圧発生回路を得ることができる。
圧に対しＮ、ＰチャンネルＭＯＳトランジスタの闇値電
圧骨だけレベルシフトした第１゜第２の基準電圧を発生
ずる回路と、これらの出力によって制御されるＮチャン
ネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジ
スタからなる内部電源電圧出力段とを組み合わせること
によって、低消費電力でかつ低出力インピーダンスの内
部電源電圧発生回路を得ることができる。
第１図はこの発明の一実施例の回路図、第２図はこの発
明の他の実施例の回路図、第３図は従来装置の回路図で
ある。 図において、１，２，４，５，８．９は抵抗、３．６は
第１．第２の基準電圧発生回路、７は内部電源電圧出力
段、Ｑｌ、Ｑ２．Ｑ５．Ｑｌ、Ｑ８はＮチャンネルＭＯ
３Ｉ−ランジスタ、Ｑ３．Ｑ４、Ｑ６．Ｑ９．ＱＩＯは
ＰチャンネルＭＯＳトランジスタである。 なお図中同一符号は同−又は相当部分を示す。 第１図
明の他の実施例の回路図、第３図は従来装置の回路図で
ある。 図において、１，２，４，５，８．９は抵抗、３．６は
第１．第２の基準電圧発生回路、７は内部電源電圧出力
段、Ｑｌ、Ｑ２．Ｑ５．Ｑｌ、Ｑ８はＮチャンネルＭＯ
３Ｉ−ランジスタ、Ｑ３．Ｑ４、Ｑ６．Ｑ９．ＱＩＯは
ＰチャンネルＭＯＳトランジスタである。 なお図中同一符号は同−又は相当部分を示す。 第１図
Claims (1)
- 【特許請求の範囲】 １）半導体集積回路上で外部電源をもとに、該外部電源
の絶対値より小さい電圧値を有する内部電源電圧を発生
させる内部電源電圧発生回路において、 外部電源とグランド間に直列に接続された第１、第２の
抵抗要素及び第１、第２のＮチャンネルＭＯＳトランジ
スタを含み、第１の基準電圧に対しＮチャンネルＭＯＳ
トランジスタの閾値電圧分だけレベルシフトした電圧を
出力する第１の基準電圧発生回路と、 外部電源とグランド間に直列に接続された第３、第４の
抵抗要素及び第３、第４のＰチャンネルＭＯＳトランジ
スタを含み、第２の基準電圧に対しＰチャンネルＭＯＳ
トランジスタの閾値電圧分だけレベルシフトした電圧を
出力する第２の基準電圧発生回路と、 外部電源とグランドに直列に接続され、上記第１、第２
の基準電圧発生回路の出力でそれぞれ制御されるＮチャ
ンネル及びＰチャンネルＭＯＳトランジスタからなる内
部電源電圧出力段とを備えたことを特徴とする半導体集
積回路の内部電源電圧発生回路。 （２）前記第１、第２、第３、第４の抵抗要素は抵抗か
らなることを特徴とする特許請求の範囲第１項記載の半
導体集積回路の内部電源電圧発生回路。 （３）前記第１、第２の抵抗要素はゲートとドレインが
相互接続されたＮチャンネルＭＯＳトランジスタからな
り、前記第３、第４の抵抗要素はゲートとソースが相互
接続されたＰチャンネルＭＯＳトランジスタからなるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路の内部電源電圧発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176331A JPH06101534B2 (ja) | 1985-08-09 | 1985-08-09 | 半導体集積回路の内部電源電圧発生回路 |
| US06/891,897 US4788455A (en) | 1985-08-09 | 1986-08-01 | CMOS reference voltage generator employing separate reference circuits for each output transistor |
| DE19863626795 DE3626795A1 (de) | 1985-08-09 | 1986-08-08 | Interne versorgungsspannungsquelle fuer einen integrierten halbleitschaltkreis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176331A JPH06101534B2 (ja) | 1985-08-09 | 1985-08-09 | 半導体集積回路の内部電源電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6236848A true JPS6236848A (ja) | 1987-02-17 |
| JPH06101534B2 JPH06101534B2 (ja) | 1994-12-12 |
Family
ID=16011720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60176331A Expired - Lifetime JPH06101534B2 (ja) | 1985-08-09 | 1985-08-09 | 半導体集積回路の内部電源電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101534B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0468388U (ja) * | 1990-10-24 | 1992-06-17 | ||
| EP0634750A3 (en) * | 1993-07-12 | 1996-01-10 | Toshiba Kk | Arrangement and method for reading multi-level data signals in a semiconductor memory. |
-
1985
- 1985-08-09 JP JP60176331A patent/JPH06101534B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0468388U (ja) * | 1990-10-24 | 1992-06-17 | ||
| EP0634750A3 (en) * | 1993-07-12 | 1996-01-10 | Toshiba Kk | Arrangement and method for reading multi-level data signals in a semiconductor memory. |
| US5852575A (en) * | 1993-07-12 | 1998-12-22 | Kabushiki Kaisha Toshiba | Apparatus and method for reading multi-level data stored in a semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06101534B2 (ja) | 1994-12-12 |
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