JPH10241368A5 - - Google Patents

Claims (24)

1. 記憶素子と、
   前記記憶素子に接続されるワード線と、
   前記記憶素子に接続されるビット線と、
   前回の読み出しサイクルで読み出されたデータに応じて、前記ビット線を次の読み出しサイクルのリセット電位にリセットする第１回路と
   を有することを特徴とする半導体記憶装置。
2. 前記ビット線は対になっており、
   前記第１回路は、前記ビット線対の一方の電位を、選択された記憶素子に接続されていた他方のビット線の電位にリセットすることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記リセット電位は、高電源電圧または低電源電圧のいずれか一方であることを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記ビット線対に選択的に接続されるダミーセル回路をさらに有し、
   前記ダミーセル回路は、前記ビット線対の一方の電位を、前記選択された記憶素子に接続されていた他方のビット線電位とは異なる電位に設定することを特徴とする請求項２または３に記載の半導体記憶装置。
5. 各読み出しサイクルでは、前記ビット線対の一方のみを駆動することを特徴とする請求項２ないし４のいずれか一項に記載の半導体記憶装置。
6. 前回の読み出しサイクルで選択された記憶素子から外部装置へのデータ出力動作が終了する前に、次の読み出しサイクルが開始されることを特徴とする請求項１ないし５のいずれか一項に記載の半導体記憶装置。
7. 前記ビット線に接続されたセンスアンプをさらに有し、前記センスアンプの入力電位は前回の読み出しサイクルで読み出されたデータに応じてリセットされることを特徴とする請求項１に記載の半導体記憶装置。
8. 前記センスアンプは、前記ビット線の両端に配置された第１および第２のセンスアンプを含み、
   前記ビット線の一端に位置する第１センスアンプが動作する場合は、前記ビット線の他端に位置する第２センスアンプは非動作状態であることを特徴とする請求項７に記載の半導体記憶装置、
9. 前記センスアンプの入力電位をリセットする第２回路をさらに有し、前記第２回路は、前記センスアンプの入力電位を、前回の読み出しサイクルで読み出したデータに応じてリセットすることを特徴とする請求項７に記載の半導体記憶装置。
10. 前記ビット線に接続された第１センスアンプと、
    別のビット線に接続された第２センスアンプと
    をさらに有し、前記第１回路は、前記第１センスアンプと第２センスアンプの間に位置して、前記第１および第２のセンスアンプに共通に設けられることを特徴とする請求項１に記載の半導体記憶装置。
11. 前記第１回路は、前記第１センスアンプと第２センスアンプの入力電位を、それぞれ異なるレベルにリセットすることを特徴とする請求項１０に記載の半導体記憶装置。
12. 前記ビット線に接続されるセンスアンプと、
    前記センスアンプとデータバスの間に設けられ、コラム選択信号によって制御されるデータ入出力回路と、
    前記センスアンプとデータバスの間に設けられ、前記センスアンプの状態に応じて、当該センスアンプを選択的に前記データバスに接続するゲート回路と
    をさらに有することを特徴とする請求項１に記載の半導体記憶装置。
13. 前記データ入出力回路は、対応するビット線を前記データバスに間接的に接続するトランジスタを有するダイレクトセンス回路であり、前記トランジスタは、対応するセンスアンプの出力レベルに応じて、前記データバスを所定の電位にすることを特徴とする請求項１２に記載の半導体記憶装置。
14. 前記センスアンプがオフのときに、前記所定の電位はデータバスのリセット電位に等しいことを特徴とする請求項１３に記載の半導体記憶装置。
15. 記憶素子と、
    前記記憶素子に接続されるワード線と、
    前記記憶素子に接続されるビット線対と、
    前記ビット線対に接続されるセンスアンプと、
    データ入出力回路を介して前記センスアンプに接続されるデータバス対と、
    前記データバス対をフローティング状態にする回路と
    を有し、データが、対応の記憶素子への書き込みを禁止するためにマスクされるべきビットを含む場合、前記回路は前記データバス対のうち、対応する一方のデータバスをフローティング状態にすることを特徴とする半導体記憶装置。
16. 選択された記憶素子から読み出されたビット線上のデータが出力されるととともに、前記第１回路は当該ビット線をリセットすることを特徴とする請求項１に記載の半導体記憶装置。
17. 前記第１回路は、ビット線対に接続されるセンスアンプを含み、前記センスアンプは、対応するビット線対の双方をリセットすることを特徴とする請求項２に記載の半導体記憶装置。
18. 前記ビット線対と、前記センスアンプの入出力ノード対の間に配置される転送ゲートトランジスタ対をさらに有し、
    前記センスアンプがリセット電位を供給する間、前記転送ゲートトランジスタ対のいずれか一方がオン状態であることを特徴とする請求項１７に記載の半導体記憶装置。
19. 前記ダミーセル回路は、
    低電源電圧に接続されるノードと対向ノードとを有するダミーキャパシタと、
    前記ビット線対の間に接続され、前記ダミーキャパシタの対向ノードを前記ビット線対の一方のビット線に選択的に接続する第１および第２のダミーセルトランジスタと、
    前記ダミーセルキャパシタの対向ノードに接続され、対向ノードにプリチャージ電位を供給するプリチャージトランジスタと
    を含むことを特徴とする請求項４に記載の半導体記憶装置。
20. 前記ビット線は、第１ビット線対と、第２ビット線対を含み、
    前記第１回路は、前記第１ビット線対と第２ビット線対のいずれかに選択的に接続されるセンスアンプを含み、
    前記センスアンプは、前記第１ビット線対と第２ビット線対の間に配置されることを特徴とする請求項１に記載の半導体記憶装置。
21. 対応するビット線対に接続されるセンスアンプと、
    前記センスアンプと前記第１回路の間に位置する転送ゲートトランジスタ対と、
    前記転送ゲートトランジスタ対と前記センスアンプとの間に位置し、前記ビット線対の双方に選択的に相互接続されるリセットトランジスタと
    をさらに有することを特徴とする請求項２に記載の半導体記憶装置。
22. 前記転送トランジスタ対の各々は、個別に制御されることを特徴とする請求項２１に記載の半導体記憶装置。
23. 前記センスアンプと第１回路の双方が前記ビット線対の一方の側に位置することを特徴とする請求項２１に記載の半導体記憶装置。
24. 記憶素子と、
    前記記憶素子に接続されるワード線と、
    前記記憶素子に接続されるビット線対と、
    第１の読み出しサイクルで前記ビット線対に読み出されたデータに応じて、当該ビット線対を、前記第１読み出しサイクルに続く第２読み出しサイクルのリセット電位にリセットする第１回路と
    を有することを特徴とする半導体記憶装置。