JPH10241395A - 冗長回路を備えた半導体メモリ装置 - Google Patents
冗長回路を備えた半導体メモリ装置Info
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- JPH10241395A JPH10241395A JP10035634A JP3563498A JPH10241395A JP H10241395 A JPH10241395 A JP H10241395A JP 10035634 A JP10035634 A JP 10035634A JP 3563498 A JP3563498 A JP 3563498A JP H10241395 A JPH10241395 A JP H10241395A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】
【課題】 冗長回路の動作特性に関して最小の電力消費
を持つ半導体メモリ装置を提供する。 【解決手段】 半導体装置の冗長回路はチップ選択信号
ＣＳの論理状態により可変するインピーダンスを持つ回
路を備える。可変インピーダンス回路はチップ選択信号
がロウレベルである時には非常に低いインピーダンスを
持ち、ハイレベルである時には非常に高いインピーダン
スを持つことにより、チップのスタンバイ状態の間には
どのような静的電流も流れず、活性状態の間だけに数μ
Ａ以下の静的電流が流れる。
を持つ半導体メモリ装置を提供する。 【解決手段】 半導体装置の冗長回路はチップ選択信号
ＣＳの論理状態により可変するインピーダンスを持つ回
路を備える。可変インピーダンス回路はチップ選択信号
がロウレベルである時には非常に低いインピーダンスを
持ち、ハイレベルである時には非常に高いインピーダン
スを持つことにより、チップのスタンバイ状態の間には
どのような静的電流も流れず、活性状態の間だけに数μ
Ａ以下の静的電流が流れる。
Description
【０００１】
【発明の属する技術分野】本発明はＳＲＡＭ（ｓｔａｔ
ｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）等
のような半導体メモリ装置に係り、より具体的には、装
置の製造工程中に発生した欠陥メモリセルを救済するた
めの冗長回路を備えた半導体メモリ装置に関する。
ｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）等
のような半導体メモリ装置に係り、より具体的には、装
置の製造工程中に発生した欠陥メモリセルを救済するた
めの冗長回路を備えた半導体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリ装置を製造する時、よりよ
い収率を得るように考えることは非常に重要である。一
般に、半導体メモリ装置に幾つの欠陥メモリセルが発生
することがあり、たとえただ一つの欠陥セルだけを持つ
としても、そのメモリ装置は製品として出荷することは
できない。高集積半導体メモリ装置の製造時に欠陥セル
が発生する確率は、相対的に低い集積度を持つ装置を製
造する時のそれよりは高い。すなわち、メモリ装置が高
集積化されるほど製造工程上により多数の欠陥発生要因
が随伴し、装置が屑等により大きな影響を受け、収率が
低下してしまう。このように、メモリ装置の高集積化に
よる収率低下を改善するため、種々の試みがなされてい
る。
い収率を得るように考えることは非常に重要である。一
般に、半導体メモリ装置に幾つの欠陥メモリセルが発生
することがあり、たとえただ一つの欠陥セルだけを持つ
としても、そのメモリ装置は製品として出荷することは
できない。高集積半導体メモリ装置の製造時に欠陥セル
が発生する確率は、相対的に低い集積度を持つ装置を製
造する時のそれよりは高い。すなわち、メモリ装置が高
集積化されるほど製造工程上により多数の欠陥発生要因
が随伴し、装置が屑等により大きな影響を受け、収率が
低下してしまう。このように、メモリ装置の高集積化に
よる収率低下を改善するため、種々の試みがなされてい
る。
【０００３】より高い収率を実現するためには、もちろ
ん、欠陥セルの発生を可能な限り抑制することができる
ように、製造工程を改善することが一番好ましいが、こ
のような努力には限界がある。従って、収率改善のため
の種々の他の技術が提案されている。これらの中には、
メモリ装置の構造を改良して製造過程で発生した欠陥領
域を救済する技術がある。
ん、欠陥セルの発生を可能な限り抑制することができる
ように、製造工程を改善することが一番好ましいが、こ
のような努力には限界がある。従って、収率改善のため
の種々の他の技術が提案されている。これらの中には、
メモリ装置の構造を改良して製造過程で発生した欠陥領
域を救済する技術がある。
【０００４】このような構造改良技術として、よく知ら
れているのが冗長技術である。この技術によると、メモ
リ装置には、２進データの貯蔵のための主メモリセルア
レイと共に、その各ロウ及び各カラム上の欠陥セルを代
替するための冗長メモリセルのアレイが用意される。各
冗長セルは各冗長ワードライン及び冗長ビットラインに
接続される。主メモリセルアレイの検査過程で、数個な
いし数千個の欠陥セルが発見されると、これらは冗長メ
モリセルに代替される。これにより、全体チップは欠陥
がない製品として維持される。
れているのが冗長技術である。この技術によると、メモ
リ装置には、２進データの貯蔵のための主メモリセルア
レイと共に、その各ロウ及び各カラム上の欠陥セルを代
替するための冗長メモリセルのアレイが用意される。各
冗長セルは各冗長ワードライン及び冗長ビットラインに
接続される。主メモリセルアレイの検査過程で、数個な
いし数千個の欠陥セルが発見されると、これらは冗長メ
モリセルに代替される。これにより、全体チップは欠陥
がない製品として維持される。
【０００５】一般に、主セルアレイのロウ上に存在する
欠陥セルを代替するための冗長セルアレイはロウ冗長ア
レイと称し、カラム上に存在する欠陥セルを代替するた
めの冗長セルアレイはカラム冗長アレイと称する。欠陥
メモリセルを冗長セルに代替するためには、欠陥セルの
位置情報、すなわち、リペアアドレスを貯蔵するための
回路と、外部から入力されたアドレスがリペアアドレス
と一致するか否かを判定する回路が必要である。このよ
うな回路と、冗長セルアレイとは一般に冗長回路と呼ば
れる。ロウ冗長回路は任意のロウアドレスを解読して、
そのアドレスが貯蔵されたリペアロウアドレスと一致す
る時、欠陥領域を冗長セルアレイの対応するロウアドレ
ス領域に代替する機能を有している。カラム冗長回路
も、上述したロウ冗長回路と同じように、カラムアドレ
スと貯蔵されたリペアカラムアドレスとを比較し、欠陥
を持つ主セルアレイのカラムアドレス領域を冗長セルア
レイの対応するカラムアドレス領域に各々代替する機能
を有している。
欠陥セルを代替するための冗長セルアレイはロウ冗長ア
レイと称し、カラム上に存在する欠陥セルを代替するた
めの冗長セルアレイはカラム冗長アレイと称する。欠陥
メモリセルを冗長セルに代替するためには、欠陥セルの
位置情報、すなわち、リペアアドレスを貯蔵するための
回路と、外部から入力されたアドレスがリペアアドレス
と一致するか否かを判定する回路が必要である。このよ
うな回路と、冗長セルアレイとは一般に冗長回路と呼ば
れる。ロウ冗長回路は任意のロウアドレスを解読して、
そのアドレスが貯蔵されたリペアロウアドレスと一致す
る時、欠陥領域を冗長セルアレイの対応するロウアドレ
ス領域に代替する機能を有している。カラム冗長回路
も、上述したロウ冗長回路と同じように、カラムアドレ
スと貯蔵されたリペアカラムアドレスとを比較し、欠陥
を持つ主セルアレイのカラムアドレス領域を冗長セルア
レイの対応するカラムアドレス領域に各々代替する機能
を有している。
【０００６】図２には、半導体メモリ集積回路装置１内
で、リペアアドレスを貯蔵し、ロウあるいはカラムアド
レスがリペアアドレスと一致するか否かを判定する冗長
デコーダ回路とその周辺回路とが示されている。明示さ
れてはいないが、冗長ロウ／カラムプリデコーダ回路４
と冗長ロウ／カラムデコーダ回路６とは各々複数の冗長
プリデコーダ及び複数の冗長デコーダとして構成され
る。
で、リペアアドレスを貯蔵し、ロウあるいはカラムアド
レスがリペアアドレスと一致するか否かを判定する冗長
デコーダ回路とその周辺回路とが示されている。明示さ
れてはいないが、冗長ロウ／カラムプリデコーダ回路４
と冗長ロウ／カラムデコーダ回路６とは各々複数の冗長
プリデコーダ及び複数の冗長デコーダとして構成され
る。
【０００７】冗長プリデコーダ回路４を構成するプリデ
コーダはロウ／カラムアドレスバッファ２からロウ／カ
ラムアドレス信号ＲＡ０，ＲＡ１，ＲＡ２，…，ＲＡｉ
を受け入れ、冗長ロウ／カラムデコーダ回路６内の冗長
デコーダを各々活性化させるための冗長イネーブル信号
（ＲＲＥＰ０／バー）、（ＲＲＥＰ１／バー）、（ＲＲ
ＥＰ２／バー）、…、（ＲＲＥＰｊ／バー）を各々発生
する。冗長デコーダは冗長イネーブル信号（ＲＲＥＰ０
／バー）〜（ＲＲＥＰｊ／バー）により活性化される。
よく知られているように、ロウ冗長回路では冗長デコー
ダ回路６が冗長ワードラインを駆動し、カラム冗長回路
では冗長デコーダ回路６が冗長ビットライン対を選択す
るためのカラム選択ラインを駆動する。各冗長プリデコ
ーダは複数のヒューズを備える。一般に、冗長プリデコ
ーダを備える半導体メモリ装置で、欠陥セルの救済が必
要な場合にはヒューズが切断され、救済が不必要な場合
にはヒューズは切断されない。
コーダはロウ／カラムアドレスバッファ２からロウ／カ
ラムアドレス信号ＲＡ０，ＲＡ１，ＲＡ２，…，ＲＡｉ
を受け入れ、冗長ロウ／カラムデコーダ回路６内の冗長
デコーダを各々活性化させるための冗長イネーブル信号
（ＲＲＥＰ０／バー）、（ＲＲＥＰ１／バー）、（ＲＲ
ＥＰ２／バー）、…、（ＲＲＥＰｊ／バー）を各々発生
する。冗長デコーダは冗長イネーブル信号（ＲＲＥＰ０
／バー）〜（ＲＲＥＰｊ／バー）により活性化される。
よく知られているように、ロウ冗長回路では冗長デコー
ダ回路６が冗長ワードラインを駆動し、カラム冗長回路
では冗長デコーダ回路６が冗長ビットライン対を選択す
るためのカラム選択ラインを駆動する。各冗長プリデコ
ーダは複数のヒューズを備える。一般に、冗長プリデコ
ーダを備える半導体メモリ装置で、欠陥セルの救済が必
要な場合にはヒューズが切断され、救済が不必要な場合
にはヒューズは切断されない。
【０００８】
【発明が解決しようとする課題】メモリ装置が高集積化
されればされるほど、活性電力消費はもちろん、スタン
バイ電力消費の最小化が一層要求される。しかし、従来
の冗長回路を備える半導体メモリ装置では、ヒューズが
切断されない場合、装置のスタンバイ状態及び活性状態
の間、ヒューズを介して、常に一定量の電流、すなわ
ち、所定の静的電流が流れる。従って、従来の半導体メ
モリ装置では、冗長回路の動作特性に関連する電力消費
が発生する。
されればされるほど、活性電力消費はもちろん、スタン
バイ電力消費の最小化が一層要求される。しかし、従来
の冗長回路を備える半導体メモリ装置では、ヒューズが
切断されない場合、装置のスタンバイ状態及び活性状態
の間、ヒューズを介して、常に一定量の電流、すなわ
ち、所定の静的電流が流れる。従って、従来の半導体メ
モリ装置では、冗長回路の動作特性に関連する電力消費
が発生する。
【０００９】従って、本発明の目的は冗長回路の動作特
性に関して最小の電力消費を持つ半導体メモリ装置を提
供することである。
性に関して最小の電力消費を持つ半導体メモリ装置を提
供することである。
【００１０】本発明の他の目的は半導体メモリ装置のス
タンバイ状態で最小の電力消費を持つ半導体メモリ装置
の冗長回路を提供することである。
タンバイ状態で最小の電力消費を持つ半導体メモリ装置
の冗長回路を提供することである。
【００１１】
【課題を解決するための手段】上述した目的を達成する
ための本発明の一つの特徴によると、半導体メモリ装置
は、チップ選択信号が印加される入力端子を持つ第１イ
ンバータと、チップ選択信号が印加される第１端子を持
つヒューズと、ヒューズの第２端子と接地電圧との間に
接続され、チップ選択信号の論理状態に従って可変する
インピーダンスを持つ手段と、ヒューズの第２端子に接
続される入力端子を持つ第２インバータと、欠陥セルの
救済のためのリペアアドレスを貯蔵する回路とロウある
いはカラムアドレスを受け入れるためのアドレス入力端
子とを具備し、ロウあるいはカラムアドレスがリペアア
ドレスと同一であるか否かの可否を判定する冗長プリデ
コーディング信号を発生する手段と、チップ選択信号と
第２インバータの出力と冗長プリデコーディング信号と
を各々受け入れ、入力された信号の論理的組合により冗
長イネーブル信号を発生する手段を含む。
ための本発明の一つの特徴によると、半導体メモリ装置
は、チップ選択信号が印加される入力端子を持つ第１イ
ンバータと、チップ選択信号が印加される第１端子を持
つヒューズと、ヒューズの第２端子と接地電圧との間に
接続され、チップ選択信号の論理状態に従って可変する
インピーダンスを持つ手段と、ヒューズの第２端子に接
続される入力端子を持つ第２インバータと、欠陥セルの
救済のためのリペアアドレスを貯蔵する回路とロウある
いはカラムアドレスを受け入れるためのアドレス入力端
子とを具備し、ロウあるいはカラムアドレスがリペアア
ドレスと同一であるか否かの可否を判定する冗長プリデ
コーディング信号を発生する手段と、チップ選択信号と
第２インバータの出力と冗長プリデコーディング信号と
を各々受け入れ、入力された信号の論理的組合により冗
長イネーブル信号を発生する手段を含む。
【００１２】この特徴によると、可変インピーダンス手
段はチップ選択信号が非活性化される時、ヒューズの第
２端子に所定の第１論理レベルの電圧を印加し、チップ
選択信号が活性化される時、ヒューズが第２端子に所定
の第２論理レベルの電圧を印加し、冗長回路は冗長イネ
ーブル信号が活性化される時、活性化される。
段はチップ選択信号が非活性化される時、ヒューズの第
２端子に所定の第１論理レベルの電圧を印加し、チップ
選択信号が活性化される時、ヒューズが第２端子に所定
の第２論理レベルの電圧を印加し、冗長回路は冗長イネ
ーブル信号が活性化される時、活性化される。
【００１３】本発明の他の特徴によると、半導体メモリ
装置は、チップ選択信号が印加される第１ノードと、第
２ノードと、第１ノードに接続される入力端子を持つ第
１インバータと、第１ノードと第２ノードとの間に接続
されるヒューズと、第２ノードと接地電圧との間に接続
され、所定の微少電流が流れる電流通路と、第２ノード
に接続される入力端子を持つ第２インバータと、欠陥セ
ルを冗長セルに代替するためのリペアアドレスを貯蔵す
るための回路とロウ／カラムアドレスを各々受け入れる
ためのアドレス入力端子とを具備し、ロウ／カラムアド
レスがリペアアドレスと同一であるか否かの可否を判定
する複数の冗長プリデコーディング信号を発生する手段
と、チップ選択信号と第２インバータ出力と冗長プリデ
コーディング信号とを受け入れる複数の入力端子を持
ち、入力端子を通じて入力された信号の論理的組合せに
より冗長イネーブル信号を発生する手段を含む。
装置は、チップ選択信号が印加される第１ノードと、第
２ノードと、第１ノードに接続される入力端子を持つ第
１インバータと、第１ノードと第２ノードとの間に接続
されるヒューズと、第２ノードと接地電圧との間に接続
され、所定の微少電流が流れる電流通路と、第２ノード
に接続される入力端子を持つ第２インバータと、欠陥セ
ルを冗長セルに代替するためのリペアアドレスを貯蔵す
るための回路とロウ／カラムアドレスを各々受け入れる
ためのアドレス入力端子とを具備し、ロウ／カラムアド
レスがリペアアドレスと同一であるか否かの可否を判定
する複数の冗長プリデコーディング信号を発生する手段
と、チップ選択信号と第２インバータ出力と冗長プリデ
コーディング信号とを受け入れる複数の入力端子を持
ち、入力端子を通じて入力された信号の論理的組合せに
より冗長イネーブル信号を発生する手段を含む。
【００１４】
【発明の実施の形態】次に、図１及び図２を参照して本
発明による冗長回路の好ましい実施の形態を詳細に説明
する。
発明による冗長回路の好ましい実施の形態を詳細に説明
する。
【００１５】チップ選択信号ＣＳが印加される半導体メ
モリ装置１において、リペアアドレスを貯蔵し、そし
て、ロウあるいはカラムアドレスがリペアアドレスと一
致するか否かを判定する冗長デコーダ回路とその周辺回
路とが図１に示されている。前述したように、冗長ロウ
／カラムプリデコーダ回路４及び冗長ロウ／カラムデコ
ーダ回路６は各々複数（例えば、ｊ＋１）個の冗長プリ
デコーダ及び複数（例えば、ｊ＋１）個の冗長デコーダ
から構成される。
モリ装置１において、リペアアドレスを貯蔵し、そし
て、ロウあるいはカラムアドレスがリペアアドレスと一
致するか否かを判定する冗長デコーダ回路とその周辺回
路とが図１に示されている。前述したように、冗長ロウ
／カラムプリデコーダ回路４及び冗長ロウ／カラムデコ
ーダ回路６は各々複数（例えば、ｊ＋１）個の冗長プリ
デコーダ及び複数（例えば、ｊ＋１）個の冗長デコーダ
から構成される。
【００１６】図１は本発明による冗長ロウ／カラムプリ
デコーダ回路を構成する各プリデコーダの好ましい実施
の形態を示す回路図である。各冗長ロウ／カラムプリデ
コーダは欠陥セルプリデコーダ回路１００と、冗長ドラ
イバ回路２００と、ＮＡＮＤゲート回路３００とを備え
る。
デコーダ回路を構成する各プリデコーダの好ましい実施
の形態を示す回路図である。各冗長ロウ／カラムプリデ
コーダは欠陥セルプリデコーダ回路１００と、冗長ドラ
イバ回路２００と、ＮＡＮＤゲート回路３００とを備え
る。
【００１７】欠陥セルプリデコーダ回路１００はアドレ
スバッファ２からのロウ／カラムアドレス信号ＲＡ０〜
ＲＡｉが各々印加されるアドレス入力端子（ＩＮ０，Ｉ
Ｎ１，…，ＩＮｉ）と、ヒューズ（ｆ０，ｆ０’，ｆ
１，ｆ１’，…，ｆｉ，ｆｉ’）と、ＣＭＯＳ伝達ゲー
ト（Ｔ０，Ｔ１，…，Ｔｉ）と、２重インバータ（ＤＩ
０，ＤＩ１，…，ＤＩｉ）とから構成される。各ヒュー
ズ（ｆ０，ｆ０’，ｆ１，ｆ１’，…，ｆｉ，ｆｉ’）
中の隣接した２つの各ヒューズ（ｆ０，ｆ０’）、（ｆ
１，ｆ１’）、…、（ｆｉ，ｆｉ’）は対になる。各対
のヒューズ（ｆ０，ｆ０’）、（ｆ１，ｆ１’）、…、
（ｆｉ，ｆｉ’）の一端はＮＡＮＤゲート３００の対応
する入力端子（３０２−ｘ）（ここで、ｘ＝０，１，
２，…，ｉ）にそれぞれ接続される。ＣＭＯＳ伝達ゲー
ト（Ｔ０，Ｔ１，…，Ｔｉ）の各々はｐ−ＭＯＳＦＥＴ
とｎ−ＭＯＳＦＥＴとから構成され、２重インバータ
（ＤＩ０，ＤＩ１，…，ＤＩｉ）の各々は２つのｐ−Ｍ
ＯＳＦＥＴ Ｍｐ１，Ｍｐ２と２つのｎ−ＭＯＳＦＥＴ
Ｍｎ１，Ｍｎ２とから構成される。各２重インバータ
（ＤＩ０，ＤＩ１，…，ＤＩｉ）で、ＦＥＴであるＭｐ
１，Ｍｐ２，Ｍｎ１及びＭｎ２のソース／ドレインチャ
ンネルは電源電圧ＶDDと接地電圧ＶSSとの間に順に直列
接続される。各ヒューズ対（例えば、ｆ０とｆ０’）
の、一方のヒューズ（例えば、ｆ０）の他端は、対応す
るアドレス入力端子ＩＮ０との間でＣＭＯＳ伝達ゲート
Ｔ０を構成するＦＥＴのソース／ドレインチャンネルに
接続され、他方のヒューズｆ０’の他端は、出力端子
（すなわち、ＦＥＴ（ＭＰ２）のドレインとＦＥＴ（Ｍ
ｎ１）のドレインとの接続点）に各々接続される。
スバッファ２からのロウ／カラムアドレス信号ＲＡ０〜
ＲＡｉが各々印加されるアドレス入力端子（ＩＮ０，Ｉ
Ｎ１，…，ＩＮｉ）と、ヒューズ（ｆ０，ｆ０’，ｆ
１，ｆ１’，…，ｆｉ，ｆｉ’）と、ＣＭＯＳ伝達ゲー
ト（Ｔ０，Ｔ１，…，Ｔｉ）と、２重インバータ（ＤＩ
０，ＤＩ１，…，ＤＩｉ）とから構成される。各ヒュー
ズ（ｆ０，ｆ０’，ｆ１，ｆ１’，…，ｆｉ，ｆｉ’）
中の隣接した２つの各ヒューズ（ｆ０，ｆ０’）、（ｆ
１，ｆ１’）、…、（ｆｉ，ｆｉ’）は対になる。各対
のヒューズ（ｆ０，ｆ０’）、（ｆ１，ｆ１’）、…、
（ｆｉ，ｆｉ’）の一端はＮＡＮＤゲート３００の対応
する入力端子（３０２−ｘ）（ここで、ｘ＝０，１，
２，…，ｉ）にそれぞれ接続される。ＣＭＯＳ伝達ゲー
ト（Ｔ０，Ｔ１，…，Ｔｉ）の各々はｐ−ＭＯＳＦＥＴ
とｎ−ＭＯＳＦＥＴとから構成され、２重インバータ
（ＤＩ０，ＤＩ１，…，ＤＩｉ）の各々は２つのｐ−Ｍ
ＯＳＦＥＴ Ｍｐ１，Ｍｐ２と２つのｎ−ＭＯＳＦＥＴ
Ｍｎ１，Ｍｎ２とから構成される。各２重インバータ
（ＤＩ０，ＤＩ１，…，ＤＩｉ）で、ＦＥＴであるＭｐ
１，Ｍｐ２，Ｍｎ１及びＭｎ２のソース／ドレインチャ
ンネルは電源電圧ＶDDと接地電圧ＶSSとの間に順に直列
接続される。各ヒューズ対（例えば、ｆ０とｆ０’）
の、一方のヒューズ（例えば、ｆ０）の他端は、対応す
るアドレス入力端子ＩＮ０との間でＣＭＯＳ伝達ゲート
Ｔ０を構成するＦＥＴのソース／ドレインチャンネルに
接続され、他方のヒューズｆ０’の他端は、出力端子
（すなわち、ＦＥＴ（ＭＰ２）のドレインとＦＥＴ（Ｍ
ｎ１）のドレインとの接続点）に各々接続される。
【００１８】冗長ドライバ回路２００はヒューズ２０６
と、ＭＯＳスタック２１２と、２つのインバータ２０４
及び２１６と、ｎ−ＭＯＳＦＥＴ２１８とから構成され
る。ノード２０２にはチップ選択信号ＣＳが印加され
る。ノード２０２はＮＡＮＤゲート３００の一つの入力
端子３０４に接続される。ノード２０８はｎ−ＭＯＳＦ
ＥＴ（Ｑｎ１）のドレイン端子、インバータ２１６の入
力端子、各伝達ゲート（Ｔ０，Ｔ１，…，Ｔｉ）のｐ−
ＭＯＳＦＥＴのゲート端子及びｎ−ＭＯＳＦＥＴ２１８
のドレイン端子に共通に接続される。ヒューズ２０６の
一端はノード２０２に接続され、他端はノード２０８に
接続される。ＭＯＳスタック２１２は３つのｎ−ＭＯＳ
ＦＥＴＱｎ１，Ｑｎ２及びＱｎ３で構成される。ＦＥＴ
であるＱｎ１〜Ｑｎ３のドレイン／ソースチャンネルは
ノード２０８と接地電圧２１０との間に順に直列接続さ
れ、それらのゲートは電源電圧２１４に共通に接続され
る。ＦＥＴであるＱｎ１〜Ｑｎ３は、それらのドレイン
／ソースチャンネルにより形成される電流通路の一端と
接続されるノード２０８にハイレベル（あるいは、ＶDD
レベル）の電圧が印加される時、この電流通路を通じて
１μＡ以下の電流が流れる導電性を持つ。インバータ２
０４の出力端子は各２重インバータのｐ−ＭＯＳＦＥＴ
（Ｍｐ１）のゲートに接続される。インバータ２１６の
出力端子はＮＡＮＤゲート３００の一つの入力端子３０
６，各伝達ゲート（Ｔ０，Ｔ１，…，Ｔｉ）のｎ−ＭＯ
ＳＦＥＴのゲート端子及び、ｎ−ＭＯＳＦＥＴ２１８の
ゲートに共通に接続される。ＦＥＴ２１８のソースは接
地電圧に接続される。ＮＡＮＤゲート３００の出力（Ｒ
ＲＥＰｋ／バー）は冗長デコーダ回路６の対応するデコ
ーダに供給される。
と、ＭＯＳスタック２１２と、２つのインバータ２０４
及び２１６と、ｎ−ＭＯＳＦＥＴ２１８とから構成され
る。ノード２０２にはチップ選択信号ＣＳが印加され
る。ノード２０２はＮＡＮＤゲート３００の一つの入力
端子３０４に接続される。ノード２０８はｎ−ＭＯＳＦ
ＥＴ（Ｑｎ１）のドレイン端子、インバータ２１６の入
力端子、各伝達ゲート（Ｔ０，Ｔ１，…，Ｔｉ）のｐ−
ＭＯＳＦＥＴのゲート端子及びｎ−ＭＯＳＦＥＴ２１８
のドレイン端子に共通に接続される。ヒューズ２０６の
一端はノード２０２に接続され、他端はノード２０８に
接続される。ＭＯＳスタック２１２は３つのｎ−ＭＯＳ
ＦＥＴＱｎ１，Ｑｎ２及びＱｎ３で構成される。ＦＥＴ
であるＱｎ１〜Ｑｎ３のドレイン／ソースチャンネルは
ノード２０８と接地電圧２１０との間に順に直列接続さ
れ、それらのゲートは電源電圧２１４に共通に接続され
る。ＦＥＴであるＱｎ１〜Ｑｎ３は、それらのドレイン
／ソースチャンネルにより形成される電流通路の一端と
接続されるノード２０８にハイレベル（あるいは、ＶDD
レベル）の電圧が印加される時、この電流通路を通じて
１μＡ以下の電流が流れる導電性を持つ。インバータ２
０４の出力端子は各２重インバータのｐ−ＭＯＳＦＥＴ
（Ｍｐ１）のゲートに接続される。インバータ２１６の
出力端子はＮＡＮＤゲート３００の一つの入力端子３０
６，各伝達ゲート（Ｔ０，Ｔ１，…，Ｔｉ）のｎ−ＭＯ
ＳＦＥＴのゲート端子及び、ｎ−ＭＯＳＦＥＴ２１８の
ゲートに共通に接続される。ＦＥＴ２１８のソースは接
地電圧に接続される。ＮＡＮＤゲート３００の出力（Ｒ
ＲＥＰｋ／バー）は冗長デコーダ回路６の対応するデコ
ーダに供給される。
【００１９】以上のような実施の形態の冗長プリデコー
ダを備える半導体メモリ装置で、欠陥セルの救済が必要
な場合にはヒューズ２０６が電気的にあるいはレーザを
使用することにより切断され、欠陥セルの救済が不必要
な場合にはヒューズ２０６が切断されない。また、前者
の場合において、例えば、主メモリセルアレイのロウカ
ラムアドレス信号“１００…０”に対応する欠陥セルが
冗長セルに代替される時、アドレス信号を貯蔵する機能
をするヒューズ（ｆ０，ｆ０’，ｆ１，ｆ１’，ｆ２，
ｆ２’，…，ｆｉ，ｆｉ’）中（ｆ０’，ｆ１，ｆ２，
…，ｆｉ）が切断される。後者の場合にはヒューズ（ｆ
０’，ｆ１，ｆ２，…，ｆｉ）は切断されない。メモリ
チップのスタンバイ状態ではチップ選択信号ＣＳが非活
性化され、ロウレベル（論理的“０”）に維持され、チ
ップの活性状態ではチップ選択信号ＣＳが活性化され、
ハイレベル（論理的“１”）に維持される。
ダを備える半導体メモリ装置で、欠陥セルの救済が必要
な場合にはヒューズ２０６が電気的にあるいはレーザを
使用することにより切断され、欠陥セルの救済が不必要
な場合にはヒューズ２０６が切断されない。また、前者
の場合において、例えば、主メモリセルアレイのロウカ
ラムアドレス信号“１００…０”に対応する欠陥セルが
冗長セルに代替される時、アドレス信号を貯蔵する機能
をするヒューズ（ｆ０，ｆ０’，ｆ１，ｆ１’，ｆ２，
ｆ２’，…，ｆｉ，ｆｉ’）中（ｆ０’，ｆ１，ｆ２，
…，ｆｉ）が切断される。後者の場合にはヒューズ（ｆ
０’，ｆ１，ｆ２，…，ｆｉ）は切断されない。メモリ
チップのスタンバイ状態ではチップ選択信号ＣＳが非活
性化され、ロウレベル（論理的“０”）に維持され、チ
ップの活性状態ではチップ選択信号ＣＳが活性化され、
ハイレベル（論理的“１”）に維持される。
【００２０】次に、本実施の形態による半導体メモリ装
置の動作について説明する。まず、本実施の形態による
メモリチップの主セルアレイで、どのような欠陥セルも
存在しない場合において、チップのスタンバイ状態の間
には、チップ選択信号ＣＳがロウレベルに維持される。
従って、ノード２０２上のロウレベルの電圧はヒューズ
２０６を通じてノード２０８に印加されると同時にＮＡ
ＮＤゲート３００の一つの入力端子３０４へも印加され
る。これにより、ノード２０８にはＭＯＳスタック２１
２及びｎ−ＭＯＳＦＥＴ２１８を介して接地電圧が印加
される。そして、ＮＡＮＤゲート３００はその入力端子
３０４に印加されるロウレベルのチップ選択信号ＣＳに
より他の入力端子３０２及び３０６の電圧レベルと無関
係にハイレベルの冗長イネーブル信号（ＲＲＥＰｋ／バ
ー）を発生する。ハイレベルの冗長イネーブル信号（Ｒ
ＲＥＰｋ／バー）により、冗長デコーダ回路６は非活性
化される。これにより、どの冗長ワードラインも冗長ビ
ットラインも選択しない。結局、この時には、冗長回路
が非活性化される。このように、チップのスタンバイ状
態の間は、たとえ冗長ドライバ回路２００のヒューズ２
０６が連結されていても、そこにはどのような静的電流
も流れない。また、この時、チップ選択信号ＣＳ及びそ
の相補信号ＣＳ／バーにより各２重インバータＤＩ０〜
ＤＩｉのｐ−ＭＯＳＦＥＴ（ＭＰ１）及びｎ−ＭＯＳＦ
ＥＴ（Ｍｎ２）が完全にターン・オフされるので、欠陥
セルプリデコーダ回路１００からは漏洩電流がまったく
流れない。
置の動作について説明する。まず、本実施の形態による
メモリチップの主セルアレイで、どのような欠陥セルも
存在しない場合において、チップのスタンバイ状態の間
には、チップ選択信号ＣＳがロウレベルに維持される。
従って、ノード２０２上のロウレベルの電圧はヒューズ
２０６を通じてノード２０８に印加されると同時にＮＡ
ＮＤゲート３００の一つの入力端子３０４へも印加され
る。これにより、ノード２０８にはＭＯＳスタック２１
２及びｎ−ＭＯＳＦＥＴ２１８を介して接地電圧が印加
される。そして、ＮＡＮＤゲート３００はその入力端子
３０４に印加されるロウレベルのチップ選択信号ＣＳに
より他の入力端子３０２及び３０６の電圧レベルと無関
係にハイレベルの冗長イネーブル信号（ＲＲＥＰｋ／バ
ー）を発生する。ハイレベルの冗長イネーブル信号（Ｒ
ＲＥＰｋ／バー）により、冗長デコーダ回路６は非活性
化される。これにより、どの冗長ワードラインも冗長ビ
ットラインも選択しない。結局、この時には、冗長回路
が非活性化される。このように、チップのスタンバイ状
態の間は、たとえ冗長ドライバ回路２００のヒューズ２
０６が連結されていても、そこにはどのような静的電流
も流れない。また、この時、チップ選択信号ＣＳ及びそ
の相補信号ＣＳ／バーにより各２重インバータＤＩ０〜
ＤＩｉのｐ−ＭＯＳＦＥＴ（ＭＰ１）及びｎ−ＭＯＳＦ
ＥＴ（Ｍｎ２）が完全にターン・オフされるので、欠陥
セルプリデコーダ回路１００からは漏洩電流がまったく
流れない。
【００２１】一方、チップの活性状態では、チップ選択
信号ＣＳが活性化され、ハイレベルになる。従って、ノ
ード２０２上にはハイレベルの電圧が印加される。ノー
ド２０２上のハイレベル電圧はヒューズ２０６を通じて
ノード２０８に印加されると同時にＮＡＮＤゲート３０
０の一つの入力端子３０４に印加される。この時、ＭＯ
Ｓスタック２１２はそれにより形成された電流通路を通
じて１μＡ以下の電流が流れる導電性を持っているの
で、循環的に電流通路のインピーダンスが増加して、ノ
ード２０８はハイレベルに維持される。これで、インバ
ータ２１６はロウレベルの出力を生成する。結局、この
時にも、ＮＡＮＤゲート３００はインバータ２１６から
自身の入力端子３０６に印加されるロウレベルの信号に
よりその他の入力端子３０２及び３０４の電圧レベルと
無関係にハイレベルの冗長イネーブル信号（ＲＲＥＰｋ
／バー）を発生する。従って、この時にも冗長回路は非
活性化される。
信号ＣＳが活性化され、ハイレベルになる。従って、ノ
ード２０２上にはハイレベルの電圧が印加される。ノー
ド２０２上のハイレベル電圧はヒューズ２０６を通じて
ノード２０８に印加されると同時にＮＡＮＤゲート３０
０の一つの入力端子３０４に印加される。この時、ＭＯ
Ｓスタック２１２はそれにより形成された電流通路を通
じて１μＡ以下の電流が流れる導電性を持っているの
で、循環的に電流通路のインピーダンスが増加して、ノ
ード２０８はハイレベルに維持される。これで、インバ
ータ２１６はロウレベルの出力を生成する。結局、この
時にも、ＮＡＮＤゲート３００はインバータ２１６から
自身の入力端子３０６に印加されるロウレベルの信号に
よりその他の入力端子３０２及び３０４の電圧レベルと
無関係にハイレベルの冗長イネーブル信号（ＲＲＥＰｋ
／バー）を発生する。従って、この時にも冗長回路は非
活性化される。
【００２２】このように、欠陥セルが存在しないで、ヒ
ューズ２０６が連結されている時、ＭＯＳスタック２１
２がチップ選択信号ＣＳの論理状態に従って、可変する
インピーダンス（チップ選択信号ＣＳがロウレベルであ
る時、非常に低いインピーダンス、チップ選択信号ＣＳ
がハイレベルである時には非常に高いインピーダンス）
を持つことにより、チップのスタンバイ状態の間にはど
のような静的電流も流れず、活性状態の間にも１μＡ以
下の静的電流が流れるのみである。従って、従来に比べ
て、冗長回路の電力消耗が非常に減少する。
ューズ２０６が連結されている時、ＭＯＳスタック２１
２がチップ選択信号ＣＳの論理状態に従って、可変する
インピーダンス（チップ選択信号ＣＳがロウレベルであ
る時、非常に低いインピーダンス、チップ選択信号ＣＳ
がハイレベルである時には非常に高いインピーダンス）
を持つことにより、チップのスタンバイ状態の間にはど
のような静的電流も流れず、活性状態の間にも１μＡ以
下の静的電流が流れるのみである。従って、従来に比べ
て、冗長回路の電力消耗が非常に減少する。
【００２３】次に本実施の形態によるメモリチップの主
セルアレイのロウあるいはカラム上に少なくとも一つの
欠陥セルが存在する場合について説明する。欠陥セルを
冗長セルに代替するため、冗長セルに対応する欠陥セル
プリデコーダ１００のヒューズ（ｆ０，ｆ０’，ｆ１，
ｆ１’，ｆ２，ｆ２’，…，ｆｉ，ｆｉ’）の半分が選
択的に切断される。この時、欠陥セルに対応するロウ／
カラムアドレス信号（ＲＡ０，ＲＡ１，…，ＲＡｉ）の
各アドレス信号ＲＡｍ（ここで、ｍ＝０，１，２，…，
ｉ）の値が‘０’であると、対応するヒューズ対（ｆ
ｍ，ｆｍ’）中のヒューズｆｍが切断され、‘１’であ
ると、ヒューズｆｍ’が切断される。例えば、欠陥セル
のロウ／カラムアドレス信号（ＲＡ０，ＲＡ１，…，Ｒ
Ａｉ）＝（１，０，０，…，１）である時には、ヒュー
ズ（ｆ０’，ｆ１，ｆ２，…，ｆｉ’）が切断される。
これにより、ヒューズ（ｆ０，ｆ０’，ｆ１，ｆ１’，
ｆ２，ｆ２’，…，ｆｉ，ｆｉ’）はリペアアドレス
“１００…１”を貯蔵する。また、この場合には、冗長
ドライバ部２００のヒューズ２０６も切断される。
セルアレイのロウあるいはカラム上に少なくとも一つの
欠陥セルが存在する場合について説明する。欠陥セルを
冗長セルに代替するため、冗長セルに対応する欠陥セル
プリデコーダ１００のヒューズ（ｆ０，ｆ０’，ｆ１，
ｆ１’，ｆ２，ｆ２’，…，ｆｉ，ｆｉ’）の半分が選
択的に切断される。この時、欠陥セルに対応するロウ／
カラムアドレス信号（ＲＡ０，ＲＡ１，…，ＲＡｉ）の
各アドレス信号ＲＡｍ（ここで、ｍ＝０，１，２，…，
ｉ）の値が‘０’であると、対応するヒューズ対（ｆ
ｍ，ｆｍ’）中のヒューズｆｍが切断され、‘１’であ
ると、ヒューズｆｍ’が切断される。例えば、欠陥セル
のロウ／カラムアドレス信号（ＲＡ０，ＲＡ１，…，Ｒ
Ａｉ）＝（１，０，０，…，１）である時には、ヒュー
ズ（ｆ０’，ｆ１，ｆ２，…，ｆｉ’）が切断される。
これにより、ヒューズ（ｆ０，ｆ０’，ｆ１，ｆ１’，
ｆ２，ｆ２’，…，ｆｉ，ｆｉ’）はリペアアドレス
“１００…１”を貯蔵する。また、この場合には、冗長
ドライバ部２００のヒューズ２０６も切断される。
【００２４】上記のような場合において、チップのスタ
ンバイ状態の間は、ノード２０８はＭＯＳスタック２１
２によりロウレベルに維持されることにより、インバー
タ２１６はハイレベルの出力を発生し、チップ選択信号
ＣＳはロウレベルに維持される。従って、ＮＡＮＤゲー
ト３００はチップ選択信号ＣＳによりそのほかの入力端
子３０２及び３０６の電圧レベルと無関係にハイレベル
の冗長イネーブル信号（ＲＲＥＰｋ／バー）を発生す
る。
ンバイ状態の間は、ノード２０８はＭＯＳスタック２１
２によりロウレベルに維持されることにより、インバー
タ２１６はハイレベルの出力を発生し、チップ選択信号
ＣＳはロウレベルに維持される。従って、ＮＡＮＤゲー
ト３００はチップ選択信号ＣＳによりそのほかの入力端
子３０２及び３０６の電圧レベルと無関係にハイレベル
の冗長イネーブル信号（ＲＲＥＰｋ／バー）を発生す
る。
【００２５】結局、ハイレベルの冗長イネーブル信号
（ＲＲＥＰｋ／バー）により、冗長デコーダは非活性化
され、どの冗長ワードラインも冗長ビットラインも選択
しない。この時、冗長ドライバ部２００ではどのような
静的電流も流れない。又、この時、チップ選択信号ＣＳ
及びその相補信号ＣＳ／バーにより各２重インバータＤ
Ｉ０〜ＤＩｉのｐ−ＭＯＳＦＥＴ（Ｍｐ１）及びｎ−Ｍ
ＯＳＦＥＴ（Ｍｎ２）が完全にターン・オフされるの
で、欠陥セルプリデコーダ部１００には漏洩電流がまっ
たく流れない。
（ＲＲＥＰｋ／バー）により、冗長デコーダは非活性化
され、どの冗長ワードラインも冗長ビットラインも選択
しない。この時、冗長ドライバ部２００ではどのような
静的電流も流れない。又、この時、チップ選択信号ＣＳ
及びその相補信号ＣＳ／バーにより各２重インバータＤ
Ｉ０〜ＤＩｉのｐ−ＭＯＳＦＥＴ（Ｍｐ１）及びｎ−Ｍ
ＯＳＦＥＴ（Ｍｎ２）が完全にターン・オフされるの
で、欠陥セルプリデコーダ部１００には漏洩電流がまっ
たく流れない。
【００２６】チップの活性状態の間に、ノード２０８は
続いてＭＯＳスタック２１２によりロウレベルに維持さ
れるが、チップ選択信号ＣＳはハイレベルに維持され
る。従って、ＮＡＮＤゲート３００の出力、すなわち、
冗長イネーブル信号（ＲＲＥＰｋ／バー）の電圧レベル
は入力端子３０２に印加される冗長プリデコーディング
信号（ＲＰＤＥＣｍ）（ここで、ｍ＝０，１，２，…，
ｉ）の電圧レベルにより決定される。この時、各電圧ゲ
ート（Ｔ０，Ｔ１，Ｔ２，…，Ｔｉ）はインバータ２１
６の入力及び出力に応答して、対応するアドレス入力端
子ＩＮｍ上のアドレス信号を対応するヒューズｆｍに伝
達する。また、この時、チップ選択信号ＣＳ及びその相
補信号ＣＳ／バーにより各２重インバータＤＩ０〜ＤＩ
ｉのｐ−ＭＯＳＦＥＴ（Ｍｐ１）及びｎ−ＭＯＳＦＥＴ
（Ｍｎ２）がターン・オンされる。ここで、ヒューズ
（ｆ０，ｆ０’，ｆ１，ｆ１’，ｆ２，ｆ２’，…，ｆ
ｉ，ｆｉ’）が“１００…１”のリペアアドレス信号を
貯蔵するようにプログラムされていると仮定しよう。こ
の場合には、ヒューズ（ｆ０’，ｆ１，ｆ２，…，ｆ
ｉ’）が切断される。従って、“１００…１”のロウ／
カラムアドレス信号（ＲＡ０，ＲＡ１，…，ＲＡｉ）が
入力端子（ＩＮ０，ＩＮ１，ＩＮ２，…，ＩＮｉ）に各
々印加される時、すなわち、入力されたロウ／カラムア
ドレス信号とリペアアドレス信号とが同一である時、Ｎ
ＡＮＤゲート３００の入力端子（３０２−０）〜（３０
２−ｉ）には各々ハイレベルの冗長プリデコーディング
信号ＲＰＤＥＣ０〜ＲＰＤＥＣｉが印加される。従っ
て、ＮＡＮＤゲート３００はロウレベルの冗長イネーブ
ル信号ＲＲＥＰｋ／バーを発生する。これにより、冗長
回路が活性化され、欠陥セルが冗長セルにより代替され
る。一方、入力されたロウ／カラムアドレス信号とリペ
アアドレス信号とが同一ではない時、ＮＡＮＤゲート３
００の入力端子（３０２ー０）〜（３０２−ｉ）中の少
なくとも一つにロウレベルの冗長プリデコーディング信
号が印加される。従って、ＮＡＮＤゲート３００はハイ
レベルの冗長イネーブル信号（ＲＲＥＰｋ／バー）を発
生する。結局、この時には冗長回路が非活性化される。
続いてＭＯＳスタック２１２によりロウレベルに維持さ
れるが、チップ選択信号ＣＳはハイレベルに維持され
る。従って、ＮＡＮＤゲート３００の出力、すなわち、
冗長イネーブル信号（ＲＲＥＰｋ／バー）の電圧レベル
は入力端子３０２に印加される冗長プリデコーディング
信号（ＲＰＤＥＣｍ）（ここで、ｍ＝０，１，２，…，
ｉ）の電圧レベルにより決定される。この時、各電圧ゲ
ート（Ｔ０，Ｔ１，Ｔ２，…，Ｔｉ）はインバータ２１
６の入力及び出力に応答して、対応するアドレス入力端
子ＩＮｍ上のアドレス信号を対応するヒューズｆｍに伝
達する。また、この時、チップ選択信号ＣＳ及びその相
補信号ＣＳ／バーにより各２重インバータＤＩ０〜ＤＩ
ｉのｐ−ＭＯＳＦＥＴ（Ｍｐ１）及びｎ−ＭＯＳＦＥＴ
（Ｍｎ２）がターン・オンされる。ここで、ヒューズ
（ｆ０，ｆ０’，ｆ１，ｆ１’，ｆ２，ｆ２’，…，ｆ
ｉ，ｆｉ’）が“１００…１”のリペアアドレス信号を
貯蔵するようにプログラムされていると仮定しよう。こ
の場合には、ヒューズ（ｆ０’，ｆ１，ｆ２，…，ｆ
ｉ’）が切断される。従って、“１００…１”のロウ／
カラムアドレス信号（ＲＡ０，ＲＡ１，…，ＲＡｉ）が
入力端子（ＩＮ０，ＩＮ１，ＩＮ２，…，ＩＮｉ）に各
々印加される時、すなわち、入力されたロウ／カラムア
ドレス信号とリペアアドレス信号とが同一である時、Ｎ
ＡＮＤゲート３００の入力端子（３０２−０）〜（３０
２−ｉ）には各々ハイレベルの冗長プリデコーディング
信号ＲＰＤＥＣ０〜ＲＰＤＥＣｉが印加される。従っ
て、ＮＡＮＤゲート３００はロウレベルの冗長イネーブ
ル信号ＲＲＥＰｋ／バーを発生する。これにより、冗長
回路が活性化され、欠陥セルが冗長セルにより代替され
る。一方、入力されたロウ／カラムアドレス信号とリペ
アアドレス信号とが同一ではない時、ＮＡＮＤゲート３
００の入力端子（３０２ー０）〜（３０２−ｉ）中の少
なくとも一つにロウレベルの冗長プリデコーディング信
号が印加される。従って、ＮＡＮＤゲート３００はハイ
レベルの冗長イネーブル信号（ＲＲＥＰｋ／バー）を発
生する。結局、この時には冗長回路が非活性化される。
【００２７】
【発明の効果】以上のように、本発明によると、チップ
上にどのような欠陥セルも存在しない時、即ちチップス
タンバイ状態の間にはどのような静的電流も流れず、活
性状態の間だけに、１μＡ以下の静的電流が流れる。従
って、従来に比べて冗長回路の動作特性関連する電力消
耗が非常に減少する。
上にどのような欠陥セルも存在しない時、即ちチップス
タンバイ状態の間にはどのような静的電流も流れず、活
性状態の間だけに、１μＡ以下の静的電流が流れる。従
って、従来に比べて冗長回路の動作特性関連する電力消
耗が非常に減少する。
【図１】回路との概略構成を示すブロック図。
【図２】本発明による半導体メモリ装置の冗長回路の詳
細構成を示す回路図。
細構成を示す回路図。
１ 半導体メモリ集積回路装置 ２ ロウ／カラムアドレスバッファ ４ 冗長ロウ／カラムプリデコーダ回路 ６ 冗長ロウ／カラムデコーダ回路 １００ 欠陥セルプリデコーダ回路 ２００ 冗長ドライバ回路 ３００ ＮＡＮＤゲート回路 ２０２ ノード ２０４ インバータ ２０６ ヒューズ ２０８ ノード ２１０ 接地電圧 ２１２ ＭＯＳスタッフ ２１６ インバータ ３０２ 入力端子 ｆ０，ｆ０’，ｆ１，ｆ１’，…，ｆｉ，ｆｉ’ ヒ
ューズ ＲＡ０，ＲＡ１，…，ＲＡｉ ロウ／カラムアドレス
信号 ＭＰ１，ＭＰ２ ｐ−ＭＯＳＦＥＴ Ｍｎ１，Ｍｎ２ ｐ−ＭＯＳＦＥＴ ＤＩ０，ＤＩ１，…，ＤＩｉ ヒューズ
ューズ ＲＡ０，ＲＡ１，…，ＲＡｉ ロウ／カラムアドレス
信号 ＭＰ１，ＭＰ２ ｐ−ＭＯＳＦＥＴ Ｍｎ１，Ｍｎ２ ｐ−ＭＯＳＦＥＴ ＤＩ０，ＤＩ１，…，ＤＩｉ ヒューズ
Claims (7)
- 【請求項１】 欠陥セルを救済するための冗長回路を備
えた半導体メモリ装置において、 チップ選択信号が印加される第１ノードと、 第２ノードと、 前記第１ノードに接続される入力端子を持つ第１インバ
ータと、 前記第１ノードと前記第２ノードとの間に接続されるヒ
ューズと、 前記第２ノードと接地電圧との間に接続され、所定の微
少電流が流れる電流通路と、 前記第２ノードに接続される入力端子を持つ第２インバ
ータと、 前記欠陥セルを冗長セルに代替するためのリペアアドレ
スを貯蔵するための回路とロウ／カラムアドレスを各々
受け入れるためのアドレス入力端子とを具備し、前記ロ
ウ／カラムアドレスが前記リペアアドレスと同一である
か否かの可否を判定する複数の冗長プリデコーディング
信号を発生する手段と、 前記チップ選択信号と前記第２インバータの出力と前記
冗長プリデコーディング信号とを各々受け入れる複数の
入力端子を持ち、この入力端子を通じて入力された信号
の論理的組合せにより冗長イネーブル信号を発生する論
理手段とを含み、 前記冗長回路が前記冗長イネーブル信号が活性化される
時に活性化されることを特徴とする半導体メモリ装置。 - 【請求項２】 前記電流通路は前記第２ノードと前記接
地電圧との間に直列に接続される複数のＭＯＳＦＥＴに
より形成されることを特徴とする請求項１に記載の半導
体メモリ装置。 - 【請求項３】 前記電流通路を通じて流れる前記所定の
微少電流は１μＡより小さいことを特徴とする請求項１
に記載の半導体メモリ装置。 - 【請求項４】 前記冗長プリデコーディング信号を発生
する手段は、 複数のヒューズ対と、前記各ヒューズ対を構成する２つ
のヒューズの一端は前記論理手段の対応する入力端子に
共通に接続され、各々が各ヒューズ対中の一つのヒュー
ズの他端とアドレス入力端子中の対応する一つとの間に
接続される複数の伝達ゲートを有し、前記各伝達ゲート
は前記第２インバータの入力及び出力中の少なくとも一
つに応答して対応するアドレス入力端子上のロウ／アド
レスを対応するヒューズに伝達し、各々が各ヒューズ対
中の他の一つのヒューズの他端と前記アドレス入力端子
中の対応する一つとの間に接続され、チップ選択信号及
びその相補信号により制御される複数の２重インバータ
を含むことを特徴とする請求項１に記載の半導体メモリ
装置。 - 【請求項５】 前記２重インバータの各々は、電源電圧
と対応するヒューズとの間に直列に接続される電流通路
と前記チップ選択信号及びその相補信号中のある一つと
対応するアドレス入力端子とに各々接続されるゲートと
を持つ２つの第１チャンネル型のＭＯＳＦＥＴと、対応
するヒューズと接地電圧との間に直列に接続される電流
通路とチップ選択信号及びその相補的な信号中の他の一
つと前記対応するアドレス入力端子とに各々接続される
ゲートとを持つ２つの第２チャンネル型のＭＯＳＦＥＴ
とを含むことを特徴とする請求項４に記載の半導体メモ
リ装置。 - 【請求項６】 欠陥セルを救済するための冗長回路を備
える半導体メモリ装置において、 チップ選択信号が印加される入力端子を持つ第１インバ
ータと、 前記チップ選択信号が印加される第１端子を持つヒュー
ズと、 前記ヒューズの第２端子と接地電圧との間に接続され、
前記チップ選択信号の論理状態に従って可変するインピ
ーダンスを持ち、前記チップ選択信号が非活性化される
時、前記ヒューズの第２端子に所定の第１論理レベルの
電圧を印加し、前記チップ選択信号が活性化される時、
前記ヒューズの第２端子に所定の第２論理レベルの電圧
を印加する可変インピーダンス手段と、 前記ヒューズの前記第２端子に接続される入力端子を持
つ第２インバータと、 前記欠陥セルの救済のためのリペアアドレスを貯蔵する
回路とロウあるいはカラムアドレスを受け入れるための
アドレス入力端子とを具備し、前記ロウあるいはカラム
アドレスが前記リペアアドレスと同一であるか否かの可
否を判定する冗長プリデコーディング信号を発生する手
段と、 前記チップ選択信号と前記第２インバータの出力と前記
冗長プリデコーディング信号とを各々受け入れ、入力さ
れた信号の論理的組合により冗長イネーブル信号を発生
する論理手段とを含み、 前記冗長回路が前記冗長イネーブル信号が活性化される
時に活性化されることを特徴とする半導体メモリ装置。 - 【請求項７】 前記可変インピーダンス手段は、前記第
２インバータの前記入力端子と前記接地電圧との間に直
列に接続される複数のＭＯＳＦＥＴを含むことを特徴と
する請求項６に記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997P-5457 | 1997-02-22 | ||
| KR1019970005457A KR100255959B1 (ko) | 1997-02-22 | 1997-02-22 | 리던던시 회로를 구비하는 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
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