JPH10242273A

JPH10242273A - 半導体装置の製造方法

Info

Publication number: JPH10242273A
Application number: JP9042556A
Authority: JP
Inventors: Tetsuo Gocho; 哲雄牛膓
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-02-26
Filing date: 1997-02-26
Publication date: 1998-09-11

Abstract

(57)【要約】【課題】コンタクトホールの径を狭め高集積化可能で、
耐圧性の確保など配線の信頼性を高めたコンタクトホー
ルを有する半導体装置の製造方法を提供する。【解決手段】半導体基板１０上に絶縁膜２１、２２を形
成する工程と、絶縁膜２１、２２上に第１マスク層３３
を形成する工程と、第１マスク層３３に第１コンタクト
ホールを開口するＣＨ１工程と、第１コンタクトホール
ＣＨ１の内壁表面における選択成長により第２マスク層
３４を形成する工程と、第２マスク層３４をマスクにし
て絶縁膜２１、２２に第２コンタクトホールＣＨ２を開
口する工程とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に微細なコンタクトを有する半導体装置の
製造方法に関する。

【０００２】

【従来の技術】近年の半導体記憶装置などに見られるよ
うに、半導体装置の高集積化及び高性能化が進展するに
伴い、半導体装置の微細加工が必須の条件となってきて
いる。特に高集積度が必要な半導体記憶装置において
は、トランジスタのゲート電極のゲート幅やＤＲＡＭな
どでのキャパシタの占有面積を狭める一方で、フォトリ
ソグラフィーの解像度以上の微細な寸法にコンタクトホ
ールを形成する必要がある。

【０００３】例えばメモリセルサイズを小さくする構造
の一つであるＣＯＢ構造（Capacitor Over Bitline；キ
ャパシタをビットラインよりも上層に形成する構造）を
用いたＤＲＡＭにおいては、第１の配線として形成され
たワード線と、ワード線に直行するレイアウトでワード
ラインの上層に形成されたビット線があり、さらにその
上層に記憶ノードを形成する。この場合、記憶ノードコ
ンタクトはワード線とビット線が交差する間隙に形成し
なければならない。

【０００４】上記の記憶ノードコンタクトを形成するた
めのフォトリソグラフィー工程において合わせずれが生
じると、記憶ノードコンタクトとワード線の間、あるい
は記憶ノードコンタクトとビット線の間で短絡などが生
じる可能性がある。このような合わせずれが生じても記
憶ノードコンタクトとワード線の間、及び記憶ノードコ
ンタクトとビット線の間の耐圧性を確保するためには、
記憶ノードコンタクトとワード線の間、及び記憶ノード
コンタクトとビット線の間の距離を大きくすればよい
が、この場合、セルサイズが大きくなってしまうので、
高集積化に弊害が生じるという不利益がある。

【０００５】上記の不利益を回避し、記憶ノードコンタ
クトとワード線の間、及び記憶ノードコンタクトとビッ
ト線の間の距離を大きくすることなく耐圧性を確保する
技術として、コンタクトホール工程の位置合わせのため
のマスク上の設計余裕を不要にできる自己整合コンタク
ト技術が注目され、特に０．２５μｍルール以降の世代
で活発化してきている。しかし、自己整合コンタクトを
を実用化するには、薄いＳｉ₃Ｎ₄上でエッチングを停
止させるような難度の高いエッチング技術をクリアする
ことが必要であるなど、まだ課題が多いと言わざるを得
ない。

【０００６】一方で、記憶ノードコンタクトとワード線
の間、及び記憶ノードコンタクトとビット線の間の距離
を大きくすることなく、コンタクトホールをフォトリソ
グラフィーの解像度以上に小さくし、径を狭めることに
より、記憶ノードコンタクトとワード線の間、及び記憶
ノードコンタクトとビット線の間に一定の距離を確保
し、耐圧性を確保する技術が知られている。以下に、上
記のコンタクトホールの径を狭めて開口する方法につい
て図面を参照して説明する。

【０００７】まず、図５（ａ）に示すように、シリコン
半導体基板１０上に、図示しないゲート酸化膜、ゲート
電極（ワード線）３１、及び図示しない拡散層などから
なるトランジスタなどの半導体素子を形成した後、これ
らの素子を被覆して例えば酸化シリコンを常圧ＣＶＤ法
などによって堆積し、リフローあるいはエッチバックな
どにより平坦化して第１絶縁膜２１を形成する。次に、
第１絶縁膜２１の上層にビット線３２を形成し、ビット
線３２を被覆して例えば酸化シリコンを常圧ＣＶＤなど
法によって堆積し、リフローあるいはエッチバックなど
により平坦化して第２絶縁膜２２を形成する。次に、第
２絶縁膜２２のの上層に例えばポリシリコンを減圧ＣＶ
Ｄ法で２００ｎｍ堆積させて第１マスク層３３を形成す
る。第１マスク層３３の上層にレジスト膜Ｒを例えば径
０．３２μｍにパターニングする。

【０００８】次に、図５（ｂ）に示すように、レジスト
ＲをマスクにしてＲＩＥ（反応性イオンエッチング）な
どのエッチングを行い、第１マスク層３３を貫通し、第
２絶縁膜２２の表面を露出させる第１コンタクトホール
ＣＨ１を開口する。次に、レジストＲを除去する。

【０００９】次に、図６（ｃ）に示すように、例えばポ
リシリコンを減圧ＣＶＤ法にて第１マスク層３１及び第
１コンタクトホールＣＨ１内を全面に被覆して１００ｎ
ｍ堆積し、第２マスク層３６を形成する。

【００１０】次に、図６（ｄ）に示すように、ＲＩＥな
どのエッチングを行い、第１コンタクトホールＣＨ１内
の側壁部をサイドウォール状に残すように第２マスク層
３６をエッチングして、サイドウォールマスク層３６ａ
を形成する。この後は、サイドウォールマスク層２６ａ
をマスクにしてエッチングを行い、第１絶縁膜２１及び
第２絶縁膜２２を貫通して半導体基板１０を露出させる
第２コンタクトホールを開口する。この時の第２コンタ
クトホールの開口径は例えば０．１μｍ程度であり、サ
イドウォールマスク層３６ａの形成でエッチングマスク
の径を狭めたことにより、微細なコンタクトホールを形
成できる。

【００１１】上記の方法によれば、前述の自己整合コン
タクトと異なり、対Ｓｉ₃Ｎ₄高選択比条件等の新規プ
ロセスなどは不要で、マイクロローディング効果を注意
深くクリアしていくという従来からのアプローチを適用
することで、０．１μｍφ程度の極微細・高アスペクト
比のコンタクトホールの開口を達成することができる。

【００１２】

【発明が解決しようとする課題】しかしながら、上記の
ようなサイドウォールマスク層の形成によりエッチング
マスクの径を狭めて微細なコンタクトホールを形成する
場合、図７（ｅ）に示すように、第１絶縁膜２１及び第
２絶縁膜２２をエッチングする際に、ポリシリコンより
も酸化シリコンの方がエッチングされるようにエッチン
グ選択比をとっているものの、サイドウォールマスク層
３６ａの肩部に後退が生じる。図７（ｅ）中、サイドウ
ォールマスク層３６ａの肩部の後退前の表面の位置を点
線で示す。このサイドウォールマスク層３６ａの後退が
激しい状態が続くと、実効的なコンタクトホールの径が
大きくなってしまう。

【００１３】さらに、サイドウォールマスク層３６ａの
肩部のエッチングが進行すると、ＲＩＥなどにおけるエ
ッチングイオンがサイドウォールマスク層３６ａの表面
で反射してコンタクトホール内に入射し、コンタクトホ
ール内壁部にあたるイオンが増える。このため、コンタ
クトホール内壁部にボウイングＢが発生しやすくなる。
ボウイングＢが発生すると、コンタクトとビット線３２
などの配線層との間の距離が短くなり、耐圧性が劣化し
てしまう。

【００１４】また、図７（ｆ）に示すように、コンタク
トホール内をポリシリコンなどの導電体で埋め込んで埋
め込み配線層３７を形成したときに、ボウイングＢの近
傍にボイドＶが発生することがある。ボイドＶ中にウェ
ット洗浄における洗浄液が残った場合に、後の熱処理工
程で爆発を起こす危険性がある。また、埋め込み配線層
３７をエッチバックしてコンタクトプラグを形成したと
きに、ボイドＶがあるとプラグロス（リセス量）が大き
くなって上層配線との接続におけるカバレージが悪くな
り、配線の信頼性が低下する。また、極端に大きなボイ
ドＶが発生した場合には、コンタクトプラグ形成のエッ
チングの際にコンタクトホール底部の半導体基板までエ
ッチングされてしまい、接合リーク電流の増加を招くこ
ともある。

【００１５】上記のようにサイドウォールマスク層が後
退してコンタクトホールの開口径が広がってしまった
り、ボウイングやボイドが発生して耐圧性が低下するな
ど配線の信頼性を低下させる原因として、第２マスク層
の堆積後にエッチバックして形成したサイドウォールマ
スク層の表面が、半導体基板に対して斜めの表面を有し
ていることがあげられる。サイドウォールマスク層をエ
ッチバックにより形成するため、第２マスク層の肩が落
ちてしまい、斜めの表面を持つようになる。これは、エ
ッチングイオンのスパッタ効率が４０〜６０度の面角度
で最大になることに起因する。

【００１６】上記のように斜めの表面を有するサイドウ
ォールマスク層は、エッチングイオンとの面角度が大き
くなってエッチングイオンが斜めの表面にあたり、コン
タクトホールの開口径を広げるとともに、反射してコン
タクトホール内に斜めに入射し、ボウイングが発生しや
すくなる。

【００１７】本発明は上記の問題点に鑑みてなされたも
のであり、従って、本発明の目的は、コンタクトホール
の径を狭めてフォトリソグラフィーの解像度以上に小さ
くし、ボウイング及びボイドの発生を抑制して耐圧性の
確保など配線の信頼性を高めたコンタクトホールを有
し、高集積化及び高性能化が可能な半導体装置の製造方
法を提供することである。

【００１８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、半導体基板上に
絶縁膜を形成する工程と、前記絶縁膜上に第１マスク層
を形成する工程と、前記第１マスク層に第１コンタクト
ホールを開口する工程と、前記第１コンタクトホールの
内壁表面における選択成長により第２マスク層を形成す
る工程と、前記第２マスク層をマスクにして前記絶縁膜
に第２コンタクトホールを開口する工程とを有する。

【００１９】コンタクトホールの開口工程などでのエッ
チングイオンは、そのほとんどが半導体基板に対して垂
直に入射するので、エッチングマスクが半導体基板に対
してできるだけ垂直に切り立った形状（矩形）をしてい
れば、コンタクトホール内にエッチングイオンは垂直に
入射することとなる。エッチングマスクを半導体基板に
対して垂直に切り立った形状（矩形）にすることによ
り、エッチングイオンがマスク層にあたってコンタクト
ホールを広げることや、マスク層から反射してコンタク
トホールの内部に斜めに入射してボウイングを形成する
ことなどを防ぐことができる。

【００２０】上記のようにエッチングマスクを半導体基
板に対してできるだけ垂直に切り立った形状（矩形）に
するためには、エッチバックによりサイドウォールマス
ク層を形成しないで、第１マスク層に形成された開口部
に、エッチバックをせずに選択成長のみによって第２マ
スク層を形成することにより実現できる。第１マスク層
に形成された第１コンタクトホールは半導体基板に対し
て垂直に切り立った面を有するように加工でき、選択成
長においてもその面の角度を保存しながら第２マスク層
を形成することが可能である。

【００２１】上記のように選択成長により第２マスク層
を形成するとによりエッチングイオンがマスク層にあた
ってコンタクトホールを広げることや、マスク層から反
射してコンタクトホールの内部に斜めに入射してボウイ
ングを形成することなどを防ぐことができ、さらにボイ
ドの発生を抑制できるので、プラグロスの増加を抑制す
ることができる。

【００２２】上記の半導体装置の製造方法は、好適に
は、前記第２マスク層を形成する工程が選択的ＣＶＤ法
により形成する工程である。選択的ＣＶＤ法により第１
コンタクトホールの内壁の表面の角度を保存しながら第
２マスク層を形成することができる。

【００２３】上記の半導体装置の製造方法は、好適に
は、前記第２マスク層の形成工程後、前記第２コンタク
トホールの開口工程前に前記第２マスク層をその上面か
ら研磨する工程を有する。選択成長によって第２マスク
層を形成した場合、コンタクトホールの底部近傍は半導
体基板に対して垂直に近い表面となるが、コンタクトホ
ールの上方部分においては丸みを持ったり、斜めの面と
なったりしてしまうことがある。第２マスク層の上面か
らＣＭＰ（Chemical Mechanical Polishing ）などの研
磨を行って第２マスク層の上方部分の丸みを持ったり斜
めの面を有する部分を除去することにより、半導体基板
に対して垂直に近い表面のみを有する第２マスク層を形
成できる。

【００２４】上記の半導体装置の製造方法は、好適に
は、前記第１コンタクトホールの開口工程と前記第２コ
ンタクトホールの開口工程のうち少なくともいずれかの
工程が低圧高密度のプラズマエッチングにより開口する
工程であり、さらに好適には、ＥＣＲ（Electron Cyclo
tron Resonance）タイププラズタイプマエッチング、Ｉ
ＣＰ（Inductively Coupled Plasma）タイププラズマエ
ッチング、あるいはヘリコン波プラズマエッチングのい
ずれかにより開口する工程である。第１コンタクトホー
ル及び第２コンタクトホールの開口には、従来タイプの
プラズマ処理装置でも原理的に可能であるが、第１コン
タクトホールは半導体基板に対して垂直に開口すること
が好ましく、第２コンタクトホールは高アスペクト比の
コンタクトホールであることから、これらの開口工程に
おいては、低圧高密度プラズマ源を利用したエッチング
処理の使用が望ましい。低圧高密度プラズマにおいて
は、放電空間に電場を誘起させてプラズマ中の自由電子
を加速し、その結果生じる高エネルギー電子によって中
性ガスを電離し、高密度のプラズマを得る。低圧のエッ
チング室において高密度のプラズマを発生させると、基
板表面近傍に形成されるイオンシース中でイオンが、他
のイオンや中性ガス粒子と衝突する確率が小さくなるた
め、イオンの直進性が高まり、また電離度が高いために
イオン対中性ラジカルの比が大きくとれ、エッチングの
異方性を高めることができる。

【００２５】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。

【００２６】本実施形態半導体装置の製造方法により製
造した半導体装置の断面図を図１に示す。半導体基板１
０上に図示しないゲート絶縁膜、ゲート電極（ワード
線）３１、図示しない拡散層などからなるトランジスタ
やその他の半導体素子が形成されており、その半導体基
板１０の上層を第１絶縁膜２１が被覆している。第１絶
縁膜２１上にはビット線３２が形成されており、さらに
その上層を第２絶縁膜２２が被覆している。第１絶縁膜
２１及び第２絶縁膜２２には半導体基板１０に達するコ
ンタクトホールが開口されており、コンタクトホール内
に埋め込み配線層３５ａが埋め込まれている。

【００２７】かかる半導体装置は、コンタクトホールの
径を狭めてフォトリソグラフィーの解像度以上に小さく
し、ボウイング及びボイドがなく、耐圧性の確保など配
線の信頼性を高めたコンタクトホールを有する半導体装
置である。

【００２８】以下に、上記の本実施例の半導体装置の製
造方法について説明する。まず、図２（ａ）に示すよう
に、シリコン半導体基板１０に図示しない素子分離絶縁
膜をＬＯＣＯＳ法などにより形成し、トランジスタの活
性領域の形成やパンチスルー耐圧向上のためのイオン注
入を行う。次に、図示しないゲート酸化膜を形成し、例
えばポリシリコン及びタングステンシリサイドをＣＶＤ
法により堆積してゲート電極様にエッチング加工し、ポ
リサイドのゲート電極（ワード線）３１を形成する。次
に、イオン注入により図示しない拡散層を形成し、電界
効果型トランジスタを形成する。また、半導体基板１０
上にその他の半導体素子を形成するこもできる。

【００２９】トランジスタなどの半導体素子を形成した
後、これらの素子を被覆して例えば酸化シリコンを常圧
ＣＶＤ法などによって堆積し、リフローあるいはエッチ
バックなどにより平坦化して第１絶縁膜２１を形成す
る。その上層に、例えばポリシリコン及びタングステン
シリサイドをＣＶＤ法により堆積してビット線様にエッ
チング加工し、ポリサイドのビット線３２を形成する。
次にビット線３２を被覆して例えば酸化シリコンを常圧
ＣＶＤ法などによって堆積し、リフローあるいはエッチ
バックなどにより平坦化して第２絶縁膜２２を形成す
る。

【００３０】次に第２絶縁膜２２の上層に例えばポリシ
リコンを減圧ＣＶＤ法で３００ｎｍ堆積させて第１マス
ク層３３を形成する。このときの第１マスク層の堆積条
件は、例えば（装置：減圧ＣＶＤ装置、ガス：SiH₄/He/
N₂=100/400/200sccm、圧力：７０Ｐａ、温度：５５０
℃）とすることができる。次に、第１マスク層３３の上
層にレジスト膜Ｒを例えば径０．３２μｍにパターニン
グする。

【００３１】次に、図２（ｂ）に示すように、レジスト
Ｒをマスクにしてエッチングを行い、第１マスク層３３
を貫通し、第２絶縁膜２２の表面を露出させる第１コン
タクトホールＣＨ１を開口する。このときのエッチング
条件は、例えば（装置：ＥＣＲタイププラズマエッチン
グ装置、ガス：C₂Cl₃F₃/SF₆=60/10sccm 、圧力：１．３
Ｐａ、マイクロ波：８５０Ｗ、RF Power：１００Ｗ、サ
セプタ温度：２０℃）とすることができる。次に、レジ
ストＲを除去する。

【００３２】次に、図３（ｃ）に示すように、例えばポ
リシリコンを減圧ＣＶＤ法にて第１マスク層３３の表面
上に対して選択成長により例えば膜厚１００ｎｍ堆積
し、第２マスク層３４を形成する。この時の第２マスク
層の堆積条件は、例えば（装置：減圧ＣＶＤ装置、ガ
ス：SiH₂Cl₂/H₂/HCl=100/2000/50sccm、圧力：１５Ｐ
ａ、温度：８００℃）とすることができる。

【００３３】上記の図３（ｃ）のように第２マスク層を
形成した後、研磨により第２マスク層の上方部分の丸み
を持ったり斜めの面を有する部分を除去してもよい。第
２マスク層の丸みを持った部分などを除去することによ
り半導体基板に対して垂直に近い表面のみを有する第２
マスク層を形成できる。研磨の方法としては、例えばＣ
ＭＰ（Chemical Mechanical Polishing ）を用いること
ができる。

【００３４】次に、図３（ｄ）に示すように、第２マス
ク層３４をマスクにして例えばＲＩＥなどのエッチング
を行い、第１絶縁膜２１及び第２絶縁膜２２を貫通して
半導体基板１０を露出させる第２コンタクトホールＣＨ
２を開口する。このときのエッチング条件は、例えば
（装置：枚様式マグネトロン反応性イオンエッチング装
置、ガス：C₄F₈/CO/Ar=8/60/200sccm 、圧力：５．３Ｐ
ａ、RF Power：１６００Ｗ、サセプタ温度：２０℃）と
することができる。

【００３５】次に、図４に示すように、例えばポリシリ
コンを減圧ＣＶＤ法により第２コンタクトホールＣＨ２
内を埋め込み、第２マスク層３４を被覆して全面に３０
０ｎｍ堆積し、埋め込み配線層３５を形成する。

【００３６】次に、図１に示すように、例えばＲＩＥな
どのエッチングにより全面にエッチバックを行い、コン
タクトホールの外部の導電層を除去して、第２コンタク
トホールＣＨ２内に埋め込み配線層３５ａを形成する。

【００３７】以上で、図１に示すように、コンタクトホ
ールの径を狭めてフォトリソグラフィーの解像度以上に
小さくし、ボウイング及びボイドがなく、耐圧性の確保
など配線の信頼性を高めたコンタクトホールを有する半
導体装置を形成することができる。また、実施形態によ
れば、従来法に対して第２マスク層のエッチバック工程
とエッチバック工程後の洗浄工程を削減でき、工程を簡
略化することができる。

【００３８】本発明は、ＭＯＳトランジスタの半導体装
置や、バイポーラ系の半導体装置、あるいはＡ／Ｄコン
バータなど、コンタクトホールを有する半導体装置であ
ればなんでも適用できる。特に高集積化が必要とされる
ＣＯＢ型のＤＲＡＭに好ましく適用することができ、装
置の微細化、縮小化が進められた半導体装置に、微細で
信頼性の高いコンタクトによる接合を提供することがで
きる。

【００３９】本発明は、上記の実施の形態に限定されな
い。例えば、第１コンタクトホールの開口工程におい
て、第１マスク層３３を貫通し、第２絶縁膜２２の表面
を露出したところでエッチングを終了しているが、第２
絶縁膜２２の上方にまでエッチングして開口部を設けて
もよく、また、第１マスク層３３貫通する前に止めても
よい。また、第１マスク層、第２マスク層、埋め込み配
線層などは多層構成としてもよい。ゲート電極及びビッ
ト線はポリサイドの２層構成としているが、１層構成で
もよく、３層以上の構成でもよい。その他、本発明の要
旨を逸脱しない範囲で種々の変更を行うことができる。

【００４０】

【発明の効果】本発明によれば、コンタクトホールの径
を狭めてフォトリソグラフィーの解像度以上に小さく
し、ボウイング及びボイドがなく、耐圧性の確保など配
線の信頼性を高めたコンタクトホールを有する半導体装
置を製造することができる。

【図面の簡単な説明】

【図１】図１は本発明の半導体装置の製造方法により製
造した半導体装置の断面図である。

【図２】図２は本発明の半導体装置の製造方法の製造工
程を示す断面図であり、（ａ）はレジスト膜形成工程ま
で、（ｂ）は第１コンタクトホールの開口工程までを示
す。

【図３】図３は図２の続きの工程を示し、（ｃ）は第２
マスク層の形成工程まで、（ｄ）は第２コンタクトホー
ルの開口工程までを示す。

【図４】図４は図３の続きの工程を示し、埋め込み配線
層の形成工程までを示す。

【図５】図５は従来例の半導体装置の製造方法の製造工
程を示す断面図であり、（ａ）はレジスト膜形成工程ま
で、（ｂ）は第１コンタクトホールの開口工程までを示
す。

【図６】図６は図５の続きの工程を示し、（ｃ）は第２
マスク層の形成工程まで、（ｄ）はサイドウォールマス
ク層の形成工程までを示す。

【図７】図７は図６の続きの工程を示し、（ｅ）は第２
コンタクトホールの開口工程まで、（ｆ）は埋め込み配
線層の形成工程までを示す。

【符号の説明】

１０…半導体基板、２１……第１絶縁膜、２２……第２
絶縁膜、３１…ゲート電極（ワード線）、３２…ビット
線、３３…第１マスク層、３４、３６…第２マスク層、
３５、３５ａ、３７…埋め込み配線層、３６ａ…サイド
ウォールマスク層、Ｒ…レジスト、ＣＨ１、ＣＨ２…コ
ンタクトホール

Claims

【特許請求の範囲】

【請求項１】半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に第１マスク層を形成する工程と、前記第１マスク層に第１コンタクトホールを開口する工
程と、前記第１コンタクトホールの内壁表面における選択成長
により第２マスク層を形成する工程と、前記第２マスク層をマスクにして前記絶縁膜に第２コン
タクトホールを開口する工程とを有する半導体装置の製
造方法。
【請求項２】前記第２マスク層を形成する工程が選択的
ＣＶＤ法により形成する工程である請求項１記載の半導
体装置の製造方法。
【請求項３】前記第２マスク層の形成工程後、前記第２
コンタクトホールの開口工程前に前記第２マスク層をそ
の上面から研磨する工程を有する請求項１記載の半導体
装置の製造方法。
【請求項４】前記第１コンタクトホールの開口工程と前
記第２コンタクトホールの開口工程のうち少なくともい
ずれかの工程が低圧高密度のプラズマエッチングにより
開口する工程である請求項１記載の半導体装置の製造方
法。
【請求項５】前記低圧高密度のプラズマエッチングがＥ
ＣＲタイププラズタイプマエッチング、ＩＣＰタイププ
ラズマエッチング、あるいはヘリコン波プラズマエッチ
ングのいずれかである請求項４記載の半導体装置の製造
方法。