JPH10242423A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10242423A JPH10242423A JP9046813A JP4681397A JPH10242423A JP H10242423 A JPH10242423 A JP H10242423A JP 9046813 A JP9046813 A JP 9046813A JP 4681397 A JP4681397 A JP 4681397A JP H10242423 A JPH10242423 A JP H10242423A
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- film
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/01—Manufacture or treatment
- H10D1/041—Manufacture or treatment of capacitors having no potential barriers
- H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
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- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
- H10D1/716—Electrodes having non-planar surfaces, e.g. formed by texturisation having vertical extensions
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
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- H10B12/05—Making the transistor
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 蓄積容量の確保と電荷保持特性の向上を図
る。 【解決手段】 キャパシタ２２は、例えば、シリコン酸
化膜からなる層間絶縁膜２０の溝内に形成される。層間
絶縁膜２０の溝の側面には、絶縁膜（シリコン窒化膜な
ど）２１が形成される。層間絶縁膜２０の溝の側面及び
底面には、ルテニウムなどからなる蓄積電極２３が形成
される。蓄積電極２３上には、ＢＳＴＯなどから構成さ
れるキャパシタ絶縁膜２４が形成される。キャパシタ絶
縁膜２４上には、全てのキャパシタに共通に設けられ、
ルテニウムなどから構成されるプレ−ト電極２５が形成
される。隣接する２つのキャパシタ２２の電気的な分離
は、絶縁膜２０，２１によって行われる。
る。 【解決手段】 キャパシタ２２は、例えば、シリコン酸
化膜からなる層間絶縁膜２０の溝内に形成される。層間
絶縁膜２０の溝の側面には、絶縁膜（シリコン窒化膜な
ど）２１が形成される。層間絶縁膜２０の溝の側面及び
底面には、ルテニウムなどからなる蓄積電極２３が形成
される。蓄積電極２３上には、ＢＳＴＯなどから構成さ
れるキャパシタ絶縁膜２４が形成される。キャパシタ絶
縁膜２４上には、全てのキャパシタに共通に設けられ、
ルテニウムなどから構成されるプレ−ト電極２５が形成
される。隣接する２つのキャパシタ２２の電気的な分離
は、絶縁膜２０，２１によって行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板に形成
されるキャパシタ、特に、ダイナミック・ランダム・ア
クセス・メモリのキャパシタに関する。
されるキャパシタ、特に、ダイナミック・ランダム・ア
クセス・メモリのキャパシタに関する。
【０００２】
【従来の技術】半導体プロセス技術の進歩に伴い、半導
体デバイスの微細化が進んでいる。半導体デバイスの微
細化は、ダイナミック・ランダム・アクセス・メモリ
（以下、ＤＲＡＭ）の記憶容量（ビット数）の増大に貢
献するが、１ビット分のメモリセルが半導体基板上にお
いて占有し得る面積を縮小させる。
体デバイスの微細化が進んでいる。半導体デバイスの微
細化は、ダイナミック・ランダム・アクセス・メモリ
（以下、ＤＲＡＭ）の記憶容量（ビット数）の増大に貢
献するが、１ビット分のメモリセルが半導体基板上にお
いて占有し得る面積を縮小させる。
【０００３】また、半導体基板上のメモリセルの占有面
積が縮小されると、当然に、メモリセルを構成するＭＯ
Ｓトランジスタやキャパシタのサイズも縮小しなければ
らなない。しかし、ＤＲＡＭのキャパシタについては、
メモリセルの占有面積が縮小されても、常に、数１０ｆ
Ｆの蓄積容量を確保しなければならない。
積が縮小されると、当然に、メモリセルを構成するＭＯ
Ｓトランジスタやキャパシタのサイズも縮小しなければ
らなない。しかし、ＤＲＡＭのキャパシタについては、
メモリセルの占有面積が縮小されても、常に、数１０ｆ
Ｆの蓄積容量を確保しなければならない。
【０００４】そこで、従来、ＤＲＡＭのキャパシタに関
しては、蓄積電極を半導体基板上に積み重ねるスタック
型や、蓄積電極を半導体基板中のトレンチ内に形成する
トレンチ型などの三次元構造を有するキャパシタが開発
されている。
しては、蓄積電極を半導体基板上に積み重ねるスタック
型や、蓄積電極を半導体基板中のトレンチ内に形成する
トレンチ型などの三次元構造を有するキャパシタが開発
されている。
【０００５】なお、スタック型のキャパシタにおいて
は、半導体基板上の層間絶縁膜に溝を設け、その溝の側
面及び底面に蓄積電極を形成し、キャパシタ面積の拡大
による蓄積容量の増加を図った構造が知られている（例
えば、米国特許５，４４４，０１３を参照）。
は、半導体基板上の層間絶縁膜に溝を設け、その溝の側
面及び底面に蓄積電極を形成し、キャパシタ面積の拡大
による蓄積容量の増加を図った構造が知られている（例
えば、米国特許５，４４４，０１３を参照）。
【０００６】また、キャパシタ絶縁膜に関しては、シリ
コン酸化膜やシリコン窒化膜といった従来の材料から、
二酸化タンタル（Ｔａ2 Ｏ5 ）、チタン酸ストロンチウ
ム（ＳｒＴｉＯ3 ：「ＳＴＯ」と呼ばれる）や、チタン
酸バリウムストロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ3 ：
「ＢＳＴＯ」と呼ばれる）といった高誘電体材料に変更
し、十分な蓄積容量を確保することが検討されている。
コン酸化膜やシリコン窒化膜といった従来の材料から、
二酸化タンタル（Ｔａ2 Ｏ5 ）、チタン酸ストロンチウ
ム（ＳｒＴｉＯ3 ：「ＳＴＯ」と呼ばれる）や、チタン
酸バリウムストロンチウム（（Ｂａ，Ｓｒ）ＴｉＯ3 ：
「ＢＳＴＯ」と呼ばれる）といった高誘電体材料に変更
し、十分な蓄積容量を確保することが検討されている。
【０００７】キャパシタ絶縁膜に高誘電体材料を用いた
例としては、例えば、Ａ．Ｙｕｕｋｉ ｅｔ ａｌ．
“Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅ Ｍｅｅｔｉｎｇ １９９５”の１１５ペ−
ジから１１８ペ−ジに記載されたものがある。この例で
は、キャパシタ構造は、単純なスタック型であり、蓄積
電極にルテニウムＲｕ、キャパシタ絶縁膜にＢＳＴＯを
使用している。
例としては、例えば、Ａ．Ｙｕｕｋｉ ｅｔ ａｌ．
“Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅ Ｍｅｅｔｉｎｇ １９９５”の１１５ペ−
ジから１１８ペ−ジに記載されたものがある。この例で
は、キャパシタ構造は、単純なスタック型であり、蓄積
電極にルテニウムＲｕ、キャパシタ絶縁膜にＢＳＴＯを
使用している。
【０００８】
【発明が解決しようとする課題】図４９は、層間絶縁膜
の溝内に形成されるキャパシタの構造を示している。図
５０は、図４９のＬ−Ｌ線に沿う断面図である。
の溝内に形成されるキャパシタの構造を示している。図
５０は、図４９のＬ−Ｌ線に沿う断面図である。
【０００９】キャパシタは、半導体基板上にアレイ状に
配置される。１つのキャパシタは、層間絶縁膜５１の溝
５２の側面及び底面に形成される蓄積電極５３と、蓄積
電極５３上に形成されるキャパシタ絶縁膜５４と、キャ
パシタ絶縁膜５４上に形成され、全てのキャパシタに共
通に用いられるプレ−ト電極５５とから構成されてい
る。
配置される。１つのキャパシタは、層間絶縁膜５１の溝
５２の側面及び底面に形成される蓄積電極５３と、蓄積
電極５３上に形成されるキャパシタ絶縁膜５４と、キャ
パシタ絶縁膜５４上に形成され、全てのキャパシタに共
通に用いられるプレ−ト電極５５とから構成されてい
る。
【００１０】このようなキャパシタは、ＤＲＡＭのメモ
リセルに用いられ、蓄積電極５３は、コンタクトプラグ
５０により、ＭＯＳトランジスタのソ−スに接続され
る。
リセルに用いられ、蓄積電極５３は、コンタクトプラグ
５０により、ＭＯＳトランジスタのソ−スに接続され
る。
【００１１】上述のキャパシタ構造によれば、互いに隣
接するキャパシタは、層間絶縁膜５１によって絶縁され
ている。また、近年、メモリセルの微細化によるキャパ
シタの蓄積容量の減少を抑えるため、キャパシタ同士の
間隔ｄを狭くし、できるだけ大きなキャパシタ面積を確
保する傾向がある。
接するキャパシタは、層間絶縁膜５１によって絶縁され
ている。また、近年、メモリセルの微細化によるキャパ
シタの蓄積容量の減少を抑えるため、キャパシタ同士の
間隔ｄを狭くし、できるだけ大きなキャパシタ面積を確
保する傾向がある。
【００１２】しかし、隣接するキャパシタの間隔ｄが狭
くなると、キャパシタの蓄積電極間に流れるリ−ク電流
が増大したり、キャパシタの蓄積電極間の絶縁膜が絶縁
破壊を起こすなどの現象が生じる。
くなると、キャパシタの蓄積電極間に流れるリ−ク電流
が増大したり、キャパシタの蓄積電極間の絶縁膜が絶縁
破壊を起こすなどの現象が生じる。
【００１３】よって、ＤＲＡＭとして機能するに十分な
キャパシタ間の電気的分離が行えなくなる欠点がある。
キャパシタ間の電気的分離が行えなくなる欠点がある。
【００１４】本発明は、上記欠点を解決すべくなされた
もので、その目的は、キャパシタ同士の間隔が狭くなっ
ても、キャパシタとして十分に機能し得るような新規な
絶縁構造を提案することである。
もので、その目的は、キャパシタ同士の間隔が狭くなっ
ても、キャパシタとして十分に機能し得るような新規な
絶縁構造を提案することである。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、溝を有する第１絶縁膜と、
前記第１絶縁膜の溝の側面のみに形成される第２絶縁膜
と、前記第１絶縁膜の溝の側面及び底面のみに前記第２
絶縁膜を覆うように形成される第１電極と、前記第１電
極上に形成される第３絶縁膜と、前記第３絶縁膜上に形
成される第２電極とを備える。
め、本発明の半導体装置は、溝を有する第１絶縁膜と、
前記第１絶縁膜の溝の側面のみに形成される第２絶縁膜
と、前記第１絶縁膜の溝の側面及び底面のみに前記第２
絶縁膜を覆うように形成される第１電極と、前記第１電
極上に形成される第３絶縁膜と、前記第３絶縁膜上に形
成される第２電極とを備える。
【００１６】前記第１絶縁膜は、シリコン酸化膜であ
り、前記第２絶縁膜は、シリコン窒化膜である。
り、前記第２絶縁膜は、シリコン窒化膜である。
【００１７】前記第１絶縁膜の溝の側面は、前記第１絶
縁膜の溝の底面に対して８０°以上９０°以下の角度を
有していてもよく、曲面を有していてもよい。
縁膜の溝の底面に対して８０°以上９０°以下の角度を
有していてもよく、曲面を有していてもよい。
【００１８】本発明の半導体装置は、複数の溝を有する
第１絶縁膜と、前記第１絶縁膜の各々の溝の側面のみに
形成される第２絶縁膜と、前記第１絶縁膜の各々の溝の
側面及び底面のみに前記第２絶縁膜を覆うように形成さ
れる第１電極と、前記第１電極上に形成される第３絶縁
膜と、前記第３絶縁膜上に形成される第２電極とを備え
る。
第１絶縁膜と、前記第１絶縁膜の各々の溝の側面のみに
形成される第２絶縁膜と、前記第１絶縁膜の各々の溝の
側面及び底面のみに前記第２絶縁膜を覆うように形成さ
れる第１電極と、前記第１電極上に形成される第３絶縁
膜と、前記第３絶縁膜上に形成される第２電極とを備え
る。
【００１９】前記第１絶縁膜は、シリコン酸化膜であ
り、前記第２絶縁膜は、シリコン窒化膜である。
り、前記第２絶縁膜は、シリコン窒化膜である。
【００２０】前記第１電極、前記第３絶縁膜及び前記第
２電極により、例えば、ダイナミック・ランダム・アク
セス・メモリのメモリセルのキャパシタが構成される。
２電極により、例えば、ダイナミック・ランダム・アク
セス・メモリのメモリセルのキャパシタが構成される。
【００２１】前記第１絶縁膜の各々の溝内の前記第１電
極は、前記第１絶縁膜及び前記第２絶縁膜を含む複合膜
によって互いに電気的に分離されるか、又は少なくとも
前記第２絶縁膜によって互いに電気的に分離される。
極は、前記第１絶縁膜及び前記第２絶縁膜を含む複合膜
によって互いに電気的に分離されるか、又は少なくとも
前記第２絶縁膜によって互いに電気的に分離される。
【００２２】前記第１及び第２電極は、Ｒｕ、Ｐｔ、Ｒ
ｅ、Ｏｓ、Ｒｈ、Ｉｒ、Ｓｒのいずれか１つからなる第
１金属、前記第１金属の酸化物、前記第１金属を含む合
金、前記合金の酸化物、Ｗ、Ｎｂ、Ａｌ、Ｔｉ、Ｔａの
いずれか１つからなる第２金属、前記第２金属の窒化
物、Ｍｏ、Ｃｕ、Ｐｂのいずれか１つからなる第３金属
のグル−プから選択される少なくとも１つにより構成さ
れている。
ｅ、Ｏｓ、Ｒｈ、Ｉｒ、Ｓｒのいずれか１つからなる第
１金属、前記第１金属の酸化物、前記第１金属を含む合
金、前記合金の酸化物、Ｗ、Ｎｂ、Ａｌ、Ｔｉ、Ｔａの
いずれか１つからなる第２金属、前記第２金属の窒化
物、Ｍｏ、Ｃｕ、Ｐｂのいずれか１つからなる第３金属
のグル−プから選択される少なくとも１つにより構成さ
れている。
【００２３】前記第３絶縁膜は、（Ｂａ，Ｓｒ）ＴｉＯ
3 、ＢａＴｉＯ3 、ＳｒＴｉＯ3 、ＰｂＺｒＯ3 、Ｌｉ
ＮｂＯ3 、Ｂｉ4 Ｔｉ3 Ｏ12、Ｔａ2 Ｏ5 のグル−プか
ら選択される少なくとも１つにより構成されている。
3 、ＢａＴｉＯ3 、ＳｒＴｉＯ3 、ＰｂＺｒＯ3 、Ｌｉ
ＮｂＯ3 、Ｂｉ4 Ｔｉ3 Ｏ12、Ｔａ2 Ｏ5 のグル−プか
ら選択される少なくとも１つにより構成されている。
【００２４】前記第１絶縁膜の溝の側面は、前記第１絶
縁膜の溝の底面に対して８０°以上９０°以下の角度を
有していてもよく、曲面を有していてもよい。
縁膜の溝の底面に対して８０°以上９０°以下の角度を
有していてもよく、曲面を有していてもよい。
【００２５】前記第１電極は、前記第１絶縁膜の直下の
第４絶縁膜の第１コンタクトホ−ル内の第１コンタクト
プラグによって、ＭＯＳトランジスタのソ−ス・ドレイ
ン拡散層の一方に接続されている。
第４絶縁膜の第１コンタクトホ−ル内の第１コンタクト
プラグによって、ＭＯＳトランジスタのソ−ス・ドレイ
ン拡散層の一方に接続されている。
【００２６】前記ＭＯＳトランジスタのソ−ス・ドレイ
ン拡散層の他方は、前記第４絶縁膜の第２コンタクトホ
−ル内の第２コンタクトプラグによって、ビット線に接
続されている。
ン拡散層の他方は、前記第４絶縁膜の第２コンタクトホ
−ル内の第２コンタクトプラグによって、ビット線に接
続されている。
【００２７】本発明の半導体装置の製造方法は、第１絶
縁膜に溝を形成し、前記第１絶縁膜の溝の側面のみに第
２絶縁膜を形成し、前記第１絶縁膜の溝の側面及び底面
のみに前記第２絶縁膜を覆うような第１電極を形成し、
前記第１電極上に第３絶縁膜を形成し、前記第３絶縁膜
上に第２電極を形成する、という一連の工程を備えてい
る。
縁膜に溝を形成し、前記第１絶縁膜の溝の側面のみに第
２絶縁膜を形成し、前記第１絶縁膜の溝の側面及び底面
のみに前記第２絶縁膜を覆うような第１電極を形成し、
前記第１電極上に第３絶縁膜を形成し、前記第３絶縁膜
上に第２電極を形成する、という一連の工程を備えてい
る。
【００２８】本発明の半導体装置の製造方法は、ＭＯＳ
トランジスタのソ−ス・ドレイン拡散層の一方に接続さ
れるコンタクトプラグを形成し、前記コンタクトプラグ
を覆う第１絶縁膜を形成し、前記第１絶縁膜に前記コン
タクトプラグに達する溝を形成し、前記第１絶縁膜の溝
の側面のみに第２絶縁膜を形成し、前記第１絶縁膜の溝
の側面及び底面のみに、前記第２絶縁膜を覆い、前記コ
ンタクトプラグに接続されるような第１電極を形成し、
前記第１電極上に第３絶縁膜を形成し、前記第３絶縁膜
上に第２電極を形成する、という一連の工程を備えてい
る。
トランジスタのソ−ス・ドレイン拡散層の一方に接続さ
れるコンタクトプラグを形成し、前記コンタクトプラグ
を覆う第１絶縁膜を形成し、前記第１絶縁膜に前記コン
タクトプラグに達する溝を形成し、前記第１絶縁膜の溝
の側面のみに第２絶縁膜を形成し、前記第１絶縁膜の溝
の側面及び底面のみに、前記第２絶縁膜を覆い、前記コ
ンタクトプラグに接続されるような第１電極を形成し、
前記第１電極上に第３絶縁膜を形成し、前記第３絶縁膜
上に第２電極を形成する、という一連の工程を備えてい
る。
【００２９】前記第２絶縁膜は、まず、前記第１絶縁膜
上並びに前記第１絶縁膜の溝の側面及び底面に形成さ
れ、この後、異方性エッチングされることにより、前記
第１絶縁膜の溝の側面のみに形成される。
上並びに前記第１絶縁膜の溝の側面及び底面に形成さ
れ、この後、異方性エッチングされることにより、前記
第１絶縁膜の溝の側面のみに形成される。
【００３０】前記第１電極は、まず、前記第１絶縁膜上
並びに前記第１絶縁膜の溝の側面及び底面に導電膜を形
成し、この後、保護膜を少なくとも前記第１絶縁膜の溝
に埋め込み、前記第１絶縁膜上の前記導電膜を選択的に
エッチングすることによって、前記第１絶縁膜の溝の側
面及び底面のみに形成される。
並びに前記第１絶縁膜の溝の側面及び底面に導電膜を形
成し、この後、保護膜を少なくとも前記第１絶縁膜の溝
に埋め込み、前記第１絶縁膜上の前記導電膜を選択的に
エッチングすることによって、前記第１絶縁膜の溝の側
面及び底面のみに形成される。
【００３１】前記保護膜がＳＯＧの場合、前記第１電極
を前記第１絶縁膜の溝の側面及び底面のみに形成した
後、前記ＳＯＧは、選択的に除去される。前記保護膜が
レジストの場合、前記第１電極を前記第１絶縁膜の溝の
側面及び底面のみに形成した後、前記レジストは、選択
的に除去される。
を前記第１絶縁膜の溝の側面及び底面のみに形成した
後、前記ＳＯＧは、選択的に除去される。前記保護膜が
レジストの場合、前記第１電極を前記第１絶縁膜の溝の
側面及び底面のみに形成した後、前記レジストは、選択
的に除去される。
【００３２】前記第１絶縁膜は、シリコン酸化膜であ
り、前記第２絶縁膜は、シリコン窒化膜である。前記第
１絶縁膜の溝は、その側面が、前記第１絶縁膜の溝の底
面に対して８０°以上９０°以下の角度を有するように
形成されるか、又は曲面を有するように形成される。
り、前記第２絶縁膜は、シリコン窒化膜である。前記第
１絶縁膜の溝は、その側面が、前記第１絶縁膜の溝の底
面に対して８０°以上９０°以下の角度を有するように
形成されるか、又は曲面を有するように形成される。
【００３３】
【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体装置及びその製造方法について詳細に説明す
る。
明の半導体装置及びその製造方法について詳細に説明す
る。
【００３４】図１は、本発明の第１実施の形態に関わる
スタック型キャパシタを有するＤＲＡＭの主要部を示し
ている。図２は、図１のＩＩ−ＩＩ線に沿う断面図、図
３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図、図４は、
図１のＩＶ−ＩＶ線に沿う断面図である。
スタック型キャパシタを有するＤＲＡＭの主要部を示し
ている。図２は、図１のＩＩ−ＩＩ線に沿う断面図、図
３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図、図４は、
図１のＩＶ−ＩＶ線に沿う断面図である。
【００３５】なお、図１乃至図４においては、説明を簡
略化するため、ＤＲＡＭのメモリセルアレイの２ビット
分（２つのメモリセル）のみを代表的に取り出して示し
ている。よって、実際、メモリセルのキャパシタは、シ
リコン基板上にアレイ状に配置される。
略化するため、ＤＲＡＭのメモリセルアレイの２ビット
分（２つのメモリセル）のみを代表的に取り出して示し
ている。よって、実際、メモリセルのキャパシタは、シ
リコン基板上にアレイ状に配置される。
【００３６】Ｐ型のシリコン基板１中には、シリコン基
板１の溝に絶縁膜が埋め込まれた構造を有するＳＴＩ
（Shallow Trench Isolation）構造の素子分離膜２が形
成されている。素子分離膜２は、例えば、シリコン酸化
膜から構成される。素子分離膜２は、ＬＯＣＯＳ酸化に
よるフィ−ルド酸化膜であってもよい。
板１の溝に絶縁膜が埋め込まれた構造を有するＳＴＩ
（Shallow Trench Isolation）構造の素子分離膜２が形
成されている。素子分離膜２は、例えば、シリコン酸化
膜から構成される。素子分離膜２は、ＬＯＣＯＳ酸化に
よるフィ−ルド酸化膜であってもよい。
【００３７】素子領域３は、素子分離膜２に取り囲まれ
ている。素子領域３には、ソ−ス・ドレイン拡散層４を
共有する２つのＭＯＳトランジスタ５が形成されてい
る。各々のＭＯＳトランジスタ５は、ゲ−ト酸化膜７、
ゲ−ト電極、ソ−ス・ドレイン拡散層４，６を有してい
る。
ている。素子領域３には、ソ−ス・ドレイン拡散層４を
共有する２つのＭＯＳトランジスタ５が形成されてい
る。各々のＭＯＳトランジスタ５は、ゲ−ト酸化膜７、
ゲ−ト電極、ソ−ス・ドレイン拡散層４，６を有してい
る。
【００３８】ゲ−ト酸化膜７は、例えば、シリコン酸化
膜から構成される。ゲ−ト電極は、不純物（例えば、リ
ン）を含むｎ型のポリシリコン８と、ポリシリコン８上
のシリサイド（例えば、タングステンシリサイド）９と
から構成される。
膜から構成される。ゲ−ト電極は、不純物（例えば、リ
ン）を含むｎ型のポリシリコン８と、ポリシリコン８上
のシリサイド（例えば、タングステンシリサイド）９と
から構成される。
【００３９】ＭＯＳトランジスタ５は、例えば、シリコ
ン酸化膜から構成される層間絶縁膜１０により覆われて
いる。
ン酸化膜から構成される層間絶縁膜１０により覆われて
いる。
【００４０】ソ−ス・ドレイン拡散層４上における層間
絶縁膜１０には、コンタクトホ−ルが設けられ、そのコ
ンタクトホ−ル内には、コンタクトプラグ１１ａが形成
されている。同様に、ソ−ス・ドレイン拡散層６上にお
ける層間絶縁膜１０にも、コンタクトホ−ルが設けら
れ、そのコンタクトホ−ル内には、コンタクトプラグ１
１ｂが形成されている。コンタクトプラグ１１ａ，１１
ｂは、例えば、不純物を含むポリシリコンから構成され
る。
絶縁膜１０には、コンタクトホ−ルが設けられ、そのコ
ンタクトホ−ル内には、コンタクトプラグ１１ａが形成
されている。同様に、ソ−ス・ドレイン拡散層６上にお
ける層間絶縁膜１０にも、コンタクトホ−ルが設けら
れ、そのコンタクトホ−ル内には、コンタクトプラグ１
１ｂが形成されている。コンタクトプラグ１１ａ，１１
ｂは、例えば、不純物を含むポリシリコンから構成され
る。
【００４１】層間絶縁膜１０上には、例えば、シリコン
酸化膜から構成される層間絶縁膜１２が形成されてい
る。層間絶縁膜１２には、配線溝及びコンタクトホ−ル
が設けられ、その配線溝及びコンタクトホ−ル内には、
コンタクトプラグ１１ａに接続されるビット線１３が形
成されている。ビット線１３は、例えば、バリアメタル
（Ｔｉ，ＴｉＮなど）１４と高融点金属（タングステン
など）１５から構成される。
酸化膜から構成される層間絶縁膜１２が形成されてい
る。層間絶縁膜１２には、配線溝及びコンタクトホ−ル
が設けられ、その配線溝及びコンタクトホ−ル内には、
コンタクトプラグ１１ａに接続されるビット線１３が形
成されている。ビット線１３は、例えば、バリアメタル
（Ｔｉ，ＴｉＮなど）１４と高融点金属（タングステン
など）１５から構成される。
【００４２】層間絶縁膜１２上には、例えば、シリコン
酸化膜から構成される層間絶縁膜１６が形成されてい
る。層間絶縁膜１２，１６には、コンタクトプラグ１１
ｂに達するコンタクトホ−ルが設けられ、そのコンタク
トホ−ル内には、コンタクトプラグ１１ｂに接続される
コンタクトプラグ１７が形成されている。コンタクトプ
ラグ１７は、例えば、バリアメタル（Ｔｉ，ＴｉＮな
ど）１８と高融点金属（タングステンなど）１９から構
成される。
酸化膜から構成される層間絶縁膜１６が形成されてい
る。層間絶縁膜１２，１６には、コンタクトプラグ１１
ｂに達するコンタクトホ−ルが設けられ、そのコンタク
トホ−ル内には、コンタクトプラグ１１ｂに接続される
コンタクトプラグ１７が形成されている。コンタクトプ
ラグ１７は、例えば、バリアメタル（Ｔｉ，ＴｉＮな
ど）１８と高融点金属（タングステンなど）１９から構
成される。
【００４３】層間絶縁膜１６上には、例えば、シリコン
酸化膜から構成される層間絶縁膜２０形成されている。
コンタクトプラグ１７上における層間絶縁膜２０には、
キャパシタ用の溝が設けられている。キャパシタ用の溝
の側面には、絶縁膜（シリコン窒化膜など）２１が形成
されている。
酸化膜から構成される層間絶縁膜２０形成されている。
コンタクトプラグ１７上における層間絶縁膜２０には、
キャパシタ用の溝が設けられている。キャパシタ用の溝
の側面には、絶縁膜（シリコン窒化膜など）２１が形成
されている。
【００４４】キャパシタ用の溝内には、キャパシタ２２
が形成されている。キャパシタ２２は、溝の側面及び底
面に形成され、コンタクトプラグ１７に接続される蓄積
電極２３と、蓄積電極２３上に形成されるキャパシタ絶
縁膜２４と、キャパシタ絶縁膜２４上に形成され、全て
のキャパシタに共通のプレ−ト電極２５とから構成され
る。
が形成されている。キャパシタ２２は、溝の側面及び底
面に形成され、コンタクトプラグ１７に接続される蓄積
電極２３と、蓄積電極２３上に形成されるキャパシタ絶
縁膜２４と、キャパシタ絶縁膜２４上に形成され、全て
のキャパシタに共通のプレ−ト電極２５とから構成され
る。
【００４５】上記構成のＤＲＡＭによれば、層間絶縁膜
２０のキャパシタ用の溝の側面には、絶縁膜（シリコン
窒化膜など）２１が形成されている。即ち、隣接する２
つのキャパシタの蓄積電極２３の間には、層間絶縁膜２
０と絶縁膜２１の積層膜が配置されている。つまり、キ
ャパシタ同士の電気的分離は、層間絶縁膜２０と絶縁膜
２１の積層膜によって行われている。
２０のキャパシタ用の溝の側面には、絶縁膜（シリコン
窒化膜など）２１が形成されている。即ち、隣接する２
つのキャパシタの蓄積電極２３の間には、層間絶縁膜２
０と絶縁膜２１の積層膜が配置されている。つまり、キ
ャパシタ同士の電気的分離は、層間絶縁膜２０と絶縁膜
２１の積層膜によって行われている。
【００４６】よって、絶縁膜２０，２１の膜厚や膜質
を、キャパシタ用の溝の大きさや、蓄積電極２３、キャ
パシタ絶縁膜２４及びプレ−ト電極２５の膜厚などに応
じて、適切な値に設定することで、キャパシタ同士の間
隔ｄを狭くしても、ＤＲＡＭとして機能し得るに十分な
キャパシタ同士の電気的分離を行うことができる。
を、キャパシタ用の溝の大きさや、蓄積電極２３、キャ
パシタ絶縁膜２４及びプレ−ト電極２５の膜厚などに応
じて、適切な値に設定することで、キャパシタ同士の間
隔ｄを狭くしても、ＤＲＡＭとして機能し得るに十分な
キャパシタ同士の電気的分離を行うことができる。
【００４７】図５は、本発明の第２実施の形態に関わる
スタック型キャパシタを有するＤＲＡＭの主要部を示し
ている。図６は、図５のＶＩ−ＶＩ線に沿う断面図、図
７は、図５のＶＩＩ−ＶＩＩ線に沿う断面図、図８は、
図５のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。
スタック型キャパシタを有するＤＲＡＭの主要部を示し
ている。図６は、図５のＶＩ−ＶＩ線に沿う断面図、図
７は、図５のＶＩＩ−ＶＩＩ線に沿う断面図、図８は、
図５のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。
【００４８】なお、図５乃至図８においては、説明を簡
略化するため、ＤＲＡＭのメモリセルアレイの２ビット
分（２つのメモリセル）のみを代表的に取り出して示し
ている。よって、実際、メモリセルのキャパシタは、シ
リコン基板上にアレイ状に配置される。
略化するため、ＤＲＡＭのメモリセルアレイの２ビット
分（２つのメモリセル）のみを代表的に取り出して示し
ている。よって、実際、メモリセルのキャパシタは、シ
リコン基板上にアレイ状に配置される。
【００４９】Ｐ型のシリコン基板１中には、シリコン基
板１の溝に絶縁膜が埋め込まれた構造を有するＳＴＩ
（Shallow Trench Isolation）構造の素子分離膜２が形
成されている。素子分離膜２は、例えば、シリコン酸化
膜から構成される。素子分離膜２は、ＬＯＣＯＳ酸化に
よるフィ−ルド酸化膜であってもよい。
板１の溝に絶縁膜が埋め込まれた構造を有するＳＴＩ
（Shallow Trench Isolation）構造の素子分離膜２が形
成されている。素子分離膜２は、例えば、シリコン酸化
膜から構成される。素子分離膜２は、ＬＯＣＯＳ酸化に
よるフィ−ルド酸化膜であってもよい。
【００５０】素子領域３は、素子分離膜２に取り囲まれ
ている。素子領域３には、ソ−ス・ドレイン拡散層４を
共有する２つのＭＯＳトランジスタ５が形成されてい
る。各々のＭＯＳトランジスタ５は、ゲ−ト酸化膜７、
ゲ−ト電極、ソ−ス・ドレイン拡散層４，６を有してい
る。
ている。素子領域３には、ソ−ス・ドレイン拡散層４を
共有する２つのＭＯＳトランジスタ５が形成されてい
る。各々のＭＯＳトランジスタ５は、ゲ−ト酸化膜７、
ゲ−ト電極、ソ−ス・ドレイン拡散層４，６を有してい
る。
【００５１】ゲ−ト酸化膜７は、例えば、シリコン酸化
膜から構成される。ゲ−ト電極は、不純物（例えば、リ
ン）を含むｎ型のポリシリコン８と、ポリシリコン８上
のシリサイド（例えば、タングステンシリサイド）９と
から構成される。
膜から構成される。ゲ−ト電極は、不純物（例えば、リ
ン）を含むｎ型のポリシリコン８と、ポリシリコン８上
のシリサイド（例えば、タングステンシリサイド）９と
から構成される。
【００５２】ＭＯＳトランジスタ５は、例えば、シリコ
ン酸化膜から構成される層間絶縁膜１０により覆われて
いる。
ン酸化膜から構成される層間絶縁膜１０により覆われて
いる。
【００５３】ソ−ス・ドレイン拡散層４上における層間
絶縁膜１０には、コンタクトホ−ルが設けられ、そのコ
ンタクトホ−ル内には、コンタクトプラグ１１ａが形成
されている。同様に、ソ−ス・ドレイン拡散層６上にお
ける層間絶縁膜１０にも、コンタクトホ−ルが設けら
れ、そのコンタクトホ−ル内には、コンタクトプラグ１
１ｂが形成されている。コンタクトプラグ１１ａ，１１
ｂは、例えば、不純物を含むポリシリコンから構成され
る。
絶縁膜１０には、コンタクトホ−ルが設けられ、そのコ
ンタクトホ−ル内には、コンタクトプラグ１１ａが形成
されている。同様に、ソ−ス・ドレイン拡散層６上にお
ける層間絶縁膜１０にも、コンタクトホ−ルが設けら
れ、そのコンタクトホ−ル内には、コンタクトプラグ１
１ｂが形成されている。コンタクトプラグ１１ａ，１１
ｂは、例えば、不純物を含むポリシリコンから構成され
る。
【００５４】層間絶縁膜１０上には、例えば、シリコン
酸化膜から構成される層間絶縁膜１２が形成されてい
る。層間絶縁膜１２には、配線溝及びコンタクトホ−ル
が設けられ、その配線溝及びコンタクトホ−ル内には、
コンタクトプラグ１１ａに接続されるビット線１３が形
成されている。ビット線１３は、例えば、バリアメタル
（Ｔｉ，ＴｉＮなど）１４と高融点金属（タングステン
など）１５から構成される。
酸化膜から構成される層間絶縁膜１２が形成されてい
る。層間絶縁膜１２には、配線溝及びコンタクトホ−ル
が設けられ、その配線溝及びコンタクトホ−ル内には、
コンタクトプラグ１１ａに接続されるビット線１３が形
成されている。ビット線１３は、例えば、バリアメタル
（Ｔｉ，ＴｉＮなど）１４と高融点金属（タングステン
など）１５から構成される。
【００５５】層間絶縁膜１２上には、例えば、シリコン
酸化膜から構成される層間絶縁膜１６が形成されてい
る。層間絶縁膜１２，１６には、コンタクトプラグ１１
ｂに達するコンタクトホ−ルが設けられ、そのコンタク
トホ−ル内には、コンタクトプラグ１１ｂに接続される
コンタクトプラグ１７が形成されている。コンタクトプ
ラグ１７は、例えば、バリアメタル（Ｔｉ，ＴｉＮな
ど）１８と高融点金属（タングステンなど）１９から構
成される。
酸化膜から構成される層間絶縁膜１６が形成されてい
る。層間絶縁膜１２，１６には、コンタクトプラグ１１
ｂに達するコンタクトホ−ルが設けられ、そのコンタク
トホ−ル内には、コンタクトプラグ１１ｂに接続される
コンタクトプラグ１７が形成されている。コンタクトプ
ラグ１７は、例えば、バリアメタル（Ｔｉ，ＴｉＮな
ど）１８と高融点金属（タングステンなど）１９から構
成される。
【００５６】層間絶縁膜１６上には、例えば、シリコン
酸化膜から構成される層間絶縁膜２０形成されている。
コンタクトプラグ１７上における層間絶縁膜２０には、
キャパシタ用の溝が設けられている。
酸化膜から構成される層間絶縁膜２０形成されている。
コンタクトプラグ１７上における層間絶縁膜２０には、
キャパシタ用の溝が設けられている。
【００５７】キャパシタ用の溝の側面は、層間絶縁膜１
６の表面（ＣＭＰなどの平坦化技術により平坦化されて
いる）に対して、８０°以上９０°未満の角度を有して
いる（９０°の場合は、第１の実施の形態となる）。
６の表面（ＣＭＰなどの平坦化技術により平坦化されて
いる）に対して、８０°以上９０°未満の角度を有して
いる（９０°の場合は、第１の実施の形態となる）。
【００５８】キャパシタ用の溝の側面が層間絶縁膜１６
の表面に対して８０°以上９０°未満の角度を有する場
合、２つの溝の間の層間絶縁膜２０の形状は、テ−パ状
となる。
の表面に対して８０°以上９０°未満の角度を有する場
合、２つの溝の間の層間絶縁膜２０の形状は、テ−パ状
となる。
【００５９】よって、層間絶縁膜２０の上部では、隣接
する２つのキャパシタの蓄積電極２３の間の間隔が非常
に狭くなる。
する２つのキャパシタの蓄積電極２３の間の間隔が非常
に狭くなる。
【００６０】そこで、キャパシタ用の溝の側面には、絶
縁膜（シリコン窒化膜など）２１が形成されている。
縁膜（シリコン窒化膜など）２１が形成されている。
【００６１】なお、キャパシタ用の溝内には、キャパシ
タ２２が形成されている。キャパシタ２２は、溝の側面
及び底面に形成され、コンタクトプラグ１７に接続され
る蓄積電極２３と、蓄積電極２３上に形成されるキャパ
シタ絶縁膜２４と、キャパシタ絶縁膜２４上に形成さ
れ、全てのキャパシタに共通のプレ−ト電極２５とから
構成される。
タ２２が形成されている。キャパシタ２２は、溝の側面
及び底面に形成され、コンタクトプラグ１７に接続され
る蓄積電極２３と、蓄積電極２３上に形成されるキャパ
シタ絶縁膜２４と、キャパシタ絶縁膜２４上に形成さ
れ、全てのキャパシタに共通のプレ−ト電極２５とから
構成される。
【００６２】上記構成のＤＲＡＭによれば、層間絶縁膜
２０のキャパシタ用の溝の側面には、絶縁膜（シリコン
窒化膜など）２１が形成されている。即ち、隣接する２
つのキャパシタの蓄積電極２３の間には、層間絶縁膜２
０と絶縁膜２１の積層膜が配置されている。つまり、キ
ャパシタ同士の電気的分離は、層間絶縁膜２０と絶縁膜
２１の積層膜によって行われている。
２０のキャパシタ用の溝の側面には、絶縁膜（シリコン
窒化膜など）２１が形成されている。即ち、隣接する２
つのキャパシタの蓄積電極２３の間には、層間絶縁膜２
０と絶縁膜２１の積層膜が配置されている。つまり、キ
ャパシタ同士の電気的分離は、層間絶縁膜２０と絶縁膜
２１の積層膜によって行われている。
【００６３】よって、絶縁膜２０，２１の膜厚や膜質
を、キャパシタ用の溝の大きさや、蓄積電極２３、キャ
パシタ絶縁膜２４及びプレ−ト電極２５の膜厚などに応
じて、適切な値に設定することで、キャパシタ同士の間
隔ｄを狭くしても、ＤＲＡＭとして機能し得るに十分な
キャパシタ同士の電気的分離を行うことができる。
を、キャパシタ用の溝の大きさや、蓄積電極２３、キャ
パシタ絶縁膜２４及びプレ−ト電極２５の膜厚などに応
じて、適切な値に設定することで、キャパシタ同士の間
隔ｄを狭くしても、ＤＲＡＭとして機能し得るに十分な
キャパシタ同士の電気的分離を行うことができる。
【００６４】また、キャパシタ用の溝の側面にはテ−パ
が設けられているため、キャパシタ用の溝内における蓄
積電極２３、キャパシタ絶縁膜２４及びプレ−ト電極２
５のカバレ−ジを良好にすることができる。
が設けられているため、キャパシタ用の溝内における蓄
積電極２３、キャパシタ絶縁膜２４及びプレ−ト電極２
５のカバレ−ジを良好にすることができる。
【００６５】また、プレ−ト電極２５上に形成される層
間絶縁膜についても、キャパシタ用の溝内におけるカバ
レ−ジを良好にすることができ、プレ−ト電極上にボイ
ドが発生しなくなる。
間絶縁膜についても、キャパシタ用の溝内におけるカバ
レ−ジを良好にすることができ、プレ−ト電極上にボイ
ドが発生しなくなる。
【００６６】図９は、本発明の第３実施の形態に関わる
スタック型キャパシタを有するＤＲＡＭの主要部を示し
ている。図１０は、図９のＸ−Ｘ線に沿う断面図、図１
１は、図９のＸＩ−ＸＩ線に沿う断面図、図１２は、図
９のＸＩＩ−ＸＩＩ線に沿う断面図である。
スタック型キャパシタを有するＤＲＡＭの主要部を示し
ている。図１０は、図９のＸ−Ｘ線に沿う断面図、図１
１は、図９のＸＩ−ＸＩ線に沿う断面図、図１２は、図
９のＸＩＩ−ＸＩＩ線に沿う断面図である。
【００６７】なお、図９乃至図１２においては、説明を
簡略化するため、ＤＲＡＭのメモリセルアレイの２ビッ
ト分（２つのメモリセル）のみを代表的に取り出して示
している。よって、実際、メモリセルのキャパシタは、
シリコン基板上にアレイ状に配置される。
簡略化するため、ＤＲＡＭのメモリセルアレイの２ビッ
ト分（２つのメモリセル）のみを代表的に取り出して示
している。よって、実際、メモリセルのキャパシタは、
シリコン基板上にアレイ状に配置される。
【００６８】Ｐ型のシリコン基板１中には、シリコン基
板１の溝に絶縁膜が埋め込まれた構造を有するＳＴＩ
（Shallow Trench Isolation）構造の素子分離膜２が形
成されている。素子分離膜２は、例えば、シリコン酸化
膜から構成される。素子分離膜２は、ＬＯＣＯＳ酸化に
よるフィ−ルド酸化膜であってもよい。
板１の溝に絶縁膜が埋め込まれた構造を有するＳＴＩ
（Shallow Trench Isolation）構造の素子分離膜２が形
成されている。素子分離膜２は、例えば、シリコン酸化
膜から構成される。素子分離膜２は、ＬＯＣＯＳ酸化に
よるフィ−ルド酸化膜であってもよい。
【００６９】素子領域３は、素子分離膜２に取り囲まれ
ている。素子領域３には、ソ−ス・ドレイン拡散層４を
共有する２つのＭＯＳトランジスタ５が形成されてい
る。各々のＭＯＳトランジスタ５は、ゲ−ト酸化膜７、
ゲ−ト電極、ソ−ス・ドレイン拡散層４，６を有してい
る。
ている。素子領域３には、ソ−ス・ドレイン拡散層４を
共有する２つのＭＯＳトランジスタ５が形成されてい
る。各々のＭＯＳトランジスタ５は、ゲ−ト酸化膜７、
ゲ−ト電極、ソ−ス・ドレイン拡散層４，６を有してい
る。
【００７０】ゲ−ト酸化膜７は、例えば、シリコン酸化
膜から構成される。ゲ−ト電極は、不純物（例えば、リ
ン）を含むｎ型のポリシリコン８と、ポリシリコン８上
のシリサイド（例えば、タングステンシリサイド）９と
から構成される。
膜から構成される。ゲ−ト電極は、不純物（例えば、リ
ン）を含むｎ型のポリシリコン８と、ポリシリコン８上
のシリサイド（例えば、タングステンシリサイド）９と
から構成される。
【００７１】ＭＯＳトランジスタ５は、例えば、シリコ
ン酸化膜から構成される層間絶縁膜１０により覆われて
いる。
ン酸化膜から構成される層間絶縁膜１０により覆われて
いる。
【００７２】ソ−ス・ドレイン拡散層４上における層間
絶縁膜１０には、コンタクトホ−ルが設けられ、そのコ
ンタクトホ−ル内には、コンタクトプラグ１１ａが形成
されている。同様に、ソ−ス・ドレイン拡散層６上にお
ける層間絶縁膜１０にも、コンタクトホ−ルが設けら
れ、そのコンタクトホ−ル内には、コンタクトプラグ１
１ｂが形成されている。コンタクトプラグ１１ａ，１１
ｂは、例えば、不純物を含むポリシリコンから構成され
る。
絶縁膜１０には、コンタクトホ−ルが設けられ、そのコ
ンタクトホ−ル内には、コンタクトプラグ１１ａが形成
されている。同様に、ソ−ス・ドレイン拡散層６上にお
ける層間絶縁膜１０にも、コンタクトホ−ルが設けら
れ、そのコンタクトホ−ル内には、コンタクトプラグ１
１ｂが形成されている。コンタクトプラグ１１ａ，１１
ｂは、例えば、不純物を含むポリシリコンから構成され
る。
【００７３】層間絶縁膜１０上には、例えば、シリコン
酸化膜から構成される層間絶縁膜１２が形成されてい
る。層間絶縁膜１２には、配線溝及びコンタクトホ−ル
が設けられ、その配線溝及びコンタクトホ−ル内には、
コンタクトプラグ１１ａに接続されるビット線１３が形
成されている。ビット線１３は、例えば、バリアメタル
（Ｔｉ，ＴｉＮなど）１４と高融点金属（タングステン
など）１５から構成される。
酸化膜から構成される層間絶縁膜１２が形成されてい
る。層間絶縁膜１２には、配線溝及びコンタクトホ−ル
が設けられ、その配線溝及びコンタクトホ−ル内には、
コンタクトプラグ１１ａに接続されるビット線１３が形
成されている。ビット線１３は、例えば、バリアメタル
（Ｔｉ，ＴｉＮなど）１４と高融点金属（タングステン
など）１５から構成される。
【００７４】層間絶縁膜１２上には、例えば、シリコン
酸化膜から構成される層間絶縁膜１６が形成されてい
る。層間絶縁膜１２，１６には、コンタクトプラグ１１
ｂに達するコンタクトホ−ルが設けられ、そのコンタク
トホ−ル内には、コンタクトプラグ１１ｂに接続される
コンタクトプラグ１７が形成されている。コンタクトプ
ラグ１７は、例えば、バリアメタル（Ｔｉ，ＴｉＮな
ど）１８と高融点金属（タングステンなど）１９から構
成される。
酸化膜から構成される層間絶縁膜１６が形成されてい
る。層間絶縁膜１２，１６には、コンタクトプラグ１１
ｂに達するコンタクトホ−ルが設けられ、そのコンタク
トホ−ル内には、コンタクトプラグ１１ｂに接続される
コンタクトプラグ１７が形成されている。コンタクトプ
ラグ１７は、例えば、バリアメタル（Ｔｉ，ＴｉＮな
ど）１８と高融点金属（タングステンなど）１９から構
成される。
【００７５】層間絶縁膜１６上には、例えば、シリコン
酸化膜から構成される層間絶縁膜２０形成されている。
コンタクトプラグ１７上における層間絶縁膜２０には、
キャパシタ用の溝が設けられている。キャパシタ用の溝
の側面は、曲面となっている。
酸化膜から構成される層間絶縁膜２０形成されている。
コンタクトプラグ１７上における層間絶縁膜２０には、
キャパシタ用の溝が設けられている。キャパシタ用の溝
の側面は、曲面となっている。
【００７６】キャパシタ用の溝の側面が曲面の場合、隣
接する２つのキャパシタ用の溝の間の層間絶縁膜２０の
形状は、テ−パ状となる。
接する２つのキャパシタ用の溝の間の層間絶縁膜２０の
形状は、テ−パ状となる。
【００７７】よって、層間絶縁膜２０の上部では、キャ
パシタの蓄積電極２３の間の間隔が非常に狭くなる。
パシタの蓄積電極２３の間の間隔が非常に狭くなる。
【００７８】そこで、キャパシタ用の溝の側面には、絶
縁膜（シリコン窒化膜など）２１が形成されている。
縁膜（シリコン窒化膜など）２１が形成されている。
【００７９】なお、キャパシタ用の溝内には、キャパシ
タ２２が形成されている。キャパシタ２２は、溝の側面
及び底面に形成され、コンタクトプラグ１７に接続され
る蓄積電極２３と、蓄積電極２３上に形成されるキャパ
シタ絶縁膜２４と、キャパシタ絶縁膜２４上に形成さ
れ、全てのキャパシタに共通のプレ−ト電極２５とから
構成される。
タ２２が形成されている。キャパシタ２２は、溝の側面
及び底面に形成され、コンタクトプラグ１７に接続され
る蓄積電極２３と、蓄積電極２３上に形成されるキャパ
シタ絶縁膜２４と、キャパシタ絶縁膜２４上に形成さ
れ、全てのキャパシタに共通のプレ−ト電極２５とから
構成される。
【００８０】上記構成のＤＲＡＭによれば、層間絶縁膜
２０のキャパシタ用の溝の側面には、絶縁膜（シリコン
窒化膜など）２１が形成されている。即ち、隣接する２
つのキャパシタの蓄積電極２３の間には、層間絶縁膜２
０と絶縁膜２１の積層膜が配置されている。つまり、キ
ャパシタ同士の電気的分離は、層間絶縁膜２０と絶縁膜
２１の積層膜によって行われている。
２０のキャパシタ用の溝の側面には、絶縁膜（シリコン
窒化膜など）２１が形成されている。即ち、隣接する２
つのキャパシタの蓄積電極２３の間には、層間絶縁膜２
０と絶縁膜２１の積層膜が配置されている。つまり、キ
ャパシタ同士の電気的分離は、層間絶縁膜２０と絶縁膜
２１の積層膜によって行われている。
【００８１】よって、絶縁膜２０，２１の膜厚や膜質
を、キャパシタ用の溝の大きさや、蓄積電極２３、キャ
パシタ絶縁膜２４及びプレ−ト電極２５の膜厚などに応
じて、適切な値に設定することで、キャパシタ同士の間
隔ｄを狭くしても、ＤＲＡＭとして機能し得るに十分な
キャパシタ同士の電気的分離を行うことができる。
を、キャパシタ用の溝の大きさや、蓄積電極２３、キャ
パシタ絶縁膜２４及びプレ−ト電極２５の膜厚などに応
じて、適切な値に設定することで、キャパシタ同士の間
隔ｄを狭くしても、ＤＲＡＭとして機能し得るに十分な
キャパシタ同士の電気的分離を行うことができる。
【００８２】また、キャパシタ用の溝の側面が曲面とな
っているため、キャパシタ用の溝内における蓄積電極２
３、キャパシタ絶縁膜２４及びプレ−ト電極２５のカバ
レ−ジを良好にすることができる。また、プレ−ト電極
２５上に形成される層間絶縁膜についても、キャパシタ
用の溝内におけるカバレ−ジを良好にすることができ、
プレ−ト電極上にボイドが発生しなくなる。
っているため、キャパシタ用の溝内における蓄積電極２
３、キャパシタ絶縁膜２４及びプレ−ト電極２５のカバ
レ−ジを良好にすることができる。また、プレ−ト電極
２５上に形成される層間絶縁膜についても、キャパシタ
用の溝内におけるカバレ−ジを良好にすることができ、
プレ−ト電極上にボイドが発生しなくなる。
【００８３】さらに、キャパシタ用の溝の側面が曲面と
なっていると、キャパシタの蓄積電極２３には、鋭い角
部が形成されないため、鋭い角部における電界集中を防
ぐことができ、リ−ク電流の抑制や絶縁破壊の防止に貢
献できる。
なっていると、キャパシタの蓄積電極２３には、鋭い角
部が形成されないため、鋭い角部における電界集中を防
ぐことができ、リ−ク電流の抑制や絶縁破壊の防止に貢
献できる。
【００８４】次に、本発明の半導体装置の製造方法につ
いて説明する。
いて説明する。
【００８５】本実施の形態では、スタック型キャパシタ
を有するメモリセルから構成されるＤＲＡＭとして、図
１〜図４（第１の実施の形態）のＤＲＡＭを例として説
明することにする。
を有するメモリセルから構成されるＤＲＡＭとして、図
１〜図４（第１の実施の形態）のＤＲＡＭを例として説
明することにする。
【００８６】なお、以下の説明においても、説明を簡略
化するため、ＤＲＡＭのメモリセルアレイの２ビット分
（２つのメモリセル）のみを代表的に示すことにする。
化するため、ＤＲＡＭのメモリセルアレイの２ビット分
（２つのメモリセル）のみを代表的に示すことにする。
【００８７】まず、図１３乃至図１６に示すように、熱
酸化により、Ｐ型のシリコン基板１を酸化し、シリコン
基板１の表面にシリコン酸化膜２６を形成する。また、
例えば、ＬＰＣＶＤ法により、シリコン酸化膜２６上に
シリコン窒化膜２７を形成する。
酸化により、Ｐ型のシリコン基板１を酸化し、シリコン
基板１の表面にシリコン酸化膜２６を形成する。また、
例えば、ＬＰＣＶＤ法により、シリコン酸化膜２６上に
シリコン窒化膜２７を形成する。
【００８８】また、フォトリソグラフィ技術により、レ
ジストパタ−ンを形成し、このレジストパタ−ンをマス
クにして、例えば、ＲＩＥ（反応性イオンエッチング）
により、シリコン窒化膜２７、シリコン酸化膜２６、シ
リコン基板１を順次エッチングする。この後、レジスト
パタ−ンは、除去される。
ジストパタ−ンを形成し、このレジストパタ−ンをマス
クにして、例えば、ＲＩＥ（反応性イオンエッチング）
により、シリコン窒化膜２７、シリコン酸化膜２６、シ
リコン基板１を順次エッチングする。この後、レジスト
パタ−ンは、除去される。
【００８９】ＬＰＣＶＤ法やプラズマＣＶＤ法などの手
法を用いて、シリコン基板１上に、シリコン基板１の溝
を埋め込むようなシリコン酸化膜を形成する。
法を用いて、シリコン基板１上に、シリコン基板１の溝
を埋め込むようなシリコン酸化膜を形成する。
【００９０】この後、ＣＭＰ（化学的機械的研磨）法に
よりシリコン酸化膜を研磨すると、このシリコン酸化膜
は、シリコン基板１の溝内のみに残存し、ＳＴＩ（Shal
lowTrench Isolation）構造の素子分離膜２が形成され
る。
よりシリコン酸化膜を研磨すると、このシリコン酸化膜
は、シリコン基板１の溝内のみに残存し、ＳＴＩ（Shal
lowTrench Isolation）構造の素子分離膜２が形成され
る。
【００９１】この時、シリコン窒化膜２７は、ＣＭＰに
おけるエッチングストッパとして機能する。
おけるエッチングストッパとして機能する。
【００９２】なお、この後、シリコン窒化膜２７は、加
熱したリン酸溶液により剥離され、シリコン酸化膜２６
は、ＮＨ4 Ｆ溶液により剥離される。
熱したリン酸溶液により剥離され、シリコン酸化膜２６
は、ＮＨ4 Ｆ溶液により剥離される。
【００９３】次に、図１７乃至図２０に示すように、熱
酸化により、シリコン基板１の表面を酸化し、シリコン
酸化膜からなるゲ−ト酸化膜７を形成する。また、例え
ば、ＬＰＣＶＤ法により、ゲ−ト酸化膜７上に、Ｎ型の
不純物（リンなど）を含んだポリシリコン８、シリサイ
ド（タングステンシリサイドなど）９及びシリコン窒化
膜３０を順次形成する。
酸化により、シリコン基板１の表面を酸化し、シリコン
酸化膜からなるゲ−ト酸化膜７を形成する。また、例え
ば、ＬＰＣＶＤ法により、ゲ−ト酸化膜７上に、Ｎ型の
不純物（リンなど）を含んだポリシリコン８、シリサイ
ド（タングステンシリサイドなど）９及びシリコン窒化
膜３０を順次形成する。
【００９４】また、フォトリソグラフィ技術により、レ
ジストパタ−ンを形成し、このレジストパタ−ンをマス
クにして、例えば、ＲＩＥ（反応性イオンエッチング）
により、シリコン窒化膜３０、シリサイド９及びポリシ
リコン７を順次エッチングする。その結果、シリサイド
９及びポリシリコン７からなるゲ−ト電極（ワ−ド線）
が形成される。この後、レジストパタ−ンは、除去され
る。
ジストパタ−ンを形成し、このレジストパタ−ンをマス
クにして、例えば、ＲＩＥ（反応性イオンエッチング）
により、シリコン窒化膜３０、シリサイド９及びポリシ
リコン７を順次エッチングする。その結果、シリサイド
９及びポリシリコン７からなるゲ−ト電極（ワ−ド線）
が形成される。この後、レジストパタ−ンは、除去され
る。
【００９５】また、シリサイド９及びポリシリコン７か
らなるゲ−ト電極をマスクにして、例えば、イオン注入
法により、Ｎ型の不純物（リン、砒素など）をシリコン
基板１中に導入する。この不純物がこの後の熱工程によ
り活性化されると、シリコン基板１中には、ソ−ス・ド
レイン拡散層４，６が形成される。
らなるゲ−ト電極をマスクにして、例えば、イオン注入
法により、Ｎ型の不純物（リン、砒素など）をシリコン
基板１中に導入する。この不純物がこの後の熱工程によ
り活性化されると、シリコン基板１中には、ソ−ス・ド
レイン拡散層４，６が形成される。
【００９６】また、シリサイド９及びポリシリコン７か
らなるゲ−ト電極を覆うようなシリコン窒化膜３１を形
成した後、ＲＩＥにより、シリコン窒化膜３１をエッチ
ングすると、このシリコン窒化膜３１は、当該ゲ−ト電
極の側壁のみに残存する。
らなるゲ−ト電極を覆うようなシリコン窒化膜３１を形
成した後、ＲＩＥにより、シリコン窒化膜３１をエッチ
ングすると、このシリコン窒化膜３１は、当該ゲ−ト電
極の側壁のみに残存する。
【００９７】さらに、例えば、ＬＰＣＶＤ法により、シ
リコン基板１上に、ＭＯＳトランジスタ５を覆うような
シリコン酸化膜を形成した後、ＣＭＰ法により、このシ
リコン酸化膜を研磨すると、表面が平坦な層間絶縁膜１
０が形成される。
リコン基板１上に、ＭＯＳトランジスタ５を覆うような
シリコン酸化膜を形成した後、ＣＭＰ法により、このシ
リコン酸化膜を研磨すると、表面が平坦な層間絶縁膜１
０が形成される。
【００９８】また、フォトリソグラフィ−技術及びエッ
チング技術を用いて、層間絶縁膜１０に、ソ−ス・ドレ
イン拡散層４に達するコンタクトホ−ル３２及びソ−ス
・ドレイン拡散層６に達するコンタクトホ−ル３３をそ
れぞれ形成する。
チング技術を用いて、層間絶縁膜１０に、ソ−ス・ドレ
イン拡散層４に達するコンタクトホ−ル３２及びソ−ス
・ドレイン拡散層６に達するコンタクトホ−ル３３をそ
れぞれ形成する。
【００９９】この後、例えば、ＬＰＣＶＤ法により、Ｎ
型の不純物（リン、砒素など）を含むポリシリコンを形
成する。
型の不純物（リン、砒素など）を含むポリシリコンを形
成する。
【０１００】また、ＣＭＰ法や等方性エッチングである
ＣＤＥ法などの手法により、このポリシリコンをエッチ
ングすると、コンタクトホ−ル３２内には、コンタクト
プラグ（電極）１１ａが形成され、コンタクトホ−ル３
３内には、コンタクトプラグ（電極）１１ｂが形成され
る。
ＣＤＥ法などの手法により、このポリシリコンをエッチ
ングすると、コンタクトホ−ル３２内には、コンタクト
プラグ（電極）１１ａが形成され、コンタクトホ−ル３
３内には、コンタクトプラグ（電極）１１ｂが形成され
る。
【０１０１】次に、図２１乃至図２４に示すように、Ｌ
ＰＣＶＤ法やプラズマＣＶＤ法などの手法を用いて、層
間絶縁膜１０上に、例えば、シリコン酸化膜からなる層
間絶縁膜１２を形成する。
ＰＣＶＤ法やプラズマＣＶＤ法などの手法を用いて、層
間絶縁膜１０上に、例えば、シリコン酸化膜からなる層
間絶縁膜１２を形成する。
【０１０２】また、フォトリソグラフィ−技術及びエッ
チング技術を用いて、層間絶縁膜１２に、ビット線用の
配線溝３４を形成すると共に、配線溝３４内の所定箇所
には、コンタクトプラグ１１ａに達するコンタクトホ−
ル３５を形成する。
チング技術を用いて、層間絶縁膜１２に、ビット線用の
配線溝３４を形成すると共に、配線溝３４内の所定箇所
には、コンタクトプラグ１１ａに達するコンタクトホ−
ル３５を形成する。
【０１０３】この後、層間絶縁膜１２上、並びに、配線
溝３４内及びコンタクトホ−ル３５内に、バリアメタル
（Ｔｉ，ＴｉＮなど）１４を形成すると共に、例えば、
ブランケットＣＶＤ法により、バリアメタル１４上に、
配線溝３４及びコンタクトホ−ル３５を埋め込む高融点
金属（タングステンなど）１５を形成する。
溝３４内及びコンタクトホ−ル３５内に、バリアメタル
（Ｔｉ，ＴｉＮなど）１４を形成すると共に、例えば、
ブランケットＣＶＤ法により、バリアメタル１４上に、
配線溝３４及びコンタクトホ−ル３５を埋め込む高融点
金属（タングステンなど）１５を形成する。
【０１０４】また、例えば、ＣＭＰ法により、高融点金
属１５及びバリアメタル１４をエッチングすると、配線
溝３４内及びコンタクトホ−ル３５内には、ビット線１
３が形成される。
属１５及びバリアメタル１４をエッチングすると、配線
溝３４内及びコンタクトホ−ル３５内には、ビット線１
３が形成される。
【０１０５】なお、ビット線１３は、ポリシリコンや、
アルミ、銅などの金属により構成してもよい。
アルミ、銅などの金属により構成してもよい。
【０１０６】次に、図２５乃至図２８に示すように、例
えば、ＬＰＣＶＤ法やプラズマＣＶＤ法などの手法によ
り、層間絶縁膜１２上に、例えば、シリコン酸化膜から
なる層間絶縁膜１６を形成する。また、フォトリソグラ
フィ−技術及びエッチング技術を用いて、層間絶縁膜１
２，１６に、コンタクトプラグ１１ｂに達するコンタク
トホ−ル２８を形成する。
えば、ＬＰＣＶＤ法やプラズマＣＶＤ法などの手法によ
り、層間絶縁膜１２上に、例えば、シリコン酸化膜から
なる層間絶縁膜１６を形成する。また、フォトリソグラ
フィ−技術及びエッチング技術を用いて、層間絶縁膜１
２，１６に、コンタクトプラグ１１ｂに達するコンタク
トホ−ル２８を形成する。
【０１０７】次に、図２９乃至図３２に示すように、層
間絶縁膜１６上及びコンタクトホ−ル２８内に、バリア
メタル（Ｔｉ，ＴｉＮなど）１８を形成すると共に、例
えば、ブランケットＣＶＤ法により、バリアメタル１８
上に、コンタクトホ−ル２８を埋め込む高融点金属（タ
ングステンなど）１９を形成する。
間絶縁膜１６上及びコンタクトホ−ル２８内に、バリア
メタル（Ｔｉ，ＴｉＮなど）１８を形成すると共に、例
えば、ブランケットＣＶＤ法により、バリアメタル１８
上に、コンタクトホ−ル２８を埋め込む高融点金属（タ
ングステンなど）１９を形成する。
【０１０８】また、例えば、ＣＭＰ法により、高融点金
属１９及びバリアメタル１８をエッチングすると、コン
タクトホ−ル２８内には、コンタクトプラグ１１ｂに接
続されるコンタクトプラグ１７が形成される。
属１９及びバリアメタル１８をエッチングすると、コン
タクトホ−ル２８内には、コンタクトプラグ１１ｂに接
続されるコンタクトプラグ１７が形成される。
【０１０９】なお、コンタクトプラグ１７は、ポリシリ
コンや、アルミ、銅などの金属により構成してもよい。
コンや、アルミ、銅などの金属により構成してもよい。
【０１１０】次に、図３３乃至図３６に示すように、例
えば、ＬＰＣＶＤ法やプラズマＣＶＤ法などの手法によ
り、層間絶縁膜１６上に、例えば、シリコン酸化膜から
なる層間絶縁膜２０を形成する。また、フォトリソグラ
フィ−技術及びエッチング技術を用いて、層間絶縁膜２
０に、コンタクトプラグ１７に達するキャパシタ用の溝
２９を形成する。
えば、ＬＰＣＶＤ法やプラズマＣＶＤ法などの手法によ
り、層間絶縁膜１６上に、例えば、シリコン酸化膜から
なる層間絶縁膜２０を形成する。また、フォトリソグラ
フィ−技術及びエッチング技術を用いて、層間絶縁膜２
０に、コンタクトプラグ１７に達するキャパシタ用の溝
２９を形成する。
【０１１１】キャパシタ用の溝２９の形成に際しては、
エッチング中に、エッチングの条件を変えることによ
り、溝２９の側面にテ−パ（８０°以上９０°未満）を
設けたり、又は曲面にすることができる。
エッチング中に、エッチングの条件を変えることによ
り、溝２９の側面にテ−パ（８０°以上９０°未満）を
設けたり、又は曲面にすることができる。
【０１１２】なお、キャパシタ用の溝２９は、コンタク
トプラグ１７に対応して設けられているため、コンタク
トプラグ１７の数とキャパシタ用の溝２９の数は、互い
に等しくなる。
トプラグ１７に対応して設けられているため、コンタク
トプラグ１７の数とキャパシタ用の溝２９の数は、互い
に等しくなる。
【０１１３】次に、図３７乃至図４０に示すように、Ｌ
ＰＣＶＤ法やプラズマＣＶＤ法などの手法を用いて、層
間絶縁膜２０上、及びキャパシタ用の溝２９の側面及び
底面に、絶縁膜（例えば、シリコン窒化膜）２１を形成
する。
ＰＣＶＤ法やプラズマＣＶＤ法などの手法を用いて、層
間絶縁膜２０上、及びキャパシタ用の溝２９の側面及び
底面に、絶縁膜（例えば、シリコン窒化膜）２１を形成
する。
【０１１４】また、ＲＩＥにより、絶縁膜２１をエッチ
ングすると、この絶縁膜２１は、キャパシタ用の溝２９
の側面のみに残存する。
ングすると、この絶縁膜２１は、キャパシタ用の溝２９
の側面のみに残存する。
【０１１５】絶縁膜２１は、隣接する２つのキャパシタ
間の絶縁性を良好にする機能を有すると共に、キャパシ
タ用の溝２９の加工時に溝２９の側面に形成される微小
な凹凸を覆って、溝２９の側面を滑らかにする機能を有
する。
間の絶縁性を良好にする機能を有すると共に、キャパシ
タ用の溝２９の加工時に溝２９の側面に形成される微小
な凹凸を覆って、溝２９の側面を滑らかにする機能を有
する。
【０１１６】絶縁膜２１の膜厚、膜質、材質などは、層
間絶縁膜２０の膜質、材質、キャパシタ用の溝２９の大
きさや、蓄積電極２３、キャパシタ絶縁膜２４、プレ−
ト電極２５の厚さなどによって決定される。
間絶縁膜２０の膜質、材質、キャパシタ用の溝２９の大
きさや、蓄積電極２３、キャパシタ絶縁膜２４、プレ−
ト電極２５の厚さなどによって決定される。
【０１１７】次に、図４１乃至図４４に示すように、ス
パッタ法やＣＶＤ法などの手法により、層間絶縁膜２０
上、及びキャパシタ用の溝２９の側面及び底面に、ルテ
ニウム（Ｒｕ）などの導電体を形成する。
パッタ法やＣＶＤ法などの手法により、層間絶縁膜２０
上、及びキャパシタ用の溝２９の側面及び底面に、ルテ
ニウム（Ｒｕ）などの導電体を形成する。
【０１１８】この後、例えば、ＳＯＧを溝２９内及び層
間絶縁膜２０上に形成し、ＣＭＰ法により、このＳＯＧ
及びルテニウムなどの導電体を研磨すると、ルテニウム
などの導電体は、溝２９の側面及び底面のみに残存する
ため、蓄積電極２３が形成される。
間絶縁膜２０上に形成し、ＣＭＰ法により、このＳＯＧ
及びルテニウムなどの導電体を研磨すると、ルテニウム
などの導電体は、溝２９の側面及び底面のみに残存する
ため、蓄積電極２３が形成される。
【０１１９】なお、蓄積電極２３がルテニウムから構成
される場合、蓄積電極２３は、ＣＭＰ法により、ＳＯＧ
を溝２９内のみに残存させた後、Ｏ2 とＣｌ2 のガス雰
囲気中においてＲＩＥを行い、溝２９の外部のルテニウ
ムを除去することによっても形成できる。Ｏ2 とＣｌ2
のガス雰囲気中におけるＲＩＥでは、ルテニウムに対し
てシリコン酸化膜のエッチング速度が遅くなる。
される場合、蓄積電極２３は、ＣＭＰ法により、ＳＯＧ
を溝２９内のみに残存させた後、Ｏ2 とＣｌ2 のガス雰
囲気中においてＲＩＥを行い、溝２９の外部のルテニウ
ムを除去することによっても形成できる。Ｏ2 とＣｌ2
のガス雰囲気中におけるＲＩＥでは、ルテニウムに対し
てシリコン酸化膜のエッチング速度が遅くなる。
【０１２０】蓄積電極２３の形成に際して用いたＳＯＧ
は、希ＨＦ処理又は気相ＨＦ処理によって剥離される。
この時、ＳＯＧの下地となる層間絶縁膜（シリコン酸化
膜）２０は、ＳＯＧに対して、エッチング速度が遅いた
め、選択的にＳＯＧを除去することができる。
は、希ＨＦ処理又は気相ＨＦ処理によって剥離される。
この時、ＳＯＧの下地となる層間絶縁膜（シリコン酸化
膜）２０は、ＳＯＧに対して、エッチング速度が遅いた
め、選択的にＳＯＧを除去することができる。
【０１２１】また、蓄積電極２３は、レジストを溝２９
内のみに形成し、ＲＩＥにより、溝２９の外部のルテニ
ウムを除去することによっても形成できる。
内のみに形成し、ＲＩＥにより、溝２９の外部のルテニ
ウムを除去することによっても形成できる。
【０１２２】次に、図４５乃至図４８に示すように、ス
パッタ法やＣＶＤ法などの手法を用いて、例えば、ＢＳ
ＴＯからなるキャパシタ絶縁膜２４を形成する。キャパ
シタ絶縁膜２４に高誘電体薄膜を用いれば、溝２９の深
さを大きくしなくても、十分な蓄積容量を確保すること
ができる。
パッタ法やＣＶＤ法などの手法を用いて、例えば、ＢＳ
ＴＯからなるキャパシタ絶縁膜２４を形成する。キャパ
シタ絶縁膜２４に高誘電体薄膜を用いれば、溝２９の深
さを大きくしなくても、十分な蓄積容量を確保すること
ができる。
【０１２３】続いて、スパッタ法やＣＶＤ法などの手法
を用いて、例えば、ルテニウムからなるプレ−ト電極２
５を形成する。また、例えば、フォトリソグラフィ技術
及びエッチング技術を用いてプレ−ト電極２５を加工
し、プレ−ト電極２５がメモリセルアレイ上のみに配置
されるようにする。
を用いて、例えば、ルテニウムからなるプレ−ト電極２
５を形成する。また、例えば、フォトリソグラフィ技術
及びエッチング技術を用いてプレ−ト電極２５を加工
し、プレ−ト電極２５がメモリセルアレイ上のみに配置
されるようにする。
【０１２４】以上の工程により、スタック型キャパシタ
を有するＤＲＡＭのメモリセルが完成する。
を有するＤＲＡＭのメモリセルが完成する。
【０１２５】上記製造方法によれば、キャパシタを形成
する前に、層間絶縁膜（シリコン酸化膜など）２０のキ
ャパシタ用の溝２９の側面に絶縁膜（シリコン窒化膜な
ど）２１を形成している。即ち、隣接する２つのキャパ
シタの蓄積電極２３の間には、層間絶縁膜２０と絶縁膜
２１の積層膜が配置され、キャパシタ同士の電気的分離
は、層間絶縁膜２０と絶縁膜２１の積層膜によって行わ
れている。
する前に、層間絶縁膜（シリコン酸化膜など）２０のキ
ャパシタ用の溝２９の側面に絶縁膜（シリコン窒化膜な
ど）２１を形成している。即ち、隣接する２つのキャパ
シタの蓄積電極２３の間には、層間絶縁膜２０と絶縁膜
２１の積層膜が配置され、キャパシタ同士の電気的分離
は、層間絶縁膜２０と絶縁膜２１の積層膜によって行わ
れている。
【０１２６】よって、絶縁膜２０，２１の膜厚や膜質
を、キャパシタ用の溝の大きさや、蓄積電極２３、キャ
パシタ絶縁膜２４及びプレ−ト電極２５の膜厚などに応
じて、適切な値に設定することで、キャパシタ同士の間
隔を狭くしても、ＤＲＡＭとして機能し得るに十分なキ
ャパシタ同士の電気的分離を行うことができる。
を、キャパシタ用の溝の大きさや、蓄積電極２３、キャ
パシタ絶縁膜２４及びプレ−ト電極２５の膜厚などに応
じて、適切な値に設定することで、キャパシタ同士の間
隔を狭くしても、ＤＲＡＭとして機能し得るに十分なキ
ャパシタ同士の電気的分離を行うことができる。
【０１２７】なお、本発明において、蓄積電極２３及び
プレ−ト電極２５は、Ｒｕ、Ｐｔ、Ｒｅ、Ｏｓ、Ｒｈ、
Ｉｒ、Ｓｒのいずれか１つからなる第１金属、前記第１
金属の酸化物、前記第１金属を含む合金、前記合金の酸
化物、Ｗ、Ｎｂ、Ａｌ、Ｔｉ、Ｔａのいずれか１つから
なる第２金属、前記第２金属の窒化物、Ｍｏ、Ｃｕ、Ｐ
ｂのいずれか１つからなる第３金属のグル−プから選択
される少なくとも１つにより構成することができる。
プレ−ト電極２５は、Ｒｕ、Ｐｔ、Ｒｅ、Ｏｓ、Ｒｈ、
Ｉｒ、Ｓｒのいずれか１つからなる第１金属、前記第１
金属の酸化物、前記第１金属を含む合金、前記合金の酸
化物、Ｗ、Ｎｂ、Ａｌ、Ｔｉ、Ｔａのいずれか１つから
なる第２金属、前記第２金属の窒化物、Ｍｏ、Ｃｕ、Ｐ
ｂのいずれか１つからなる第３金属のグル−プから選択
される少なくとも１つにより構成することができる。
【０１２８】また、本発明において、キャパシタ絶縁膜
２４は、（Ｂａ，Ｓｒ）ＴｉＯ3 、ＢａＴｉＯ3 、Ｓｒ
ＴｉＯ3 、ＰｂＺｒＯ3 、ＬｉＮｂＯ3 、Ｂｉ4 Ｔｉ3
Ｏ12、Ｔａ2 Ｏ5 のグル−プから選択される少なくとも
１つにより構成することができる。
２４は、（Ｂａ，Ｓｒ）ＴｉＯ3 、ＢａＴｉＯ3 、Ｓｒ
ＴｉＯ3 、ＰｂＺｒＯ3 、ＬｉＮｂＯ3 、Ｂｉ4 Ｔｉ3
Ｏ12、Ｔａ2 Ｏ5 のグル−プから選択される少なくとも
１つにより構成することができる。
【０１２９】
【発明の効果】以上、説明したように、本発明の半導体
装置及びその製造方法によれば、次のような効果を奏す
る。
装置及びその製造方法によれば、次のような効果を奏す
る。
【０１３０】層間絶縁膜（シリコン酸化膜など）の溝内
にキャパシタが形成される場合において、層間絶縁膜の
溝の側面には、絶縁膜（シリコン窒化膜）が形成されて
いる。つまり、キャパシタ同士の電気的分離は、積層膜
によって行われている。
にキャパシタが形成される場合において、層間絶縁膜の
溝の側面には、絶縁膜（シリコン窒化膜）が形成されて
いる。つまり、キャパシタ同士の電気的分離は、積層膜
によって行われている。
【０１３１】よって、キャパシタ用の溝の側面の絶縁膜
の膜厚や膜質を、当該溝の大きさや、蓄積電極、キャパ
シタ絶縁膜及びプレ−ト電極の膜厚などに応じて、適切
な値に設定することで、キャパシタ同士の間隔を狭くし
ても、ＤＲＡＭとして機能し得るに十分なキャパシタ同
士の電気的分離を行うことができる。
の膜厚や膜質を、当該溝の大きさや、蓄積電極、キャパ
シタ絶縁膜及びプレ−ト電極の膜厚などに応じて、適切
な値に設定することで、キャパシタ同士の間隔を狭くし
ても、ＤＲＡＭとして機能し得るに十分なキャパシタ同
士の電気的分離を行うことができる。
【図１】本発明の第１実施の形態に関わる半導体装置を
示す平面図。
示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】図１のＩＶ−ＩＶ線に沿う断面図。
【図５】本発明の第２実施の形態に関わる半導体装置を
示す平面図。
示す平面図。
【図６】図５のＶＩ−ＶＩ線に沿う断面図。
【図７】図５のＶＩＩ−ＶＩＩ線に沿う断面図。
【図８】図５のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。
【図９】本発明の第３実施の形態に関わる半導体装置を
示す平面図。
示す平面図。
【図１０】図９のＸ−Ｘ線に沿う断面図。
【図１１】図９のＸＩ−ＸＩ線に沿う断面図。
【図１２】図９のＸＩＩ−ＸＩＩ線に沿う断面図。
【図１３】本発明の実施の形態に関わる製造方法の一工
程を示す平面図。
程を示す平面図。
【図１４】図１３のＸＩＶ−ＸＩＶ線に沿う断面図。
【図１５】図１３のＸＶ−ＸＶ線に沿う断面図。
【図１６】図９のＸＶＩ−ＸＶＩ線に沿う断面図。
【図１７】本発明の実施の形態に関わる製造方法の一工
程を示す平面図。
程を示す平面図。
【図１８】図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断
面図。
面図。
【図１９】図１７のＸＩＸ−ＸＩＸ線に沿う断面図。
【図２０】図１７のＸＸ−ＸＸ線に沿う断面図。
【図２１】本発明の実施の形態に関わる製造方法の一工
程を示す平面図。
程を示す平面図。
【図２２】図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面
図。
図。
【図２３】図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断
面図。
面図。
【図２４】図２１のＸＸＩＶ−ＸＸＩＶ線に沿う断面
図。
図。
【図２５】本発明の実施の形態に関わる製造方法の一工
程を示す平面図。
程を示す平面図。
【図２６】図２５のＸＸＶＩ−ＸＸＶＩ線に沿う断面
図。
図。
【図２７】図２５のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断
面図。
面図。
【図２８】図２５のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿
う断面図。
う断面図。
【図２９】本発明の実施の形態に関わる製造方法の一工
程を示す平面図。
程を示す平面図。
【図３０】図２９のＸＸＸ−ＸＸＸ線に沿う断面図。
【図３１】図２９のＸＸＸＩ−ＸＸＸＩ線に沿う断面
図。
図。
【図３２】図２９のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断
面図。
面図。
【図３３】本発明の実施の形態に関わる製造方法の一工
程を示す平面図。
程を示す平面図。
【図３４】図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断
面図。
面図。
【図３５】図３３のＸＸＸＶ−ＸＸＸＶ線に沿う断面
図。
図。
【図３６】図３３のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断
面図。
面図。
【図３７】本発明の実施の形態に関わる製造方法の一工
程を示す平面図。
程を示す平面図。
【図３８】図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線
に沿う断面図。
に沿う断面図。
【図３９】図３７のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う断
面図。
面図。
【図４０】図３７のＸＬ−ＸＬ線に沿う断面図。
【図４１】本発明の実施の形態に関わる製造方法の一工
程を示す平面図。
程を示す平面図。
【図４２】図４１のＸＬＩＩ−ＸＬＩＩ線に沿う断面
図。
図。
【図４３】図４１のＸＬＩＩＩ−ＸＬＩＩＩ線に沿う断
面図。
面図。
【図４４】図４１のＸＬＩＶ−ＸＬＩＶ線に沿う断面
図。
図。
【図４５】本発明の実施の形態に関わる製造方法の一工
程を示す平面図。
程を示す平面図。
【図４６】図４５のＸＬＶＩ−ＸＬＶＩ線に沿う断面
図。
図。
【図４７】図４５のＸＬＶＩＩ−ＸＬＶＩＩ線に沿う断
面図。
面図。
【図４８】図４５のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿
う断面図。
う断面図。
【図４９】従来の半導体装置の主要部を示す平面図。
【図５０】図４９のＬ−Ｌ線に沿う断面図。
１ ：Ｐ型シリコン基板、 ２ ：素子分離膜、 ３ ：素子領域、 ４，６ ：ソ−ス・ドレイン拡散層、 ５ ：ＭＯＳトランジスタ、 ７ ：ゲ−ト酸化膜、 ８ ：ポリシリコン、 ９ ：シリサイド、 １０，１２，１６，２０ ：層間絶縁膜、 １１ａ，１１ｂ，１７ ：コンタクトプラグ、 １３ ：ビット線、 １４，１８ ：バリアメタル、 １５，１９ ：高融点金属、 ２１ ：絶縁膜（シリコン窒化膜な
ど）、 ２２ ：キャパシタ、 ２３ ：蓄積電極、 ２４ ：キャパシタ絶縁膜、 ２５ ：プレ−ト電極、 ２６ ：シリコン酸化膜、 ２７，３０，３１ ：シリコン窒化膜、 ２８，３２，３３，３４ ：コンタクトホ−ル、 ２９ ：キャパシタ用の溝、 ３５ ：配線溝。
ど）、 ２２ ：キャパシタ、 ２３ ：蓄積電極、 ２４ ：キャパシタ絶縁膜、 ２５ ：プレ−ト電極、 ２６ ：シリコン酸化膜、 ２７，３０，３１ ：シリコン窒化膜、 ２８，３２，３３，３４ ：コンタクトホ−ル、 ２９ ：キャパシタ用の溝、 ３５ ：配線溝。
Claims (24)
- 【請求項１】 溝を有する第１絶縁膜と、前記第１絶縁
膜の溝の側面のみに形成される第２絶縁膜と、前記第１
絶縁膜の溝の側面及び底面のみに、前記第２絶縁膜を覆
うように形成される第１電極と、前記第１電極上に形成
される第３絶縁膜と、前記第３絶縁膜上に形成される第
２電極とを具備することを特徴とする半導体装置。 - 【請求項２】 前記第１絶縁膜は、シリコン酸化膜であ
り、前記第２絶縁膜は、シリコン窒化膜であることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第１絶縁膜の溝の側面は、前記第１
絶縁膜の溝の底面に対して８０°以上９０°以下の角度
を有していることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】 前記第１絶縁膜の溝の側面は、曲面を有
していることを特徴とする請求項１記載の半導体装置。 - 【請求項５】 複数の溝を有する第１絶縁膜と、前記第
１絶縁膜の各々の溝の側面のみに形成される第２絶縁膜
と、前記第１絶縁膜の各々の溝の側面及び底面のみに、
前記第２絶縁膜を覆うように形成される第１電極と、前
記第１電極上に形成される第３絶縁膜と、前記第３絶縁
膜上に形成される第２電極とを具備することを特徴とす
る半導体装置。 - 【請求項６】 前記第１絶縁膜は、シリコン酸化膜であ
り、前記第２絶縁膜は、シリコン窒化膜であることを特
徴とする請求項５記載の半導体装置。 - 【請求項７】 前記第１電極、前記第３絶縁膜及び前記
第２電極により、ダイナミック・ランダム・アクセス・
メモリのメモリセルのキャパシタが構成されていること
を特徴とする請求項５記載の半導体装置。 - 【請求項８】 前記第１絶縁膜の各々の溝内の前記第１
電極は、前記第１絶縁膜及び前記第２絶縁膜を含む複合
膜によって、互いに電気的に分離されていることを特徴
とする請求項５記載の半導体装置。 - 【請求項９】 前記第１絶縁膜の各々の溝内の前記第１
電極は、少なくとも前記第２絶縁膜によって互いに電気
的に分離されていることを特徴とする請求項５記載の半
導体装置。 - 【請求項１０】 前記第１及び第２電極は、Ｒｕ、Ｐ
ｔ、Ｒｅ、Ｏｓ、Ｒｈ、Ｉｒ、Ｓｒのいずれか１つから
なる第１金属、前記第１金属の酸化物、前記第１金属を
含む合金、前記合金の酸化物、Ｗ、Ｎｂ、Ａｌ、Ｔｉ、
Ｔａのいずれか１つからなる第２金属、前記第２金属の
窒化物、Ｍｏ、Ｃｕ、Ｐｂのいずれか１つからなる第３
金属のグル−プから選択される少なくとも１つにより構
成されていることを特徴とする請求項５記載の半導体装
置。 - 【請求項１１】 前記第３絶縁膜は、（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 、ＢａＴｉＯ3 、ＳｒＴｉＯ3 、ＰｂＺｒＯ3 、
ＬｉＮｂＯ3 、Ｂｉ4 Ｔｉ3 Ｏ12、Ｔａ2 Ｏ5 のグル−
プから選択される少なくとも１つにより構成されている
ことを特徴とする請求項５記載の半導体装置。 - 【請求項１２】 前記第１絶縁膜の溝の側面は、前記第
１絶縁膜の溝の底面に対して８０°以上９０°以下の角
度を有していることを特徴とする請求項５記載の半導体
装置。 - 【請求項１３】 前記第１絶縁膜の溝の側面は、曲面を
有していることを特徴とする請求項５記載の半導体装
置。 - 【請求項１４】 前記第１電極は、前記第１絶縁膜の直
下の第４絶縁膜の第１コンタクトホ−ル内の第１コンタ
クトプラグによって、ＭＯＳトランジスタのソ−ス・ド
レイン拡散層の一方に接続されていることを特徴とする
請求項５記載の半導体装置。 - 【請求項１５】 前記ＭＯＳトランジスタのソ−ス・ド
レイン拡散層の他方は、前記第４絶縁膜の第２コンタク
トホ−ル内の第２コンタクトプラグによって、ビット線
に接続されていることを特徴とする請求項１４記載の半
導体装置。 - 【請求項１６】 第１絶縁膜に溝を形成する工程と、前
記第１絶縁膜の溝の側面のみに第２絶縁膜を形成する工
程と、前記第１絶縁膜の溝の側面及び底面のみに前記第
２絶縁膜を覆うような第１電極を形成する工程と、前記
第１電極上に第３絶縁膜を形成する工程と、前記第３絶
縁膜上に第２電極を形成する工程とを具備することを特
徴とする半導体装置の製造方法。 - 【請求項１７】 ＭＯＳトランジスタのソ−ス・ドレイ
ン拡散層の一方に接続されるコンタクトプラグを形成す
る工程と、前記コンタクトプラグを覆う第１絶縁膜を形
成する工程と、前記第１絶縁膜に前記コンタクトプラグ
に達する溝を形成する工程と、前記第１絶縁膜の溝の側
面のみに第２絶縁膜を形成する工程と、前記第１絶縁膜
の溝の側面及び底面のみに、前記第２絶縁膜を覆い、前
記コンタクトプラグに接続されるような第１電極を形成
する工程と、前記第１電極上に第３絶縁膜を形成する工
程と、前記第３絶縁膜上に第２電極を形成する工程とを
具備することを特徴とする半導体装置の製造方法。 - 【請求項１８】 前記第２絶縁膜は、まず、前記第１絶
縁膜上並びに前記第１絶縁膜の溝の側面及び底面に形成
され、この後、異方性エッチングされることにより、前
記第１絶縁膜の溝の側面のみに形成されることを特徴と
する請求項１６又は１７記載の半導体装置の製造方法。 - 【請求項１９】 前記第１電極は、まず、前記第１絶縁
膜上並びに前記第１絶縁膜の溝の側面及び底面に導電膜
を形成し、この後、保護膜を少なくとも前記第１絶縁膜
の溝に埋め込み、前記第１絶縁膜上の前記導電膜を選択
的にエッチングすることによって、前記第１絶縁膜の溝
の側面及び底面のみに形成されることを特徴とする請求
項１６又は１７記載の半導体装置の製造方法。 - 【請求項２０】 前記保護膜がＳＯＧの場合、前記第１
電極を前記第１絶縁膜の溝の側面及び底面のみに形成し
た後、前記ＳＯＧは、選択的に除去されることを特徴と
する請求項１９記載の半導体装置の製造方法。 - 【請求項２１】 前記保護膜がレジストの場合、前記第
１電極を前記第１絶縁膜の溝の側面及び底面のみに形成
した後、前記レジストは、選択的に除去されることを特
徴とする請求項１９記載の半導体装置の製造方法。 - 【請求項２２】 前記第１絶縁膜は、シリコン酸化膜で
あり、前記第２絶縁膜は、シリコン窒化膜であることを
特徴とする請求項１６又は１７記載の半導体装置の製造
方法。 - 【請求項２３】 前記第１絶縁膜の溝は、その側面が、
前記第１絶縁膜の溝の底面に対して８０°以上９０°以
下の角度を有するように形成されることを特徴とする請
求項１６又は１７記載の半導体装置の製造方法。 - 【請求項２４】 前記第１絶縁膜の溝は、その側面が曲
面を有するように形成されることを特徴とする請求項１
６又は１７記載の半導体装置の製造方法。
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