JPH06318680A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPH06318680A
JPH06318680A JP5107852A JP10785293A JPH06318680A JP H06318680 A JPH06318680 A JP H06318680A JP 5107852 A JP5107852 A JP 5107852A JP 10785293 A JP10785293 A JP 10785293A JP H06318680 A JPH06318680 A JP H06318680A
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groove
film
forming
insulating film
electrode
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JP5107852A
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Shinsuke Yamaguchi
信介 山口
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NEC Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract

(57)【要約】 【目的】半導体記憶装置において、ワード線を半導体基
板に埋め込むことで、メモリセル部と周辺回路部の段差
を小さくする。 【構成】シリコン基板１に第１の溝を形成し、絶縁物３
を埋め込んで素子分離領域を形成した後、更にシリコン
基板１に第２の溝を形成し、第２の溝の中にワード線６
ｌ，…を埋め込んでスイッチングトランジスタを形成し
た後、多結晶シリコンの第１の電極１１ｌ，…を形成
し、容量絶縁膜１２を介して多結晶シリコンの第２の電
極１３を形成し、メモリセルを形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置および
その製造方法に関し、特に、電荷蓄積部であるキャパシ
タと、絶縁ゲート電界効果トランジスタをメモリセルに
含んでなる半導体記憶装置およびその製造方法に関する
ものである。
【０００２】
【従来の技術】電荷の形で二進情報を貯蔵する半導体メ
モリセルはセル面積が小さいため、高集積、大容量メモ
リセルとして優れている。特にメモリセルとして一つの
トランジスタと一つのキャパシタからなるメモリセル
（以下１Ｔ１Ｃセルと略す。）は、構成要素も少なくセ
ル面積も小さいため、高集積メモリセルとして重要であ
る。
【０００３】ところでメモリの高集積化によるメモリセ
ル面積の縮小に伴い、１Ｔ１Ｃセル構造における容量部
面積が減少してきている。そして容量部面積の減少によ
る記憶電荷量の減少は、耐α粒子問題、センス増幅器の
感度の劣化を引き起こす。
【０００４】従来このような問題を解決するため、メモ
リセル面積の縮小にもかかわらず大きな記憶容量部を形
成する手法が知られている。
【０００５】例えば、従来例として、インターナショナ
ル エレクトロン デバイセス ミーティング テクニ
カル ダイジェスト （Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ
Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）１９８８年、第５
９６頁〜第５９９頁に、「ア ニュー スタックトキャ
パシタ ＤＲＡＭ セル キャラクタライズド バイ
ア ストレージ キャパシタ オン ア ビットライン
ストラクチャ」（Ａ Ｎｅｗ Ｓｔａｃｋｅｄ Ｃａ
ｐａｃｉｔｏｒ ＤＲＡＭ ｃｅｌｌ Ｃｈａｒａｃｔ
ｅｒａｉｚｅｄ ｂｙ ａ Ｓｔｏｒａｇｅ Ｃａｐａ
ｓｉｔｏｒ ｏｎ ａ Ｂｉｔ−ｌｉｎｅ Ｓｔｒｕｃ
ｔｕｒｅ）と題して発表された論文においては、図７に
示すごとく１Ｔ１Ｃセルのキャパシタ部を、ビット線４
６の上に積み上げた多結晶シリコンからなる第１の電極
４８と、第１の電極４８の表面および側面を容量絶縁膜
４９で被い、容量絶縁膜４９に沿うように多結晶シリコ
ンからなる第２の電極５０により形成された構造のもの
が示されている。これは第１の電極４８の側面を利用す
ることでキャパシタ面積を増加させ、蓄積容量を増加さ
せている。
【０００６】
【発明が解決しようとする課題】しかしながらこのよう
な構造においては、メモリの高集積化と共にメモリセル
面積が縮小されるので、キャパシタ面積が減少し、蓄積
容量も次第に減少してくる。この従来例において、蓄積
容量を増加させるには多結晶シリコンで形成される第１
の電極を更に厚くし、側面の高さを大きすることによっ
て容量部面積を増加させるしかない。
【０００７】第１の電極を高くすると、ゲート電極（厚
さ：０．２〜０．３μｍ）と第１の電極（厚さ：０．６
〜０．８μｍ）により生じるメモリセル部と周辺回路部
の段差（０．８〜１．１μｍ）が更に大きくなり、フォ
トリソグラフィー工程におけるフォーカスマージンが１
μｍ程度のアルミニウム系配線工程等の後工程の微細加
工が非常に困難になってくるという欠点を有する。
【０００８】本発明の目的はこのような従来の欠点を除
去して、高集積化に適した微細な半導体メモリセルおよ
びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１導電型半導体基板の表面部に形成された第１の
溝および前記第１の溝を充填する絶縁物からなる素子分
離構造体と、前記素子分離構造体で区画された前記第１
導電型半導体基板および前記素子分離構造体に設けられ
た第２の溝と、前記第２の溝の表面で前記半導体基板に
被着されたゲート絶縁膜、前記第２の溝の底面で前記ゲ
ート絶縁膜を被覆するゲート電極および前記第２の溝の
少なくとも側面を含む領域に前記溝を挟んで形成された
一対の第２導電型拡散層からなる絶縁ゲート電界効果ト
ランジスタと、前記第１の溝および第２の溝を覆って形
成された第１の層間絶縁膜を選択的に被覆し前記第２導
電型拡散層の一方に接続されるビット線と、前記第１の
層間絶縁膜およびビット線を覆って形成された第２の層
間絶縁膜を選択的に被覆し、前記第２導電型拡散層の他
方に接続される第１の電極、前記第１の電極を被覆する
容量絶縁膜および前記容量絶縁膜を覆う第２の電極から
なるキャパシタとを有するというものである。
【００１０】また、本発明の半導体記憶装置の製造方法
は、第１導電型半導体基板の表面部に第１の溝を形成し
前記第１の溝に絶縁物を充填して素子分離構造体を形成
する工程と、前記素子分離構造体で区画された素子形成
領域および前記第１の溝に第２の溝を形成する工程と、
前記第２の溝の表面にゲート絶縁膜を形成する工程と、
前記第２の溝の表面にゲート絶縁膜を形成する工程と、
前記第２の溝の底面に前記ゲート絶縁膜を介して被着さ
れたゲート電極を形成する工程と、第１の層間絶縁膜を
堆積し前記第２導電型拡散層の一方に達する第１のコン
タクト孔を形成した後第１の導電膜を被着しパターニン
グしてビット線を形成する工程と、第２の層間絶縁膜を
堆積し前記第２導電型拡散層の他方に達する第２のコン
タクト孔を形成した後第２の導電膜を被着しパターニン
グして第１の電極を形成し、容量絶縁膜を形成し、第３
の導電膜を被着しパターニングして第２の電極を形成す
ることによってキャパシタを形成する工程とを有すると
いうものである。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
【００１２】図１は本発明の第１の実施例のメモリセル
を示す断面図であり、図２（ａ），（ｂ）および図３
（ａ），（ｂ）は第１の実施例の製造方法を説明するた
めの工程順断面図である。
【００１３】この実施例において、素子分離は単結晶シ
リコンなどのＰ型半導体基板１に形成された第１の溝と
その側壁に形成された２酸化ケイ素膜２および第１の溝
に埋め込まれた絶縁物３からなる素子分離構造体により
行われている。キャパシタは第１の電極１１ｌと、これ
を容量絶縁膜１２を介して被覆する第２の電極１３によ
り構成されている。絶縁ゲート電界効果トランジスタは
Ｐ型半導体基板１に形成された第２の溝の中にワード線
になるゲート電極６ｌ、ゲート絶縁膜４および一対のＮ
型拡散層７−１ｌにより形成されており、ビット線１０
に接続されているＮ型拡散層７−２と電荷蓄積領域であ
る第１の電極１１ｌとの間の電荷の移動を制御する。
【００１４】このような半導体記憶装置の製造するに
は、まず図２（ａ）に示すように、Ｐ型半導体基板の表
面に、薄い２酸化ケイ素膜１４および窒化ケイ素膜から
なる２層膜を形成した後、フォトリソグラフィー工程に
よりレジスト膜をパターニングし、このレジスト膜を耐
エッチングマスクとして２層膜を異方性エッチング技術
によりエッチング除去し、更に前述のレジスト膜および
２層膜を耐エッチングマスクとして、Ｐ型半導体基板１
２の表面部を異方性エッチング技術によりエッチング除
去して幅０．４μｍ、深さ１．０μｍの第１の溝を形成
した後、前述のレジスト膜を除去し第１の溝の表面に露
出したシリコンを熱酸化し２酸化ケイ素膜２を形成した
後、全面に減圧気相成長法もしくはプラズマ気相成長法
により絶縁物を第１の溝の幅の１／２以上の膜厚で形成
し第１の溝をこの絶縁物で充填した後に、等方性のエッ
チング技術により第１の溝の中のみに前述の絶縁物が残
るようにエッチバックし、前述の窒化ケイ素膜を除去す
る。こうして、第１の溝を絶縁物で充填した素子分離構
造体で素子形成領域が区画される。ここで、前述の窒化
ケイ素膜を用いる代りに２酸化ケイ素膜１４を厚くつけ
てもよく、また前述のレジスト膜はＰ型半導体基板１を
選択的にエッチングする直前に除去してもよい。また第
１の溝を充填する絶縁物としては、２酸化ケイ素膜、リ
ンケイ酸ガラス膜またはボロンリンケイ酸ガラス膜が適
当である。
【００１５】次に、図示しない窒化ケイ素膜を全面に成
長させ、フォトリソグラフィー工程によりパターニング
したレジスト膜を耐エッチングマスクとして前述の窒化
ケイ素膜を異方性エッチング技術により除去し、更に前
述のレジスト膜および前述の窒化ケイ素膜を耐エッチン
グマスクとして、Ｐ型半導体基板１および第１の溝を埋
め込んだ絶縁物をエッチング除去し、図２（ｂ）に示す
ように第１の溝の深さより浅い連続した第２の溝（素子
形成領域あたり１対の溝１４ｌ，１５ｒ）を形成した
後、前述のレジスト膜を除去する。そして第２の溝１５
ｌのエッチングの際に受けたＰ型半導体基板１のダメー
ジ層を除去するために、Ｐ型半導体基板１を熱酸化し第
２の溝の表面（側面および底面）に２酸化ケイ素膜を形
成した後に、前述の窒化ケイ素膜を除去し、弗酸系の薬
品でウエットエッチングにより前述の２酸化ケイ素膜を
エッチング除去した後、Ｐ型半導体基板１を熱酸化し、
絶縁ゲート電界効果トランジスタのゲート絶縁膜４を形
成する。
【００１６】次に、減圧気相成長法により２酸化ケイ素
膜を全面に成長させ異方性エッチング技術により前述の
２酸化ケイ素膜をエッチバックし、第２の溝の側壁のみ
に２酸化ケイ素膜５として残した後、全面に多結晶シリ
コン膜を第２の溝の幅の１／２以上の厚さ形成し、等方
性エッチング技術により前述の多結晶シリコン膜をエッ
チングし第２の溝の底だけに多結晶シリコン膜６ｌ，６
ｒ（ゲート電極兼ワード線）が残るようにした後、全面
にＰ型半導体基板１とは異なる導電型不純物、例えばリ
ンまたは砒素をイオン注入法もしくは熱拡散法により多
結晶シリコン膜６ｌ，６ｒに導入し、同時にＰ型半導体
基板１の表面部のうち第１の溝、第２の溝の形成されて
いない部分にＮ型拡散層７−１ｌ，７−２を形成する。
このとき、第２の溝の底部のうち２酸化ケイ素膜５の直
下部にＮ型拡散層が回り込んで形成されるように熱処理
を行なう。次に、全面に減圧気相成長法もしくはプラズ
マ気相成長法により絶縁物を溝の幅の１／２以上の膜厚
で形成し第２の溝を絶縁物で埋め込んだ後に、図３
（ａ）に示すように、等方性エッチング技術により第２
の溝の中のみに絶縁物８が残るようにエッチバックを行
う。
【００１７】ここで溝を埋め込む絶縁物８としては、２
酸化ケイ素膜、リンケイ酸ガラス膜、ボロンリンケイ酸
ガラス膜が適当である。
【００１８】次に、図３（ｂ）に示すように、常圧気相
成長法もしくは減圧気相成長法により層間絶縁膜９−１
を形成し、フォトリソグラフィー工程によりレジスト膜
をパターニングし、前述のレジストマクを耐エッチング
マスクとして層間絶縁膜９−１を異方性エッチング技術
によりエッチング除去し、前述のレジスト膜を除去す
る。これによりＮ型拡散層７−２上にビット線とのコン
タクト孔１６が形成される。その後、高融点金属とシリ
コンとの化合物層（以下シリサイド層と記する。）１７
をスパッタ法もしくは気相成長法により全面に形成し、
フォトリソグラフィー工程によりレジスト膜をパターニ
ングし、前述のレジスト膜を耐エッチングマスクとして
シリサイド膜を除去してビット線（図１の１０）とす
る。
【００１９】ここで、層間絶縁膜９−１としては２酸化
ケイ素膜、リンケイ酸ガラス膜、ボロンリンケイ酸ガラ
ス膜が適当である。またシリサイドとしてはタングステ
ンシリサイド、モリブデンシリサイド、チタンシリサイ
ド等が適当である。
【００２０】次に、図１に示すように、層間絶縁膜９−
２を堆積し、Ｎ型拡散層７−１ｌ，７−１ｒに達するコ
ンタクト孔１８ｌ，１８ｒを形成する。次に多結晶シリ
コン膜などの導電膜を堆積し、パターニングしてキャパ
シタの第１の電極１１ｌ，１１ｒを形成し、容量絶縁膜
１２を形成し、多結晶シリコン膜などの導電膜を堆積
し、パターニングしてキャパシタの第２の電極１３（セ
ルプレート）を形成する。
【００２１】微細なメモリセルにおいて充分な蓄積容量
を得るために第１の電極を厚くして側面の高さを大きく
しても、ゲート電極がシリコン基板に埋め込まれている
のでメモリセル部と周辺回路部の段差は、ゲート電極に
よる段差分（０．２〜０．３μｍ）を低減できるので後
工程の微細加工が困難にならなくなり、高集積化に適し
たメモリセルを容易に得ることができる。
【００２２】なお、本実施例において第２の溝の側面に
２酸化ケイ素膜５を設けたのは、第２の溝の側面と底面
の境界部に電界が集中してゲート絶縁膜４が破壊され易
いのを防ぐためである。
【００２３】次に、第２の実施例について説明する。
【００２４】図４は本発明の第２の実施例のメモリセル
を示す断面図であり、図５（ａ），（ｂ），図６
（ａ），（ｂ）は第２の実施例の製造方法を説明するた
めの工程順断面図である。
【００２５】図４において、素子分離はＰ型半導体基板
１に形成された第１の溝の側壁に形成された２酸化ケイ
素膜２および第１の溝に埋め込まれた絶縁物３により行
われている。キャパシタは第一の電極１１ｌとこれを容
量絶縁膜１２を介して被覆する第２の電極１３とにより
構成されている。絶縁ゲート電界効果トランジスタは半
導体基板に形成された底部に角が形成されていない第２
の溝の中にワード線になるゲート電極６Ａｌ，…，ゲー
ト絶縁膜４ＡおよびＮ型拡散層７Ａ−１ｌ，…，７Ａ−
２により形成されており、ビット線１０に接続されてい
るＮ型拡散層７Ａ−２と電荷蓄積領域である前記第１の
電極１１ｌとの間の電荷の移動を制御する。
【００２６】まず、図５（ａ）に示すように、単結晶シ
リコンなどのＰ型半導体基板１表面に薄い２酸化ケイ素
膜１４および図示しない窒化ケイ素膜を順次形成した
後、フォトリソグラフィー工程によりレジスト膜をパタ
ーニングし、前述のレジスト膜を耐エッチングマスクと
して前述の窒化ケイ素膜および２酸化ケイ素膜１４を異
方性エッチング技術によりエッチング除去し、更に前述
のレジスト膜および前述の窒化ケイ素膜、酸化ケイ素膜
１４を耐エッチングマスクとして、Ｐ型半導体基板１を
異方性エッチング技術によりエッチング除去し、第１の
溝を形成した後、前述のレジスト膜を除去し、Ｐ型半導
体基板１を熱酸化し第１の溝の側面および底面に２酸化
ケイ素膜２を形成した後、全面に減圧気相成長法もしく
はプラズマ気相成長法により絶縁物３を第１の溝の幅の
１／２以上の膜厚で形成し第１の溝を絶縁物で埋め込ん
だ後に、等方性のエッチング技術により第１の溝の中の
みに絶縁物が残るようにエッチバックし、窒化ケイ素膜
を除去する。
【００２７】ここで前述の窒化ケイ素膜の代りに厚い２
酸化ケイ素膜を用いてもよく、また前述のレジスト膜は
Ｐ型半導体基板１をエッチングする直前に除去してもよ
い。また第１の溝を埋め込む絶縁物としては、２酸化ケ
イ素膜、リンケイ酸ガラス膜、ボロンリンケイ酸ガラス
間が適当である。
【００２８】次に、図示しない窒化シリコ素膜を全面に
成長させ、フォトリソグラフィー工程によりレジストを
パターニングし、前述のレジスト膜を耐エッチングマス
クとして、Ｐ型半導体基板１および第１の溝を埋め込ん
だ絶縁物をエッチング除去し、第１の図５（ｂ）に示す
ように、溝の深さより浅い連続した第２の溝１５Ａｌ，
１５Ａｒを形成した後、前述のレジスト膜を除去する。
第２の溝１５Ａｌ，１５Ａｒはその底部に角が形成され
ないように、例えばＳＦ6 ガスとＳｉｃｌ4 ガスを３：
１の割合で混合したエッチングガスによる反応性ドライ
エッチングにより形成する。
【００２９】次に、第２の溝１５Ａｌ，…形成のための
エッチングの際に受けたＰ型半導体基板のダメージ層を
除去するために、熱酸化を行い第２の溝の側面および底
面に２酸化ケイ素膜を形成した後に、前述の窒化ケイ素
膜を除去し、弗酸系の薬品でウエットエッチングにより
前述の２酸化ケイ素膜をエッチング除去した後、再び熱
酸化を行い、絶縁ゲート電界効果トランジスタのゲート
絶縁膜４Ａを形成する。
【００３０】次に、図６（ａ）に示すように、全面に多
結晶シリコン膜を第２の溝の幅の１／２以上の厚さ形成
して第２の溝を埋めた後に、等方性エッチング技術によ
り前述の多結晶シリコン膜をエッチングし溝の底だけに
多結晶シリコン膜が残るようにした後、リンまたは砒素
などの不純物をイオン注入法により導入して、ゲート電
極６ｌ，６Ａｒ，…およびＮ型拡散層７Ａ−１ｌ，７Ａ
−１ｒ，…を形成し、全面に減圧気相成長法もしくはプ
ラズマ気相成長法により絶縁物を第２の溝の幅の１／２
以上の膜厚で形成し第２の溝を絶縁物で埋め込んだ後
に、等方性のエッチング技術により溝の中のみに絶縁物
８Ａが残るようにエッチバックを行う。
【００３１】ここで第２の溝を埋め込む絶縁物として
は、２酸化ケイ素膜、リンケイ酸ガラス膜、ボロンリン
ケイ酸ガラス膜が適当である。
【００３２】次に、図６（ｂ）に示すように、常圧気相
成長法もしくは減圧気相成長法により層間絶縁膜９−１
を形成し、フォトリソグラフィー工程によりレジスト膜
をパターニングし、前述のレジスト膜を耐エッチングマ
スクとして層間絶縁膜９−１を異方性エッチング技術に
よりエッチング除去し、前述のレジスト膜を除去する。
これによりＮ型拡散層７Ａ−２上にビット線とのコンタ
クト孔１６が形成される。その後、シリサイド膜１７を
スパッタ法もしくは気相成長法により全面に形成し、フ
ォトリソグラフィー工程によりレジストをパターニング
し、レジスト膜１７を耐エッチングマスクとして前述の
レジスト膜を異方性エッチング技術によりエッチング除
去し、レジスト膜１７を除去してビット線（図４の１
０）を形成する。ここで、層間絶縁膜９−１としては２
酸化ケイ素膜、リンケイ酸ガラス膜、ボロンリンケイ酸
ガラス膜が適当である。またシリサイドとしてはタング
ステンシリサイド、モリブデンシリサイド、チタンシリ
サイド等が適当である。
【００３３】その後、図４に示すように層間絶縁膜９−
２を堆積し、コンタクト孔を形成し、第１の電極１１
ｌ、容量絶縁膜１２、第２の電極１３を各々形成しメモ
リセルが形成される。
【００３４】第２の実施例においては、半導体基板の第
２の溝は底に角が形成されていないためゲート絶縁膜４
Ａの耐圧が良好であり、第１の実施例に比較すると構造
が簡単で工程も簡略となる利点がある。図４のメモリセ
ルの製造方法として、Ｐ型半導体基板１及び第１の溝に
埋め込んだ絶縁膜３をエッチング除去しワード線６ｌ，
…を埋め込む連続した第２の溝を形成する前に、リンま
たは砒素などの不純物をイオン注入法もしくは熱拡散法
によりＰ型半導体基板１に導入し、Ｎ型拡散層を先に形
成してもよい。
【００３５】
【発明の効果】本発明によれば、微細なメモリセルにお
いて充分な蓄積容量を得るために第１の電極を高くして
も、ゲート電極が半導体基板に埋め込まれているのでメ
モリセル部と周辺回路部の段差は、ゲート電極による段
差分（０．２〜０．３μｍ）を低減できるので後工程の
微細加工が困難にならなくなり、高集積化に適したメモ
リセルを容易に得ることができる効果を有するものであ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すメモリセルの断面
図である。
【図２】第２の実施例の製造方法の説明のため（ａ），
（ｂ）に分図して示す工程順断面図である。
【図３】図２に対応する工程の次工程の説明のため
（ａ），（ｂ）に分図して示す工程順断面図である。
【図４】本発明の第２の実施例を示すメモリセルの断面
図である。
【図５】第２の実施例の製造方法の説明のため（ａ），
（ｂ）に分図して示す工程順断面図である。
【図６】図５に対応する工程の次工程の説明のため
（ａ），（ｂ）に分図して示す工程順断面図である。
【図７】従来例を示すメモリセルの断面図である。
【符号の説明】
１ Ｐ型半導体基板 ２ ２酸化ケイ素膜 ３ 絶縁部 ４，４Ａ ゲート絶縁膜 ５ ２酸化ケイ素膜 ６ｒ，６Ａｒ，６ｌ，６Ａｌ ゲート電極 ７−１ｌ，７Ａ−１ｌ，７−１ｒ，７Ａ−１ｒ，７Ａ−
２ Ｎ型拡散層 ８，８Ａ 絶縁物 ９−１，９−２ 層間絶縁物 １０ ビット線 １１ｒ，１１ｌ 第１の電極 １２ 容量絶縁膜 １３ 第２の電極 １４ ２酸化ケイ素膜 １５ｌ，１５Ａｌ，１５ｒ，１５Ａｒ 第２の溝 １６ コンタクト孔

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型半導体基板の表面部に形成さ
    れた第１の溝および前記第１の溝を充填する絶縁物から
    なる素子分離構造体と、前記素子分離構造体で区画され
    た前記第１導電型半導体基板および前記素子分離構造体
    に設けられた第２の溝と、前記第２の溝の表面で前記半
    導体基板に被着されたゲート絶縁膜、前記第２の溝の底
    面で前記ゲート絶縁膜を被覆するゲート電極および前記
    第２の溝の少なくとも側面を含む領域に前記溝を挟んで
    形成された一対の第２導電型拡散層からなる絶縁ゲート
    電界効果トランジスタと、前記第１の溝および第２の溝
    を覆って形成された第１の層間絶縁膜を選択的に被覆し
    前記第２導電型拡散層の一方に接続されるビット線と、
    前記第１の層間絶縁膜およびビット線を覆って形成され
    た第２の層間絶縁膜を選択的に被覆し、前記第２導電型
    拡散層の他方に接続される第１の電極、前記第１の電極
    を被覆する容量絶縁膜および前記容量絶縁膜を覆う第２
    の電極からなるキャパシタとを有することを特徴とする
    半導体記憶装置。
  2. 【請求項２】 第１導電型半導体基板の表面部に第１の
    溝を形成し前記第１の溝に絶縁物を充填して素子分離構
    造体を形成する工程と、前記素子分離構造体で区画され
    た素子形成領域および前記第１の溝に第２の溝を形成す
    る工程と、前記第２の溝表面にゲート絶縁膜を形成する
    工程と、前記第２の溝の底面に前記ゲート絶縁膜を介し
    て被着されたゲート電極を形成する工程と、前記第２の
    溝の側面部の半導体領域に第２導電型拡散層を形成する
    工程と、第１の層間絶縁膜を堆積し前記第２導電型拡散
    層の一方に達する第１のコンタクト孔を形成した後第１
    の導電膜を被着しパターニングしてビット線を形成する
    工程と、第２の層間絶縁膜を堆積し前記第２導電型拡散
    層の他方に達する第２のコンタクト孔を形成した後第２
    の導電膜を被着しパターニングして第１の電極を形成
    し、容量絶縁膜を形成し、第３の導電膜を被着しパター
    ニングして第２の電極を形成することによってキャパシ
    タを形成する工程とを有することを特徴とする半導体記
    憶装置の製造方法。
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