JPH10242430A - 半導体装置のコンデンサの製造方法 - Google Patents

半導体装置のコンデンサの製造方法

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JPH10242430A
JPH10242430A JP10059129A JP5912998A JPH10242430A JP H10242430 A JPH10242430 A JP H10242430A JP 10059129 A JP10059129 A JP 10059129A JP 5912998 A JP5912998 A JP 5912998A JP H10242430 A JPH10242430 A JP H10242430A
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pattern
germanium
silicon
doped
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JP10059129A
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English (en)
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Martin Dipl Phys Franosch
フラノシユ マルチン
Herbert Schaefer
シエーフアー ヘルベルト
Reinhard Stengl
シユテングル ラインハルト
Gerrit Lange
ランゲ ゲリツト
Volker Lehmann
レーマン フオルカー
Hermann Wendt
ウエント ヘルマン
Hans Dr Reisinger
ライジンガー ハンス
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Siemens Corp
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Siemens Corp
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
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    • H10D1/60—Capacitors
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Abstract

(57)【要約】 【課題】 半導体装置のコンデンサ、特にメモリコンデ
ンサを有するダイナミック・メモリセル装置用コンデン
サを、少なくとも１Ｇビット世代に必要な実装密度で製
造可能の公知の解決方法に比べてプロセスの出費を低減
した製造方法を提供する。 【解決手段】 ドープされたシリコンから成る層４1と
ゲルマニウム含有層４2を交互に含む層列４を形成す
る。この層列４から、その側面にそれぞれ導電性支持パ
ターン５が備えられる層パターン４′を形成する。層パ
ターン４′内に開口、特に層の表面が露出している間隙
を形成する。ゲルマニウム含有層４2をドープされたシ
リコンから成る層４1及び支持パターン５に対して選択
的に除去する。ドープされたシリコンから成る層４1の
露出表面にコンデンサ誘電体６を備え、その上に対向電
極７を施す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置のコン
デンサの製造方法に関する。
【０００２】
【従来の技術】例えばダイナミック・メモリセル装置、
アナログ／デジタル変換器並びにフィルタ回路のような
種々の形式の集積回路には半導体ベースのコンデンサが
必要となる。半導体ベースのコンデンサを製造する場
合、集積密度の高度化又はチップ面の削減に関してコン
デンサの所要面積を容量を変えることなく低減する問題
が解決されなければならない。
【０００３】この問題は一般に使用されている１トラン
ジスタメモリセルに必要となる面がメモリ世代からメモ
リ世代へと益々メモリ密度が高まるとともに低減されて
きているダイナミック半導体メモリの場合特に重大なこ
とである。同時にメモリコンデンサの一定の最小容量は
保持されなければならない。
【０００４】ダイナミック半導体メモリ装置（ＤＲＡＭ
メモリ装置）の１トランジスタメモリセルは１個の読出
しトランジスタと１個のコンデンサから成る。コンデン
サには電荷の形で論理値ゼロ又は１を表す情報が貯えら
れている。読出しトランジスタをワード線を介して駆動
することによりこの情報はビット線を介して読み出すこ
とができる。電荷を確実に貯え、同時に読み出された情
報を識別できるようにコンデンサは最小容量を有してい
なければならない。このメモリコンデンサの容量の下限
は現在のところ２５ｆＦとされている。
【０００５】１Ｍビット世代までは読出しトランジスタ
もコンデンサもプレーナデバイスとして実現されてき
た。４Ｍビットメモリ世代からメモリセルの面の更なる
削減は読出しトランジスタ及びメモリコンデンサを三次
元装置として達成されてきている。その１つの方法とし
てはメモリコンデンサをトレンチ内に実現することにあ
る（例えばヤマダ（Ｋ．Ｙａｍａｄａ）その他による
「Ｐｒｏｃ．Ｉｎｔｅｒｎ．Ｅｌｅｃｔｒｏｎｉｃ Ｄ
ｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，ＩＥＤＭ
８５」第７０２頁以降参照）。その場合メモリコンデン
サの電極はトレンチの表面に沿って配設されている。従
って容量を左右するメモリコンデンサの有効面積はトレ
ンチの断面に相応するメモリコンデンサ用の基板の表面
の所要面積に比べて拡大される。
【０００６】メモリコンデンサの所要面積を変えずに又
は削減してメモリ容量を拡大するもう１つの方法は、メ
モリコンデンサを積層コンデンサとして、いわゆるスタ
ックドコンデンサとして形成することにある。その際基
板と接触化される例えばクラウン構造又は円筒形のポリ
シリコンから成るパターンをワード線上に形成する。こ
のポリシリコンパターンはメモリノードを形成する。こ
のノードにコンデンサ誘電体及びコンデンサ板が備えら
れる。このデザインは十分に論理プロセスと適合する利
点を有する。
【０００７】基板表面の上方の空きスペースはメモリコ
ンデンサに使用される。この場合全セル面は、ポリシリ
コンパターンが隣接するメモリセルに対して互いに絶縁
されている限り、ポリシリコンパターンにより覆われて
いてもよい。
【０００８】欧州特許第０４１５５３０号明細書から積
層コンデンサをメモリコンデンサとして有するメモリセ
ル装置が公知である。この積層コンデンサはほぼ並列的
に上下に配設され、少なくとも側方の支持部を介して互
いに接続されている複数のポリシリコン層から成る。こ
の冷却フィン状に配設された層は、ポリシリコンパター
ンの表面をポリシリコンパターンの基板表面への投影面
に対して明らかに拡大する。このポリシリコンパターン
は、基板表面へのポリシリコン層とそれに対し選択的に
エッチング可能のＳｉＯ2層及び／又は炭素層の交互の
析出、これらの層のパターニング、層パターンの少なく
とも１側面にポリシリコンから成る側面被覆（スペー
サ）の形成及びＳｉＯ2層及び／又は炭素層の選択的エ
ッチング除去により形成される。その際ポリシリコンパ
ターンは砒素ドープされている。引続き熱酸化により酸
化シリコンをコンデンサ誘電体として形成し、その上に
ドープされたポリシリコンから成るセル板を析出する。
【０００９】英国特許出願公開第２２８５３３８号明細
書から、ドープされたシリコンとドープされていないシ
リコンから成る層を基板上に交互に施すコンデンサの製
造方法が公知である。それらの層を通してその下にある
基板内にまで達する接触孔が開けられる。この表面全体
はドープされていないシリコン層で覆われる。層列のパ
ターニングの後のドープされたシリコン又はドープされ
ていないシリコンから成る層の側面は露出している。ド
ープされたシリコン層はドープされていないシリコン層
に対して選択的に除去される。その際生じるシリコンパ
ターンは拡散によりドープされ、コンデンサの電極とし
て使用される。
【００１０】
【発明が解決しようとする課題】本発明の課題は、半導
体装置、特にＤＲＡＭ装置のためのコンデンサの公知の
解決方法に比べてプロセスの出費を低減した製造方法を
提供することにある。特にこのコンデンサは少なくとも
１Ｇビット世代に必要な実装密度で製造可能でなければ
ならない。
【００１１】
【課題を解決するための手段】この課題は本発明の請求
項１に記載の方法により解決される。本発明の他の実施
態様は従属請求項に記載されている。
【００１２】本発明の方法では、基板上にそれぞれ交互
にドープされたシリコンから成る層とゲルマニウム含有
層有する層列が形成される。この層列は少なくとも基板
上にまで達する側面を有する層パターンが形成されるよ
うにパターニングされる。次いで少なくとも層パターン
の側面を覆う導電材料から成る支持パターンを形成す
る。支持パターンはシリコンの選択エピタキシーにより
形成される。有利にはこの支持パターンはその場でドー
プされる。この層パターン内に引続きドープされたシリ
コンから成る層及びゲルマニウム含有層の表面が露出す
る少なくとも１つの開口を形成する。引続きゲルマニウ
ム含有層をドープされたシリコンから成る層及び支持パ
ターンに対して除去する。ドープされたシリコンから成
る層及び支持パターンの露出表面にコンデンサ誘電体を
備える。このコンデンサ誘電体の表面に対向電極が形成
される。
【００１３】支持パターンはゲルマニウム含有層のエッ
チング除去の際に層パターンの少なくとも３つの側面に
配設されると有利である。それによりドープされたシリ
コンから成る層が第２の材料から成るゲルマニウム含有
層のエッチング除去の際に粘着を回避する高度の機械的
安定性が保証される。機械的安定性が支持パターンによ
り保証されるので、ドープされたシリコンから成る層の
厚さはドープされたシリコンから成る層の機械的安定性
に対する要件に左右されることなく保証される。このド
ープされたシリコンから成る層は特に２０〜５０ｎｍの
厚さの範囲で実現可能である。それにより同じ容量でコ
ンデンサの高さ全体も削減される。ドープされたシリコ
ンから成る層は多結晶でも単結晶又は非晶質であっても
よい。
【００１４】純粋なゲルマニウム或はシリコンとゲルマ
ニウムから成るゲルマニウム含有層を形成することは本
発明の枠内にある。シリコンとゲルマニウムから成る層
を形成する場合ゲルマニウムの分量は１０％〜１００％
の間が有利である。シリコンの分量は０％〜９０％の間
であると有利である。ゲルマニウム含有層はドープされ
た析出であってもドープされない析出であってもよい。
【００１５】純粋なゲルマニウムから成るか又はシリコ
ンとゲルマニウムから成るゲルマニウム含有層は湿式化
学法によりシリコンに対して良好な選択度でエッチング
可能である。ＨＦ、Ｈ2Ｏ2及びＣＨ3ＣＯＯＨを含むエ
ッチング混合物を使用する場合シリコンに対するエッチ
ング選択度は１：３０〜１：１０００である。このエッ
チングの場合酸化シリコン及び窒化シリコンに対する選
択度は約３０〜１：１０００である。
【００１６】シリコン層はコリンを使用してゲルマニウ
ムに対して選択的にエッチングすることができる。
【００１７】ゲルマニウムからシリコン及びシリコンか
らゲルマニウムへの拡散係数が極端に低いので、この層
列はプロセスにより例えば８００℃の温度負荷の場合で
も変化しないままである。拡散係数は１０００℃のプロ
セス温度でほぼ１．５×１０-6ｃｍ2／秒である。従っ
てこの拡散係数はホウ素からシリコンへの拡散係数と比
べるとその約１０分の１である。
【００１８】ドープされたシリコンから成る層はＣＶＤ
プロセスでプロセスガスとしてシランの使用下に４００
〜６００℃の温度範囲、１０〜４００トルの圧力及び３
０〜３００ｓｃｃｍのシラン流量、１０〜１００ｎｍ／
分の析出率で形成すると有利である。ゲルマニウム含有
層はＣＶＤ析出によりプロセスガスにゲルマニウム又は
ゲルマニウムとジシランを使用して４００〜６００℃の
温度及び１０〜４００トルの圧力で形成されると有利で
あり、その際ゲルマニウム流量及び場合によってはジシ
ラン流量を３０〜３００ｓｃｃｍに調整し、析出率は１
０〜１００ｎｍ／分とする。
【００１９】ドープされたシリコン層はその場でのドー
プにより析出されると有利である。それには析出を例え
ばアルシン、ホスフィン又はジボランのようなドーピン
グガスで行う。ドープされたシリコンから成る層及び支
持パターンはｎドープされたシリコンでもｐドープされ
たシリコンでも形成することができる。
【００２０】ドープされたシリコン及びゲルマニウムは
同じ反応装置内で析出可能である。それにより層列は装
置を交換することなく単にプロセスパラメータを変える
ことにより実現することができる。これは当然プロセス
の簡素化を意味する。
【００２１】支持パターン及びドープされたシリコンか
ら成る層を基板と電気的に接続させるような用途では、
支持パターン及びドープされたシリコンから成る層のド
ーピングは基板のドーピングに相応してｐｎ接合の形成
を回避するために支持パターンの範囲に選択すると有利
である。
【００２２】支持パターンは層パターンの側面の一定の
表面で形成される。それによりゲルマニウム含有層をド
ープされたシリコン層間から均一にエッチング除去する
ことが保証される。このようにしてゲルマニウム含有層
が一部でなおエッチング除去されず、同時に他の箇所で
は支持パターン面が激しく腐食され、ドープされたシリ
コンの個々の層が抜け落ちるようなことは阻止される。
【００２３】層パターン内に開口を形成する場合、層パ
ターン及び支持パターンが基板の表面上まで達する間隙
により間隔をあけられている２つの部分領域に分割され
ると有利である。この２つの部分領域により２つのコン
デンサが形成される。その際部分領域の間隔及びパター
ン寸法はそのときのテクノロジーで最小のパターン寸法
Ｆにそれぞれ相応して形成してもよい。それにより高度
の実装密度が達成される。
【００２４】ダイナミック・メモリセル装置のメモリコ
ンデンサとしてコンデンサを形成する場合、コンデンサ
の製造は積層コンデンサとして行われると有利である。
この場合基板は選択トランジスタ、ビット線、ワード線
及びその表面に層列が施される絶縁層を有する半導体基
板を含んでいる。絶縁層を平坦化して層列をほぼ平坦な
表面上に形成すると有利である。
【００２５】
【実施例】本発明を図面及び実施例に基づき以下に詳述
する。
【００２６】基板１上に絶縁層２を施す。基板１は例え
ば半導体基板、特にワード線及びビット線を有する選択
トランジスタを含む例えば単結晶シリコンウェハであ
る。絶縁層を例えばＳｉＯ2から形成し、プレーナ化法
により平坦化する（図１参照）。絶縁層２内に接触孔３
を開け、導電性材料、例えばドープされたポリシリコ
ン、タングステン、タンタル、チタン、窒化チタン又は
ケイ化タングステンで満たす。接触孔３はそれぞれ基板
内の選択トランジスタのソース／ドレイン領域上に達す
るように配設される。
【００２７】絶縁層２の表面にそれぞれ交互にドープさ
れたシリコンから成る層４1及びゲルマニウム含有層４2
を含む層列４を施す。ドープされたシリコンから成る層
４1はｐ+ドープされていてもｎ+ドープされていてもよ
く、例えば５×１０20ｃｍ-3のドーパント濃度を有す
る。ドープされたシリコンから成る層４1及びゲルマニ
ウム含有層４2はそれぞれ２０ｎｍの層厚に例えばＣＶ
Ｄ析出によりシラン及び／又はゲルマニウム又はゲルマ
ニウム及びジシランを使用して４００℃〜６００℃の温
度及び１０〜４００トルの圧力で析出される。その際ガ
ス流量はそれぞれ３０〜３００ｓｃｃｍの間であり、そ
の析出率は１０〜１００ｎｍ／分の間である。層列の最
上層はゲルマニウム含有層４2である。
【００２８】引続き層列４から異方性エッチングにより
マスクの使用下に層パターン４′を形成する。層パター
ン４′間には絶縁層２の表面が露出している（図２参
照）。異方性エッチングは例えばＣＦ4及びＳＦ6で行わ
れる。
【００２９】引続きシリコンの選択エピタキシーにより
支持パターン５を形成する（図３参照）。選択エピタキ
シーはＳｉＣｌ2Ｈ2、ＨＣｌ、Ｈ2、及び例えばＢ2Ｈ6
又はＰＨ3のようなドーピングガスをプロセスガスとし
て使用するプロセスで７００℃〜９００℃の温度範囲で
行われる。選択エピタキシーの際に支持パターン５はそ
の場でドープさせて層パターン４′の表面に成長させ
る。それに対して絶縁層２の表面にはシリコンは成長さ
せない。支持パターン５は層パターン４′の側面及び表
面を完全に覆う。
【００３０】引続き層パターン４′をこの層パターンを
覆っている支持パターン５と共にフォトリソグラフィに
より形成されされるマスクの使用下に例えばＣＦ4及び
ＳＦ6での異方性エッチングにより、それぞれ２つの部
分領域が生じるようにパターニングする。この２つの部
分領域はそれぞれ間隙により互いに分離されている。間
隙の範囲でこれらの部分領域はそれぞれ側面を有し、そ
こではゲルマニウム含有層４2とドープされたシリコン
から成る層４1の表面が露出している。
【００３１】引続きドープされたポリシリコンとＳｉＯ
2に対する選択エッチングによりゲルマニウム含有層４2
の残留部分が除去される。選択エッチングは湿式化学法
により例えばＨＦ、Ｈ2Ｏ2及びＣＨ3ＣＯＯＨを含むエ
ッチング混合物で行われる。溶液の濃度はＨＦが１部、
Ｈ2Ｏ2が２００部、ＣＨ3ＣＯＯＨが３００部の範囲で
あると有利である。このエッチングはドープされたポリ
シリコンに関して１：３０〜１：１０００の選択度を有
している。酸化シリコン及び窒化シリコンに関してはエ
ッチングは１：３０〜１：１０００の選択度を有してい
る。
【００３２】選択エッチングにより腐食作用を受けない
ドープされたシリコンから成る層４1及び支持パターン
５は機械的かつ電気的に互いに接続されている。
【００３３】ドープされたシリコンから成る層４1及び
支持パターン５の表面にコンデンサ誘電体６を備える。
このコンデンサ誘電体６は例えばＳｉＯ2、Ｓｉ3Ｎ4及
びＳｉＯ2から成る三重層から４ｎｍの酸化当量の厚さ
に形成される。
【００３４】その場でドープされたポリシリコン層の析
出により引続き対向電極７を形成する（図５及び図６参
照）。対向電極７は例えば５×１０20ｃｍ-3の範囲のド
ーパント濃度でｎ+ドープされている。
【００３５】図６に示されている断面では基板１内に選
択トランジスタが図示されている。ドープされたシリコ
ンから成る層４1及びそれと接続されている支持パター
ン５はそれぞれメモリコンデンサのメモリノードを形成
する。このメモリノードはその下に配設されている接触
部３を介して選択トランジスタのソース／ドレイン領域
８と接続されている。選択トランジスタの別のソース／
ドレイン領域９は接続端子領域１０を介して隣接する選
択トランジスタの相応するソース／ドレイン領域９と接
続されている。この接続端子領域１０は更に埋込まれた
ビット線接触部１１を介して埋込みビット線１２と接続
されている。埋込みビット線１２及びビット線接触部１
１は絶縁層２により囲まれている。選択トランジスタの
ソース／ドレイン領域８及び９間にはチャネル領域１
３、ゲート誘電体（図示せず）及びワード線１４の作用
をするゲート電極が配設されている。ワード線１４及び
ビット線接触部１１はそれぞれドープされたポリシリコ
ンから形成されている。ビット線１２はドープされたポ
リシリコン、ケイ化タングステン又はタングステンから
形成される。ソース／ドレイン領域８のビット線１２に
面していない側にそれぞれ例えば絶縁材料で満たされた
平面的なトレンチ１５（シャロー・トレンチ絶縁）のよ
うな絶縁パターンが隣接する選択トランジスタ対間に絶
縁のために設けられている。
【００３６】図７には本発明方法により製造されたメモ
リコンデンサを有するダイナミック・メモリセル装置の
配置が示されている。このメモリセル装置内にはワード
線ＷＬ及びビット線ＢＬが互いに直交して延びている。
メモリコンデンサＳＰは長方形にハッチングされて記入
されている。選択トランジスタ対ＡＴの位置はそれぞれ
肉太の破線の輪郭線で記入されている。製造の際２つの
メモリコンデンサが層パターン４′又は２４′からそれ
ぞれ形成される。図７の配置では一点鎖線Ｔとして層パ
ターン４′又は２４′がマスクの分離間隙に記入されて
おり、この分離間隙で層パターン４′又は２４′は、そ
の形がメモリコンデンサＳＰの形に相当する部分領域に
分離される。層パターン４′又は２４′はこの配置では
列内に配設されており、その際隣接する列は互いに隣接
する層パターン４′、２４′の中心点の半分の間隔だけ
ずらされて配置されている。
【００３７】最も高度の実装密度を達成するには、正方
形の断面及び３Ｆ（Ｆとはそのときのテクノロジーで最
小に製造可能のパターン寸法を意味する）の側長を有す
る層パターンを形成すると有利である。隣接する層パタ
ーン４′、２４′の間隔はＦである。その場合ワード線
ＷＬとビット線ＢＬの幅及び間隔もそれぞれＦである。
この場合メモリセルは８Ｆ2の所要面積を有する。ダイ
ナミック・メモリセル装置に必要な２５ｆＦの最小容量
を達成するために１Ｇビット世代に０．１８μｍのパタ
ーン寸法Ｆのようなドープされたシリコンから成る層４
1又は２４1を１２枚必要となる。ドープされたシリコン
から成る層４1又は２４1及びゲルマニウム含有層４2又
は２４2の層厚が２０ｎｍの場合約０．４μｍの層列の
高さが生じる。
【００３８】図８には本発明方法により製造されたメモ
リコンデンサを有するダイナミック・メモリセル装置の
別の配置図が示されている。ワード線ＷＬ、ビット線Ｂ
Ｌ、メモリコンデンサＳＰ、選択トランジスタ対ＡＴの
他に分離間隙Ｔも示されている。この配置では図７に示
されている配置とはメモリコンデンサＳＰ用の部分領域
が分離により形成される層パターン４′、２４′が格子
状に配置されている点で異なっている。その際隣接する
列は互いにずらされて配置されていない。この配置では
隣接する分離間隙Ｔの間隔は図７に示された配置の２倍
である。そのため図７に示された配置は低応力リソグラ
フィが溶解限度で行われる図８に比べて有利である。こ
れは分離マスク内の比較的微細なパターンにより得られ
る。
【００３９】分離マスク内の分離間隙ＴをいわゆるＣＡ
ＲＬレジストの使用下に形成すると有利である。このレ
ジストの場合化学的後処理によりパターン寸法の幅は変
えられるので、分離間隙Ｔはそのときのテクノロジーで
最小に製造可能のパターン寸法Ｆよりも幅が狭くなる。
【図面の簡単な説明】
【図１】本発明による半導体装置のドープされたシリコ
ンから成る層とゲルマニウム含有層が交互する層列を有
する基板の断面図。
【図２】層パターンを有する基板の断面図。
【図３】層パターンの側面を覆う支持パターンを形成後
の基板の断面図。
【図４】層パターン内に開口を形成し、ゲルマニウム含
有層を選択的にエッチング除去した後の基板の断面図。
【図５】コンデンサ誘電体及び対向電極を形成後の基板
の断面図。
【図６】図５をＶＩ−ＶＩ線で切断した基板の断面図。
【図７】層パターンが位置をずらされて配置されている
配置図。
【図８】層パターンが格子状に配置されている配置図。
【符号の説明】
１、２１ 基板 ２、２２ 絶縁層 ３、２３ 接触孔 ４、２４ 層列 ４′２４′層パターン ４1、２４1 ドープされたシリコンから成る層 ４2、２４2 ゲルマニウム含有層 ５、２５ 支持パターン ６、２６ コンデンサ誘電体 ７、２７ 対向電極 ８、９ ソース／ドレイン領域 １０ 接続端子領域 １１ ビット線接触部 １２ ビット線 １３ チャネル領域 １４ ワード線 １５ 絶縁パターン ＷＬ ワード線 ＢＬ ビット線 ＳＰ メモリコンデンサ ＡＴ 選択トランジスタ対 Ｔ 分離間隙
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘルベルト シエーフアー ドイツ連邦共和国 85635 ヘーエンキル ヒエン‐ジーグブルン レルヒエンシユト ラーセ 33 (72)発明者 ラインハルト シユテングル ドイツ連邦共和国 86391 シユタツトベ ルゲン ベルクシユトラーセ ３ (72)発明者 ゲリツト ランゲ ドイツ連邦共和国 81373 ミユンヘン マインドルシユトラーセ １ (72)発明者 フオルカー レーマン ドイツ連邦共和国 80689 ミユンヘン ガイエルシユペルガーシユトラーセ 53 (72)発明者 ヘルマン ウエント ドイツ連邦共和国 85630 グラスブルン アム ワイクセルガルテン 49 (72)発明者 ハンス ライジンガー ドイツ連邦共和国 82031 グリユーンワ ルト アイプゼーシユトラーセ 14

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 それぞれ交互にドープされたシリコンか
    ら成る層（４1）及びゲルマニウム含有層（４2）から成
    る層列（４）を形成し、 側面を有する少なくとも１つの層パターン（４′）が生
    じるようにこの層列（４）をパターニングし、 シリコンの選択エピタキシーにより層パターン（４′）
    の側面を覆う導電性材料から成る支持パターン（５）を
    形成し、 ドープされたシリコンから成る層（４1）とゲルマニウ
    ム含有層（４2）から成る層の表面が露出している少な
    くとも１つの開口を層パターン内に形成し、 ゲルマニウム含有層（４2）をドープされたシリコンか
    ら成る層（４1）及び支持パターン（５）に対して選択
    的に除去し、 ドープされたシリコンから成る層（４1）及び支持パタ
    ーン（５）の露出表面にコンデンサ誘電体（６）を備
    え、 コンデンサ誘電体（６）の表面にゲート電極（７）を形
    成することを特徴とする半導体装置のコンデンサの製造
    方法。
  2. 【請求項２】 ドープされたシリコンから成る層
    （４1）をその場でドープされたポリシリコンの析出に
    より形成し、ゲルマニウム含有層（４2）をゲルマニウ
    ムの析出により形成し、支持パターン（５）をドープさ
    れたシリコンの選択エピタキシーにより形成することを
    特徴とする請求項１記載の方法。
  3. 【請求項３】 選択エピタキシーをＳｉＣｌ2Ｈ2、ＨＣ
    ｌ、Ｈ2及びドーピングガスの使用下に行うことを特徴
    とする請求項１又は２記載の方法。
  4. 【請求項４】 層パターン（４′）内に開口を形成する
    際支持パターン（５）を有する層パターンを間隙により
    間隔をあけられている２つの部分領域に分割することを
    特徴とする請求項１乃至３の１つに記載の方法。
  5. 【請求項５】 ゲルマニウム含有層（４2、２４2）が１
    ０〜１００モル％のゲルマニウム成分と０〜９０モル％
    のシリコン成分を含むことを特徴とする請求項１乃至４
    の１つに記載の方法。
  6. 【請求項６】 基板（１）がその表面に層列（４）が施
    される選択トランジスタ（ＡＴ）、ビット線（ＢＬ）、
    ワード線（ＷＬ）及び絶縁層（２）を有する半導体基板
    から成ることを特徴とする請求項１乃至５の１つに記載
    の方法。
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