JPH0338061A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0338061A
JPH0338061A JP1171827A JP17182789A JPH0338061A JP H0338061 A JPH0338061 A JP H0338061A JP 1171827 A JP1171827 A JP 1171827A JP 17182789 A JP17182789 A JP 17182789A JP H0338061 A JPH0338061 A JP H0338061A
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dendritic
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Hiroshi Goto
寛 後藤
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 電荷蓄積キャパシタとして樹枝状スタックト・キャパシ
タをもつ半導体記憶装置の改良に関し、樹、枝状蓄積電
極の欠落が生し難く、たとい、欠落が起ったとしても、
それが他のメモリ・セルを損傷することがないように、
また、多層膜を貫通する開口を不要とし、従って、位置
合わせ余裕を採る必要がないように、更にまた、電荷蓄
積キャパシタの容量を大きくすることを目的とし、転送
トランジスタに於けるソース領域或いはトレイン領域で
ある電荷蓄積キャパシタ・コンタクト領域に電気接続さ
れるべき樹枝状に展延する複数葉の蓄積電極と、該複数
葉の蓄積電極に於ける側周を電気的且つ機械的に結合す
る導電物質からなるサイド・ウォールと、該複数葉の蓄
積電極及び該サイド・ウォールの表出されている部分に
形成された誘電体膜と、該誘電体膜を介して該複数葉の
蓄積電極及び該サイド・ウォールを覆う対向電極とで構
成された樹枝状スタックド・キャパシ夕を電荷蓄積キャ
パシタとして備えてなるよう構成する。
〔産業上の利用分野〕
本発明は、電荷蓄積キャパシタとして樹枝状スタックト
・キャパシタをもつ半導体記憶装置の改良に関する。
現在、高集積化されたダイナミンク・ランダム・アクセ
ス・メモリ（ｄｙｎａｍｉｃ　　ｒａｎｄｏｍ　　ａｃ
ｃｅｓｓ　　ｍｅｍｏｒｙ：ＤＲＡＭ）に於ける電荷蓄
積キャパシタには、スタックト・キャパシタ形式のもの
、或いは、トレンチ・キャパシタ形式のものを用いるこ
とが多い。
それ等の電荷蓄積キャパシタは、平面的な占有面積が少
ないわりには大きな容量を実現できるので、ＤＲＡＭに
於ける二律背反的な要求である高集積化とＳ／Ｎの向上
を両立させるものとして期待されているが、未だ多くの
改良すべき点を残している。
〔従来の技術〕
前記した電荷蓄積キャパシタのうち、スタックト・キャ
パシタは、トレンチ・キャパシタに比較すると、その作
成が容易であり、再現性も良好である旨の利点がある。
近年、スタックト・キャパシタを構成する電極や誘、電
体膜が樹枝状に展延され、且つ、多層に積層された、所
謂、樹枝状多層スタックト・キャパシタを有するＤＲＡ
Ｍが実用化されている（要すればｒ１９８８　１ＥＤＭ
：Ｉｎｔｅｒｎａｔｉｏｎａｌ　　Ｅｌｅｃｔｒｏｎ　
　Ｄｅｖｉ、ｃｅｓＭｅ　６　ｔ　ｉｎｇ、　　Ｐｐ、
　５９２〜５９５．　Ｊ参照〉。
第１６図乃至第２６図は樹枝状多層スタックト・キャパ
シタを有するＤＲＡＭを製造する場合について解説する
為の工程要所に於ける半導体記憶装置の要部切断側面図
であり、以下、これ等の図を参照しつつ説明する。
第１６図参照 （１６）−１ 例えば、Ｓｉ３Ｎ４膜など耐酸化性マスクを用いた選択
的熱酸化（例えば、１ｏｃａｌ　　。
ｘｉｄａｔｉｏｎ　　ｏｆ　　５ｉｌｉｃｏｎ：ＬＯＣ
Ｏ３）法を適用することに依り、ｐ型シリコン半導体基
板１にＳ　ｉ　Ｏ２からなる厚さ例えば３０００　［人
〕程度のフィールド絶縁１５Ｉ２を形成する。
（１６）　−２ 前記耐酸化性マスクを除去してｐ型シリコン半導体基板
ｌに於ける活性領域を表出させる。
（１６）　−３ 同じく熱酸化法を適用することに依り、ＳｉＯ２からな
る厚さ例えば１５０〔人〕程度のゲート絶縁膜３を形成
する。
（１６）　−４ 化学気相堆積（ｃｈｅｍｉｃａｌ　　ｖａｐ。
ｒ　　ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用するこ
とに依り、厚さ例えば２０００　（人〕程度の多結晶シ
リコン膜を形成する。
（１６）　−５ ソース・ガスをＰＯＣｌ３とする熱拡散（Ｌｈｅｒｍａ
ｌ　　ｄｉｆｆｕｓｉｏｎ）法を適用することに依り、
多結晶シリコン膜にＰをドーピングする。
（１６）　−６ 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエツチング・ガスをＣＣ：Ｉ１４＋Ｏｔと
する反応性イオン・エツチング（ｒｅａｃｔｉｖｅ　　
ｉｏｎ　　ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用すること
に依り、前記多結晶シリコン膜のパターニングを行って
ワード線であるゲート電極４Ｉ、４□などを形式する。
（１６）　−フ イオン注入法を適用することに依り、ゲート電極４１及
び４！をマスクとしてＡｓイオンの打ち込みを行い、ま
た、活性化の為の熱処理を行ってピント線コンタクト領
域であるｎ＋＋ソース領域５及び蓄積電極コンタクト領
域であるｎ＋型トドレイン領域６形式する。尚、この場
合に於けるＡｓイオンのドーズ量は例えばｌＸ１０　ｌ
Ｓ（ｃｍ−”）程度として良い。
第１７図参照 （１７）−１ ＣＶＤ法を適用することに依り、５ｉ０２からなる厚さ
例えば１０００　（人〕程度の層間絶縁膜７を形成する
。尚、この眉間絶縁膜７にはＳｉ３Ｎ、を用いても良い
。
（１７）　−２ 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス及びエツチング・ガスをＣＨＦ３　＋Ｏ２とする
ＲＩＥ法を適用することに依り、眉間絶縁膜７の選択的
エツチングを行ってビット線コンタクト窓７Ａを形成す
る。
第１８図参照 （１Ｂ）−１ ＣＶＤ法を適用することに依り、厚さ例えば５００〔人
〕程度の多結晶シリコン膜を形成する。
（１８）　−２ 前記多結晶シリコン膜を導電性化する為、イオン注入法
を適用することに依り、ドーズ量を１　Ｘ　１０Ｉ６（
ｃａｂ−”）　、加速エネルギを５０〔ＫｅＶ）として
Ａｓイオンの打ち込みを行う。
（１８）　−３ ＣＶＤ法を適用することに依り、厚さ例えば１．０００
（人〕程度のタングステン・シリサイド（ＷＳｉ２）膜
を形成する。
（１８）　−４ 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエツチング・ガスをＣＣ１，＋０２とする
ＲＩＥ法を適用することに、依り、前記多結晶シリコン
膜及びＷＳｉ２膜のパターニングを行ってビット線１２
を形成する。
第１９図参照 （１９）　−１ ＣＶＤ法を適用することに依り、Ｓ　ｉ　３　Ｎ　４か
らなる厚さ例えば１０００　（人〕程度のエツチング保
１１１１３を形成する。
第２０図参照 （２０）　−１ ＣＶＤ法を適用することに依り、Ｓ　ｉ　Ｏ２膜１４及
び多結晶シリコン膜１５を形成する。尚、この場合、両
者とも厚さは約１０００　（人〕程度で良い。
（２０）　−２ 多結晶シリコン膜１５を導電性化する為、イオン注入法
を適用することに依り、ドーズ量を４ＸＩＱＩ５　［ｃ
ｓ−１］、加速エネルギを５０〔ＫｅＶ）としてＡｓイ
オンの打ち込みを行う。
（２０）　−３ ＣＶＤ法を適用することに依り、Ｓ　ｉ　Ｏ２膜１６及
び多結晶シリコン膜１７を形成する。尚、この場合も、
両者の厚さは約１０００　（人）程度で良い。
（２０）　−４ 多結晶シリコン膜１７を導電性化する為、イオン注入法
を適用することに依り、ドーズ量を４　Ｘ　Ｉ　Ｑ１０
（ｅｌｌ−”）　、加速エネルギを５０〔ＫｅＶ）とし
てＡｓイオンの打ち込みを行う。
（２０）　−５ ＣＶＤ法を適用することに依り、Ｓ　ｉ　Ｏ２膜１８を
形成する。尚、５ｔＯ２膜１８の厚さは約１０００　（
人）程度とする。
第２１図参照 （２１）−１ 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス及びＲＩＥ法を適用することに依り、Ｓ　ｉ　０
２膜１８などの選択的エツチングを行って、表面からｎ
＋型ドレイン領域６の表面に達する蓄積電極コンタクト
窓７Ｂを形成する。
この場合、エツチング・ガスは、 ５ｔＯ２に対しＣＨＦ３＋０２ 多結晶シリコンに対しＣＣｌ４＋０２ Ｓｉ３Ｎ４に対しＣＨＦ３＋０２ をそれぞれ用いると良い。
第２２図参照 （２２）　−１ ＣＶＤ法を適用することに依り、多結晶シリコン膜１９
を形成する。この場合も、多結晶シリコン膜の厚さは約
１０００（Ａ）程度で良い。
（２２）　−２ 多結晶シリコン膜１９を導電性化する為、イオン注入法
を適用することに依り、ドーズ量を４　Ｘ　Ｉ　Ｑ　ｌ
５（ｃ＋＋＋−”）　、加速エネルギを５０（ＫｅＶ）
としてＡｓイオンの打ち込みを行う。
第２３図参照 （２３）　−１ 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエツチング・ガスをＣＣｌ４＋０２　（多
結晶シリコンに対して）やＣＨＦ　３　＋０２　　（Ｓ
　ｉｏｚに対して）とするＲＩＥ法を適用することに依
り、多結晶シリコン膜１９．５ｉ０２膜１８、多結晶シ
リコン膜１７、Ｓ　ｉ　０２膜１６、多結晶シリコン膜
１５のパターニングを行って蓄積電極パターンを形成す
る。
第２４図参照 （２４）　−１ フッ酸、例えば、ＨＦ：Ｈ，０＝ｌ　：　１０をエッチ
ャントとする浸漬法を適用することに依１す、５ｉ０２
膜１８，１６．１４を除去する。
図から明らかなように、この工程を経ると多結晶シリコ
ンからなる樹脂状多層蓄積電極が完成される。
第２５図参照 （２５）、−１ 熱酸化法を適用することに依り、多結晶シリコン膜１９
．１７．１５の各表面にＳｉＯ２からなる厚さ例えば１
００〔人）程度の誘電体膜２０を形成する。
この工程は、前記手段に代えて、ＣＶＤ法を適用するこ
とに依り、厚さ例えば１００（人〕程度のＳｉ３Ｎ、か
らなる誘電体膜を形成するようにしても良い。
第２６図参照 （２６）　−１ ＣＶＤ法を適用することに依り、多結晶シリコンからな
る厚さ例えば１０００　（人）程度の対向電極（セル・
プレート）２１を形成する。
（２６）　−２ ソース・ガスをＰＯＣｌ３とする熱拡散法を適用するこ
とに依り、対向電極２１にＰをドーピングする。
（２６）　−３ エツチング・ガスをＣＣｌ４＋０２とするＲＩＥ法を適
用することに依り、対向電極２１のパターニングを行う
。
（２６）　−４ 図示されていないが、この後、パンシベーション膜、ボ
ンディング・パッド、ワード線を低抵抗化する為の裏打
ち配線、その他の配線などを形成して完成する。
このようにして製造された半導体記憶装置は、樹枝状多
層スタックト・キャパシタからなる大容量の電荷蓄積キ
ャパシタを有していることから、微細化した場合にも充
分に大きな情ｉ信号が得られ、そのＳ／Ｎは良好であり
、そして、α線など放射せん対する耐性も大きい。
〔発明が解決しようとする課題〕
前記説明した電荷蓄積キャパシタの構成、即ち、樹枝状
多層スタックト・キャパシタを採用して、例えば、６４
Ｍビット／チソプ程度のＤＲＡＭを製造しようとすると
、メモリ・セルは大変微細なものとなるので、多くの困
難に遭遇する０例えば、（１）　　電荷蓄積キャパシタ
の樹枝状蓄積電極である多ユ結晶シリゴン膜１９．１７
．１５が、製造プロセス中に、キャパシタの中心に在る
支持体でもある多結晶シリコン１１１９から欠落し易い
ので、そのメモリ・セルが不良になるばかりでなく、多
くの場合、その欠落した樹枝状蓄積電極がゴミとなって
他のメモリ・セルも損傷する。
（２）　　前記支持体（多結晶シリコン膜１９の一部）
を作成する際、多層膜を貫通する開口、即ち、蓄積電極
コンタクト窓７Ｂを形成しているが、その際、多層膜を
通して位置合わせする必要があり、その作業は甚だ困難
であって、位置合わせ余裕を大きくとらなければならな
い。
（３）　　電荷蓄積キャパシタの平面的な占有面積から
すると、蓄積電極の表面積はそれほど大きくなってはい
ない。その理由は、微細化すればするほど、支持体が相
対的に太いものとなり、樹技状蓄積電極に依る容量の増
大率が低下する。
などの問題がある。
本発明は、樹枝状蓄積電極の欠落が生じ難く、たとい、
欠落が起ったとしても、それが他のメモリ・セルを損傷
することがないように、また、多層膜を貫通する開口を
不要とし、従って、位置合わせ余裕を採る必要がないよ
うに、更にまた、電荷蓄積キャパシタの容量を大きくす
ることを可能にしようとする。
〔課題を解決するための手段〕
本発明に依る半導体記憶装置に於いては、転送トランジ
スタに於けるソース領域（例えばｎ＋＋ソース領域５）
或いはドレイン領域（例えばｎ＋型トドレイン領域６１
或は６．など）である電荷Ｍ積キャパシタ・コンタクト
領域に電気接続されるべき樹枝状に展延する複数葉の８
８１’；１．極（例えば多結晶シリコン膜１５５．１５
ｇ　、１５ｓなど）と、該複数葉の蓄積電極に於ける側
周を電気的且つ機械的に結合する導電物質からなるサイ
ド・ウォール（例えばサイド・ウォール２２）と、該複
数葉の蓄積電極及び該サイド・ウォールの表出されてい
る部分に形成された誘電体膜（例えば誘電体膜２４）と
、該誘電体膜を介して該複数葉の蓄積電極並びに該サイ
ド・ウォールを覆う対向電極（例えば対向電極２４）と
で構成された樹枝状スタックト・キャパシタを電荷蓄積
キャパシタとして備えている。
〔作用〕
前記手段を採ることに依り、樹枝状蓄積電極の欠落を少
なくなり、欠落が生したとしても、そのフレークはサイ
ド・ウォールに阻止され、当該電荷蓄積キャパシタの外
へ散逸することが殆どなくなるから、他の電荷蓄積キャ
パシタに損傷を与える虞は少ない。また、電荷蓄積キャ
パシタ・コンタクト窓を形成する際、多層膜を貫通させ
ないで済むから、位置合わせは容易であり、従って、余
裕を大きく採る必要はない。更にまた、サイド・ウォー
ルが蓄積電極の役割も果たすので、容量は二側程度も増
加する。
〔実施例〕
第１図乃至第６図は本発明一実施例を製造する場合につ
いて解説する為の工程要所に於ける半導体記憶装置を表
し、（Ａ）は要部平面図、また、（Ｂ）は要部切断側面
図であり、以下、これ等の図を参照しつつ説明する。尚
、この工程及び後に説明する他の工程を経て製造される
実施例は全てｎチャネル型トランジスタを用いたもので
あるがｐチャネル型トランジスタを用いた場合も同様で
ある。また、第１６図乃至第２６図に於いて用いた記号
と同記号は同部分を示すか或いは同じ意味を持つものと
する。
第１図（Ａ）及び（Ｂ）参照 （１）−１ 通常の技法を適用することに依り、ｐ型シリコン半導体
基板ｌにフィールドｍ縁膜２、ゲート絶縁膜３、多結晶
シリコンからなるゲート電極（ワード線）４＋及び４１
、ｎ＋＋ソース領域５、ｎ＋型トドレイン領域６１び６
□を形成する。
１１）−２ ＣＶＤ法を適用することに依り、Ｓ　ｉ　０２からなる
厚さ例えば３０００　（人〕程度の層間絶縁膜７．５ｔ
３Ｎ４からなる厚さ例えば５００〔１人〕程度のエツチ
ング保護膜１３、スペーサ膜である厚さ例えば２０００
　（人〕程度の５ｔＯ２膜１４を形成する。尚、層間絶
縁膜７にはＳ　ｉ　３　Ｎ　４を用いても良い。
＋１）−３ 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス及びエツチング・ガスをＣＨＦ１　＋Ｑｔとする
ＲＩＥ法を適用することに依り、Ｓ　ｉ　Ｏｚ　ｌＩＩ
　１４、エツチング保護膜１３、層間絶縁膜７、ゲート
絶縁膜３などの選択的エツチングを行ってドレイン領域
６１及び６．上に蓄積電極コンタクト窓を形成する。
（１）−４ ＣＶＤ法を適用する。：とに依り１、 厚さ１　（１’００　（人〕の多結術シリコン膜１５８
、厚さ２０００　　（人〕のＳ　ｉ　０２膜１６＋　、
厚さ１０００　（人〕の多結晶シリコン膜１５ｚ、厚さ
２０００　（人〕のＳ　ｉ　Ｏ２膜１６□、厚さ１００
０　（人〕の多結晶シリコン膜１５ｓ、厚さ２０００　
（人〕の５ｉ０２膜１６゜を順に形成する。
第２図（Ａ）及び（Ｂ）参照 （２）−１ エツチング・ガスをＣＦ、系とするＲＩＥ法を適用する
ことに依り、Ｓ　ｉ　Ｏ２膜１６３、多結晶シリコンｌ
１１５ｚ　、５ｉＯｚ膜１６□、多結晶シリコン膜１５
　ｔ　、Ｓ　ｔ　Ｏ２膜１６Ｉ、多結晶シリコン膜ｔ５
＋を異方性エツチングすることでバターニングを行って
蓄積電極パターンを形成する。
第３図（Ａ）及び（Ｂ）参照 ＋３）−１ ＣＶＤ法を適用することに依り、全面に厚さ例えば２０
００　（人〕程度の多結晶シリコン膜を形成する。
（３ｉ２ エツチング・ガスをＣＣＮＪ系とするＲＩＥ法を適用す
ることに依り、工程（３）−１で形成した多結晶シリコ
ン膜の異方性エツチングを行う。
：この工程を経ることに依り、前記蓄積電極パターンの
多層膜側周には、多結晶シリコンからなるサイド・ウォ
ール２２が形成される。
このサイド・ウォール２２は、多結晶シリコン膜１５１
．１５１．１５３を共通に支持すると共に導電接続する
役割を果している。
第４図（Ａ）及び（Ｂ）参照 （４）−１ 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセスを適用することに依り、サイド・ウォール２２の
大部分を覆うフォト・レジスト膜２３を形成する。
（４）−２ エツチング・ガスをＣＦ、系とするＲＩＥ法を適用する
ことに依り、サイド・ウォール２２の露出されている部
分を等方性エンチングして除去する。
第５図（Ａ）及び（Ｂ）参照 （５）−１ フォト・レジスト膜２３を除去してから、フン酸をエソ
チャントとする浸漬法を適用することに依って５ｉ０２
膜１４を除去する。この場合、Ｓ　ｉ　３　Ｎ　４から
なるエツチング保護膜１３がエツチング・ストッパにな
ることは云うまでもなく、また、このエツチングと同時
に、ＳｉＯ２膜Ｉ　Ｅｚ　、　　１６ｔ　、　　１６ｓ
も除去されてしまう。
第６図（Ａ）及び（Ｂ）参照 ＋６１−１ 熱酸化法を適用することに依り、多結晶シリコン膜１５
．．ｔ５ｇ、１５３及び多結晶シリコンからなるサイド
・ウォール２２それぞれの表出されていた部分にＳ　ｉ
　Ｏ２からなる誘電体膜２４を形成する。
６ｉ２ ＣＶＤ法を適用することに依り、多結晶シリコンからな
る厚さ例えば５０００　（人〕程度の対向電極（セル・
プレート）２５を形成する。
＋６＞−３ 通常のフォト・リソグラフィ技術に於けるレジ：スト・
プロセス並びにエツチング・ガスをＣＣ４！３＋０２と
するＲＩＥ法を適用することに依り、対向電極２５のパ
ターニングを行う。
（６１４ ＣＶＤ法を適用することに依り、厚さ例えば１　（７４
ｍ）程度の燐珪酸ガラス（ｐｈｏｓｐｈｏｓｉｌｉｃａ
ｔｅ　　ｇｌａｓｓ：ＰＳＧ）からなる眉間絶縁膜２６
を形成する。
（６）−５ 通常のフォト・リングラフィ技術を適用することに依り
、眉間絶縁膜２６、エツチング保護膜１３、層間絶縁膜
７、ゲート絶縁膜３を選択的にエツチングしてビット線
コンタクト窓を形成する。
＋６）−６ 真空蒸着法及び通常のフォト・リソグラフィ技術を適用
することに依り、例えばＡＩ！からなるビット線２７を
形成する。
この後、通常の技法を適用することに依り、ワード線を
低抵抗化する為の裏打ち配線、その他の配線、ボンディ
ング・パッド、パッシベーション膜などを形成して完成
する。
前記のようにして製造された半導体記憶装置に於いて、
蓄積電極として作用する多結晶シリコン膜１５１．１５
！、１５ｍは、その周囲の大部分が導電性の支持体であ
る多結晶シリコンからなるサイド・ウォール２２で支え
らでいるから、蓄積電極の剛性は向上し、従来のように
、中心に太い支持体を設ける必要はない。
前記実施例では、サイド・ウォール２２は一側面でのみ
除去しであるが、必要あれば、更に別の側面のものを除
去することができる０例えば、対向電極２５をエツチン
グ保ｉ１１！１３、多結晶シリコン膜１５ｔ、１５１．
１５３などの間に埋め込み難い場合には、相対向する側
面にあるサイド・ウォール２２を除去することは有効で
あり、そのようにしても、・蓄積電極の剛性低下は実質
的に問題ない程度に抑えられる。また、ビット線コンタ
クト部分側のサイド・ウォールを除去す゛ることに依り
、ピント線コンタクト窓を形成する際の位置合わせ余裕
、及び、エツチング・マージンが大きくなる。
また、前記実施例では、蓄積電極が三葉のものについて
説明したが、二葉、或いは、四葉以上のものについても
同様に実施することができる。
第７図乃至第９図は本発明に於ける他の実施例を製造す
る場合について解説する為の工程要所に６於ける半導体
記憶装置を表し、（Ａ）は要部平面図、そして、（Ｂ）
は要部切断側面図であり、以下、これ等の図を参照しつ
つ説明する。尚、第１図乃至第６図に於いて用いた記号
と同記号は同部分を示すか或いは同じ意味を持つものと
する。また、サイド・ウォール２２を形成するまでは、
第１図乃至第３図について説明した工程と全く同じであ
るから、ここでは、その次の段階から説明する。
第７図（Ａ）及び（Ｂ）参照 （７１−１ 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス及びエツチング・ガスを例えばＣＣｌ１４系とす
るＲＩＥ法を適用することに依り、蓄積電極パターンの
中央に表面から５ｉＯｚＨ莫１６．の表面に達する開口
２８を形成する・。
第８図（Ａ）及び（Ｂ）参照 １８）−１ 開口２８を形成した際に用いたフォト・レジスト膜を除
去してから、フン酸をエンチャントとする浸漬法を適用
することに依って５ｉ０２膜１４、Ｓ　１０２ＷＡｌ　
６＋　、　１６ｚ　、１　ｆｉｌを除去する。尚、フン
酸は開口２８を介して浸透することは勿論である。
第９図参照 （９１−１ 熱酸化法を適用することに依り、多結晶シリコン１！１
ｓｔ、１５１．１５３及び多結晶シリコンからなるサイ
ド・ウォール２２それぞれの表出されている部分にＳｉ
Ｏ２からなる誘電体膜２４を形成する。
（９）−２ 、ＣＶ　Ｄ法を適用することに依り、多結晶シリコンか
らなる厚さ例えば５０００　（人〕程度の対向電極（セ
ル・プレート）２５を形成する。
（９）−３ 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエツチング・ガスをＣＣｌ４＋０２とする
ＲＩＥ法を適用することに依り、対向電極２５のバター
ニングを行う。
（９）−４ ＣＶＤ法を適用することに依り、厚さ例えば１　　（μ
ｍ）程度の燐珪酸ガラス（ｐ　ｈ　ｏ　ｓ　ｐ　ｈｏｓ
ｉｌｉｃａｔｅ　　ｇｌａｓｓ：ＰＳＧ）からなる眉間
絶縁Ｍ２６を形成する。
（９１−５ 通常のフォト・リソグラフィ技術を適用することに依り
、眉間絶縁膜２６、エツチング保護膜１３、層間絶縁＃
７、ゲート絶縁膜３を選択的にエツチングしてビット線
コンタクト窓を形成する。
＋９）−６ 真空蒸着法及び通常のフォト・リソグラフィ技術を適用
することに依り、例えばＡｌからなるビットｗＡ２７を
形成する。
この後、通常の技法を適用することに依り、ワード線を
低抵抗化する為の裏打ち配線、その他の配線、ボンディ
ング・パッド、パッシベーション膜などを形成して完成
する。
前記のようにして製造された半導体記憶装置に於いて、
蓄積電極として作用する多結晶シリコンＩＰＪ１５ｔ　
、１５ｇ、１５ｓは、その全周が導電性の支持体である
多結晶シリコンからなるサイド・ウォール２２で支えら
でいるから、第１図乃至第６図について説明した工程に
依って得られた半導体記憶装置よりも、蓄積電極の剛性
が更に向上する。
第１０図乃至第１５図は本発明に於ける更に他の実施例
を製造する場合について解説する為の工程要所に於ける
半導体記憶装置を表し、（Ａ）は要部平面図、そして、
（Ｂ）は要部切断側面図であり、以下、これ等の図を参
照しつつ説明する。
尚、第１図乃至第９図に於いて用いた記号と同記号は同
部分を示すか或いは同し意味を持つものとする。
第１０図（Ａ＞及び（Ｂ）参照 αト１ 通常の技法を適用することに依り、ｐ型シリコン半導体
基板ｌにフィールド絶縁膜２、ゲート絶縁膜３、多結晶
シリコンからなるゲート電極（ワード線）４１及び４８
、ｎ＋型ソース領域５、ｎ４Ｐ型ドレイン領域６．及び
６！を形成する。
Ｑｌ−２ ＣＶＤ法を適用することに依り、Ｓ　ｉ　Ｏ２からなる
厚さ例えば３０００　（人〕程度の層間絶縁Ｈ７、Ｓ　
ｉ　３　Ｎ　４らかなる厚さ例えばＳＯＯ〔人〕程度の
エンチング保護膜１３を順に形成する。尚、層間絶縁膜
７にはＳ　ｉ　３　Ｎ　４を用いて良い。
０ω−３ スパッタリング法を適用することに依り、スペーサ膜で
ある厚さ例えば２０００　（人〕程度のカーボン（Ｃ）
膜２９１を形成する。
０ト４ 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス及びエツチング・ガスを例えばＣＦ、系とするＲ
ＩＥ法を適用することに依り、カーボンＪＩ１２９．．
、エツチング保ｊｌ膜１３、層間絶縁膜７、ゲート絶縁
膜３などの選択的エツチングを行ってソース領域５上に
ビット線コンタクト窓を、また、ドレイン領域６１並び
に６２上に蓄積電極コンタクト窓をそれぞれ形成する。
０ト５ ＣＶＤ法（多結晶シリコン膜を形成する場合とＳ　ｉ　
Ｏ２ｌｌｆｆを形成する場合）並びにスパッタリング法
　（カーボン膜を形成する場合）を適用することに依り
、 厚さ１０００　（人〕の多結晶シリコン膜１５８、厚さ
２０００　　（人〕のカーボン膜２９８、厚さ１０００
　（人）の多結晶シリコンｗｊ！１５□、厚、さ２００
０（Ａ）のカーボン膜２９３、厚さ１０００　（人〕の
多結晶シリコン膜１５コ、厚さ２０００　（人〕のＳ　
ｉ　Ｏ２膜３０を順に形成する。
第１１図（Ａ）及び（Ｂ）参照 Ｑｌ）−１ エツチング・ガスを例えばＣＦ、　十Ｑ２とするＲＩＥ
法を適用することに依り、Ｓ　ｉ　０２膜３０、多結晶
シリコン膜１５１、カーボン膜２９３、多結晶シリコン
膜１５□、カーボン膜２９ｔｓ多結晶シリコンＭｔ　ｓ
、を異方性エツチングすることでパターニングを行って
ピッｌコンタクト部分パターン及び蓄積電極パターンを
形成する。
第１２図（Ａ）及び（Ｂ）参照 ０乃−１ ＣＶＤ法を適用することに依り、全面に厚さ例えば２０
００　Ｃ人〕程度の多結晶シリコン膜を形成する。
＋１２１−２ エツチング・ガスを例えばＣＣｌ４系とするＲＩＥ法を
適用することに依り、工程（２）−１で形成した多結晶
シリコン膜の異方性エツチングを行う。
この工程を経ることに依り、前記ビット線コンタクト部
分パターン及び蓄積電極パターンの多層膜側周には、多
結晶シリコンからなるサイド・ウォール２２が形成され
る。
このサイド・ウォール２２は、多結晶シリコン膜１５１
．１５□、１５．そしてカーボン膜２９ｚ、２９３を共
通に支持すると共に導電接続する役割を果している。
第１３図（Ａ）及び（Ｂ）参照 αト１ 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセスを通用することに依り、サイド・ウォール２２の
大部分を覆うフォト・レジスト膜２３を形成する。
α１−２ エツチング・ガスをＣＦ４とするＲＩＥ法を通用するこ
とに依り、サイド・ウォール２２の露出されている部分
を等方性エツチングして除去する。
第１４図（Ａ）及び（Ｂ）参照 ａ←１ フォト・レジスト膜２３を除去してから、フン酸をエッ
チャントとする浸漬法を通用することに依ってＳ　ｉ０
２膜３０を除去する。
０ω−２ 酸素プラズマ中でカーボン膜２９．，２９□。
２９３を燃焼させて除去する。この除去は、前記したよ
うに、スペーサとして５ｉ０２を用いた場合に比較する
と遥かに良好に行われる。尚、この際、ビットｎ３フ５
５１部分に於いては、周囲がサイド・ウォール２０で完
全に覆われているので、カーボン膜２９．，２９□、２
９゜はそのまま残留する。
第１５図（Ａ）及び（Ｂ）参照 ９−１ 熱酸化法を通用することに依り、多結晶シリコン膜１５
．，１５１．１５３並びに多結晶シリコンからなるサイ
ド・ウォール２２それぞれの表出された部分にＳ　ｉ０
２からなる誘電体膜２４を形成する。
９−２ ＣＶＤ法を適用することに依り、多結晶シリコンからな
る厚さ例えば５０００　（人〕程度の対向電極（セル・
プレート）２５を形成する。
（１５１−３ 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセス並びにエツチング・ガスをＣｃｘ３＋ｏ２とする
ＲＩＥ法を通用することに依り、対向電極２５のパター
ニングを行う。
９−４ ＣＶＤ法を適用することに依り、厚さ例えば１　　（μ
ｍ）程度の燐珪酸ガラス（ｐｈｏｓｐｈ＞５ｉｌｉｃａ
ｔｅ　　ｇ！ａｓｓ：ＰＳＧ）からなる眉間絶縁膜２６
を形成する。
（１’１９−５ 通常のフォト・リソグラフィ技術を通用することに依り
、眉間絶縁膜２６、ビット線コンタクト部分の多結晶シ
リコン膜１５．上に形成されている誘電体膜２４を選択
的にエツチングしてビット線コンタクト窓を形成する。
尚、ビット線コンタクト窓の下にはビット線コンタクト
部分が存在しているので、他の実施例のものと比較する
と、ビット線コンタクト窓のアスペクト比は小さくなる
ことから、ビット線の切断事故などを防止することがで
き、また、ビット線コンタクト部分には、カーボン膜が
存在しているので、ビット線のコンタクト抵抗は低減さ
れる。
（１５１−６ 真空蒸着法及び通常のフォト・リングラフィ技術を適用
することに依り、例えばＡＡ’からなるビｙ）線２７を
形成する。
この後、通常の技法を適用することに依り、ワード線を
低抵抗化する為の裏打ち配線、その他の配線、ポンディ
ング・パッド、パッシベーション膜などを形成して完成
する。
〔発明の効果〕
本発明に依る半導体記憶装置に於いては、樹枝状に展延
する複数葉の蓄積電極と、複数葉の蓄積電極に於ける側
周を電気的且つ機械的に結合する導電物質からなるサイ
ド・ウォールと、蓄積電極及びサイド・ウォールに形成
された誘電体膜と、対向電極とで構成された樹枝状スタ
ックト・キャパシタを備えている。
前記構成を採ることに依り、樹枝状蓄積電極の欠落を少
なくなり、欠落が生じたとしても、そのフレークはサイ
ド・ウォールに阻止され、当該電荷蓄積キャパシタの外
へ散逸することが殆どなくなるから、他の！荷蓄積キャ
パシタに損傷を与える虞は少ない。また、電荷蓄積キャ
パシタ・コンタクト窓を形成する際、多層膜を貫通させ
ないで済むから、位置合わせは容易であり、従って、余
裕を二大きく採る必要はない、更にまた、サイド・ウォ
ールが蓄積電極の役割も果たすので、容量は二側程度も
増加する。
【図面の簡単な説明】
第１図乃至第６図は本発明一実施例を製造する場合につ
いて解説する為の工程要所に於ける半導体記憶装置を表
し、（Ａ）は要部平面図、また、（Ｂ）は要部切断側面
図、第７図乃至第９図は本発明に於ける他の実施例を製
造する場合について解説する為の工程要所に於ける半導
体記憶装置を表し、（Ａ）は要部平面図、また、（Ｂ）
は要部切断側面図、第１Ｏ図乃至第１５図は本発明に於
ける更に他の実施例を製造する場合について解説する為
の工程要所に於ける半導体記憶装置を表し、（Ａ）は要
部平面図、また、（Ｂ）は要部切断側面図、第１６図乃
至第２６図は樹枝状多層スタソクト・キャパシタを有す
るＤＲＡＭを製造する場合について解説する為の工程要
所に於ける半導体記憶装置の要部切ＦＪｆｒ側面図であ
る。 図に於いて、１はｐ型シリコン半導体基板、２はフィー
ルド絶縁膜、３はゲート絶縁膜、４１及び４□は多結晶
シリコンからなるゲート電極（ワード５ｊｉ）、５はｎ
＋＋ソース領域、６１及び６□はｎ＋型トドレイン領域
７は眉間絶縁膜、１３はエツチング保護膜、１４は５ｉ
０２膜、１５１゜１５ｇ、１５＊は蓄積電極である多結
晶シリコン膜、１６．．１６．．１６．はＳ　ｉ　Ｏ２
膜、２２はサイド・ウォール、２３はフォト・レジスト
膜、２４は誘電体膜、２５は対向電極、２６は眉間絶縁
膜、２７はピント線をそれぞれ示している。

Claims (1)

  1. 【特許請求の範囲】 転送トランジスタに於けるソース領域或いはドレイン領
    域である電荷蓄積キャパシタ・コンタクト領域に電気接
    続されるべき樹枝状に展延する複数葉の蓄積電極と、 該複数葉の蓄積電極に於ける側周を電気的且つ機械的に
    結合する導電物質からなるサイド・ウォールと、 該複数葉の蓄積電極及び該サイド・ウォールの表出され
    ている部分に形成された誘電体膜と、該誘電体膜を介し
    て該複数葉の蓄積電極及び該サイド・ウォールを覆う対
    向電極と で構成された樹枝状スタックト・キャパシタを電荷蓄積
    キャパシタとして備えてなる半導体記憶装置。
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