JPH1041506A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH1041506A JPH1041506A JP8196190A JP19619096A JPH1041506A JP H1041506 A JPH1041506 A JP H1041506A JP 8196190 A JP8196190 A JP 8196190A JP 19619096 A JP19619096 A JP 19619096A JP H1041506 A JPH1041506 A JP H1041506A
- Authority
- JP
- Japan
- Prior art keywords
- silicon dioxide
- dioxide film
- gate
- silicon
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01332—Making the insulator
- H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
- H10D64/01338—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid with a treatment, e.g. annealing, after the formation of the conductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01332—Making the insulator
- H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
- H10D64/683—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being parallel to the channel plane
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）において、ゲート二酸化シリコン膜のゲート長方向
の端部において局所的に生じる劣化が原因である、信頼
性の低下を抑制し、同時にＭＯＳＦＥＴの性能低下をも
抑制する。 【解決手段】 シリコン基板１１上に、ゲート二酸化シ
リコン膜１２とゲート電極１３がパターニングされてお
り、該膜１２のゲート長方向の端部のみに、シリコンと
の結合エネルギーが水素に比べ大なる前記二酸化シリコ
ン膜構成元素以外の元素、例えば窒素を含有する領域１
４を形成する。
Ｔ）において、ゲート二酸化シリコン膜のゲート長方向
の端部において局所的に生じる劣化が原因である、信頼
性の低下を抑制し、同時にＭＯＳＦＥＴの性能低下をも
抑制する。 【解決手段】 シリコン基板１１上に、ゲート二酸化シ
リコン膜１２とゲート電極１３がパターニングされてお
り、該膜１２のゲート長方向の端部のみに、シリコンと
の結合エネルギーが水素に比べ大なる前記二酸化シリコ
ン膜構成元素以外の元素、例えば窒素を含有する領域１
４を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に高信頼性を有するＭＯＳ型電界
効果トランジスタ（以下、ＭＯＳＦＥＴと呼ぶ）、及び
その製造方法に関する。
の製造方法に関し、特に高信頼性を有するＭＯＳ型電界
効果トランジスタ（以下、ＭＯＳＦＥＴと呼ぶ）、及び
その製造方法に関する。
【０００２】
【従来の技術】従来、半導体装置の微細化、高性能化を
実現するために、種々の半導体装置の製造方法が提案さ
れている。
実現するために、種々の半導体装置の製造方法が提案さ
れている。
【０００３】図３は従来のＭＯＳＦＥＴの構造を模式的
に示す断面図である。この様なＭＯＳＦＥＴの製造に
は、図４に示すような工程による。即ち、まずはじめ
に、シリコン基板３１に対してよく知られた局所酸化
（ＬＯＣＯＳ）法等により素子分離構造（図では省略）
を形成した後に、図４（ａ）に示すように、二酸化シリ
コン膜３２を形成する。更にその上にポリシリコン３３
を堆積し（図４（ｂ））、その後、フォトリソグラフィ
ー及びエッチング工程により、図４（ｃ）の様にポリシ
リコン３３及び二酸化シリコン膜３２をパターニング
し、ゲートポリシリコン３５、ゲート二酸化シリコン膜
３４を形成する。次いで、シリコン酸化物系絶縁膜を用
いてサイドウォールスペーサ３７を図４（ｄ）の様に形
成し、ｎチャネルＭＯＳＦＥＴを作製する際には、リ
ン、砒素等の不純物イオンを、ｐチャネルＭＯＳＦＥＴ
を作製する際には、ボロン、二フッ化ボロン（ＢＦ2）
等の不純物イオンを注入し、ゲートポリシリコン３５の
ドーピングと同時にソース・ドレイン領域３８を図４
（ｅ）の様に形成する。その後は、通常の配線工程等を
施すことによりＭＯＳＦＥＴを製造する。
に示す断面図である。この様なＭＯＳＦＥＴの製造に
は、図４に示すような工程による。即ち、まずはじめ
に、シリコン基板３１に対してよく知られた局所酸化
（ＬＯＣＯＳ）法等により素子分離構造（図では省略）
を形成した後に、図４（ａ）に示すように、二酸化シリ
コン膜３２を形成する。更にその上にポリシリコン３３
を堆積し（図４（ｂ））、その後、フォトリソグラフィ
ー及びエッチング工程により、図４（ｃ）の様にポリシ
リコン３３及び二酸化シリコン膜３２をパターニング
し、ゲートポリシリコン３５、ゲート二酸化シリコン膜
３４を形成する。次いで、シリコン酸化物系絶縁膜を用
いてサイドウォールスペーサ３７を図４（ｄ）の様に形
成し、ｎチャネルＭＯＳＦＥＴを作製する際には、リ
ン、砒素等の不純物イオンを、ｐチャネルＭＯＳＦＥＴ
を作製する際には、ボロン、二フッ化ボロン（ＢＦ2）
等の不純物イオンを注入し、ゲートポリシリコン３５の
ドーピングと同時にソース・ドレイン領域３８を図４
（ｅ）の様に形成する。その後は、通常の配線工程等を
施すことによりＭＯＳＦＥＴを製造する。
【０００４】
【発明が解決しようとする課題】図３に示すような従来
のＭＯＳＦＥＴにおいては、ゲート二酸化シリコン膜３
４のゲート長方向の端部４１の領域に、二酸化シリコン
中のシリコン−酸素結合が切断されて生じたシリコンの
未結合手（以下、初期欠陥と呼ぶ）が多量に含有される
場合、ＭＯＳＦＥＴの信頼性確保が困難であるという問
題が生じる。
のＭＯＳＦＥＴにおいては、ゲート二酸化シリコン膜３
４のゲート長方向の端部４１の領域に、二酸化シリコン
中のシリコン−酸素結合が切断されて生じたシリコンの
未結合手（以下、初期欠陥と呼ぶ）が多量に含有される
場合、ＭＯＳＦＥＴの信頼性確保が困難であるという問
題が生じる。
【０００５】その理由は、図４（ｂ）におけるポリシリ
コン３３と二酸化シリコン膜３２をパターニングし、ゲ
ートポリシリコン３５、ゲート二酸化シリコン膜３４を
形成する際には、主としてプラズマ励起エッチング法が
用いられるのが一般的であるが、このエッチング工程時
におけるポリシリコン３３のエッチングの進行に伴い、
二酸化シリコン膜３２がプラズマ中に露出するようにな
り、プラズマ中のイオン種等が二酸化シリコン膜３２に
物理的に損傷を与え、二酸化シリコン膜３２中のシリコ
ン−酸素結合が切断される。このようなプラズマ損傷に
起因したゲート二酸化シリコン膜３４の初期欠陥は、プ
ラズマ中に露出されるゲート長方向の端部４１の領域に
局所的に発生している。該初期欠陥が多く含有された状
態でＭＯＳＦＥＴから構成される集積回路の製造を継続
すると、後の水素中での熱処理やシリコン酸化物系絶縁
膜等の化学気相堆積等の工程により、該初期欠陥に水素
が結合した、シリコン−水素結合（以下、水素関連欠陥
と呼ぶ）が多量に発生する。この様な水素関連欠陥を多
量に含むＭＯＳＦＥＴに対して、昇温した状態でゲート
電極にバイアスを印加する、バイアス・テンパラチャー
・ストレス（以下、ＢＴストレスと呼ぶ）を印加する
と、以下のような現象が生じることが、例えば、１９９
５年１２月、アイ・イー・イー・イー インターナショ
ナル エレクトロン デバイス ミーティング１９９
５、テクニカル・ダイジェスト(IEEE International El
ectron Devices Meeting 1995 Technical Digest) ８７
１〜８７４頁に報告されている。
コン３３と二酸化シリコン膜３２をパターニングし、ゲ
ートポリシリコン３５、ゲート二酸化シリコン膜３４を
形成する際には、主としてプラズマ励起エッチング法が
用いられるのが一般的であるが、このエッチング工程時
におけるポリシリコン３３のエッチングの進行に伴い、
二酸化シリコン膜３２がプラズマ中に露出するようにな
り、プラズマ中のイオン種等が二酸化シリコン膜３２に
物理的に損傷を与え、二酸化シリコン膜３２中のシリコ
ン−酸素結合が切断される。このようなプラズマ損傷に
起因したゲート二酸化シリコン膜３４の初期欠陥は、プ
ラズマ中に露出されるゲート長方向の端部４１の領域に
局所的に発生している。該初期欠陥が多く含有された状
態でＭＯＳＦＥＴから構成される集積回路の製造を継続
すると、後の水素中での熱処理やシリコン酸化物系絶縁
膜等の化学気相堆積等の工程により、該初期欠陥に水素
が結合した、シリコン−水素結合（以下、水素関連欠陥
と呼ぶ）が多量に発生する。この様な水素関連欠陥を多
量に含むＭＯＳＦＥＴに対して、昇温した状態でゲート
電極にバイアスを印加する、バイアス・テンパラチャー
・ストレス（以下、ＢＴストレスと呼ぶ）を印加する
と、以下のような現象が生じることが、例えば、１９９
５年１２月、アイ・イー・イー・イー インターナショ
ナル エレクトロン デバイス ミーティング１９９
５、テクニカル・ダイジェスト(IEEE International El
ectron Devices Meeting 1995 Technical Digest) ８７
１〜８７４頁に報告されている。
【０００６】即ち、ゲート二酸化シリコン膜中に多量の
水素関連欠陥を含有するＭＯＳＦＥＴにＢＴストレスを
印加すると、水素関連欠陥と正孔とが電気化学的に反応
を起こし、電気的に活性な界面準位またはゲート二酸化
シリコン膜中の固定電荷が発生し（この反応を以下、劣
化反応と呼ぶ）、ＭＯＳＦＥＴの特性、主に閾値電圧が
変動する。この特性変動の原因である水素関連欠陥は初
期欠陥を起源としており、該初期欠陥は前述のようにゲ
ート二酸化シリコン膜のゲート長方向の端部に集中して
存在しており、該部分において劣化反応が局所的に進行
するため、ゲート長の縮小に伴い顕著になる。また、劣
化反応はゲート二酸化シリコン膜中の水素関連欠陥と正
孔とが反応して進行するため、ｎチャネルＭＯＳＦＥＴ
と比較して、正孔が多量に存在するｐチャネルＭＯＳＦ
ＥＴにおいてより顕著にみられる。尚、このＢＴストレ
ス試験は、ＭＯＳＦＥＴの信頼性の把握及びスクリーニ
ングのために通常行われているストレス試験であり、そ
の信頼性を確保することは産業上極めて重要である。
水素関連欠陥を含有するＭＯＳＦＥＴにＢＴストレスを
印加すると、水素関連欠陥と正孔とが電気化学的に反応
を起こし、電気的に活性な界面準位またはゲート二酸化
シリコン膜中の固定電荷が発生し（この反応を以下、劣
化反応と呼ぶ）、ＭＯＳＦＥＴの特性、主に閾値電圧が
変動する。この特性変動の原因である水素関連欠陥は初
期欠陥を起源としており、該初期欠陥は前述のようにゲ
ート二酸化シリコン膜のゲート長方向の端部に集中して
存在しており、該部分において劣化反応が局所的に進行
するため、ゲート長の縮小に伴い顕著になる。また、劣
化反応はゲート二酸化シリコン膜中の水素関連欠陥と正
孔とが反応して進行するため、ｎチャネルＭＯＳＦＥＴ
と比較して、正孔が多量に存在するｐチャネルＭＯＳＦ
ＥＴにおいてより顕著にみられる。尚、このＢＴストレ
ス試験は、ＭＯＳＦＥＴの信頼性の把握及びスクリーニ
ングのために通常行われているストレス試験であり、そ
の信頼性を確保することは産業上極めて重要である。
【０００７】以上のように、ＭＯＳＦＥＴの信頼性の低
下を抑制するためには、初期欠陥を含有するゲート二酸
化シリコン膜中に予め熱処理等により窒素元素を導入
し、その後のパターニングで切断された結合手を窒素に
より終端することが有効であると云われている。従来、
この様なゲート二酸化シリコン膜に窒素を含有すること
を特徴とする半導体装置の製造方法は、例えば、１９９
０年９月、アイ・イー・イー・イー トランザクション
ズ オン エレクトロン デバイス、第３７巻、第９号
（IEEE Transactions on Electron Devices, Vol. 37,
No. 9, September1990)、２０５８〜２０６９頁に示さ
れるように、半導体装置の高性能化・信頼性向上のため
に用いられている。
下を抑制するためには、初期欠陥を含有するゲート二酸
化シリコン膜中に予め熱処理等により窒素元素を導入
し、その後のパターニングで切断された結合手を窒素に
より終端することが有効であると云われている。従来、
この様なゲート二酸化シリコン膜に窒素を含有すること
を特徴とする半導体装置の製造方法は、例えば、１９９
０年９月、アイ・イー・イー・イー トランザクション
ズ オン エレクトロン デバイス、第３７巻、第９号
（IEEE Transactions on Electron Devices, Vol. 37,
No. 9, September1990)、２０５８〜２０６９頁に示さ
れるように、半導体装置の高性能化・信頼性向上のため
に用いられている。
【０００８】この半導体装置の製造方法では、シリコン
基板上に全面に形成された二酸化シリコン膜を、アンモ
ニア及び酸素中で熱処理することにより、二酸化シリコ
ン膜の全面に窒素を導入するというものである。この従
来技術に伴う問題点として、ｐチャネルＭＯＳＦＥＴの
性能低下が挙げられる。
基板上に全面に形成された二酸化シリコン膜を、アンモ
ニア及び酸素中で熱処理することにより、二酸化シリコ
ン膜の全面に窒素を導入するというものである。この従
来技術に伴う問題点として、ｐチャネルＭＯＳＦＥＴの
性能低下が挙げられる。
【０００９】その理由は、二酸化シリコン膜に窒素を導
入しその後パターニングしてゲート二酸化シリコン膜と
すると、ゲート二酸化シリコン膜とシリコン基板との界
面において、シリコンの禁制帯中の荷電子帯近傍での界
面準位量が増大し、その界面準位に、ｐチャネルＭＯＳ
ＦＥＴの伝導キャリアであるチャネル中の正孔が出入り
するため、正孔の移動度が低下する。この様にゲート二
酸化シリコン膜の全面に窒素が導入されていると、ゲー
ト電極下部のチャネルの全領域で正孔移動度が低下する
ために、結果としてｐチャネルＭＯＳＦＥＴの電流駆動
力が低下し、最終的に性能が低下してしまう。
入しその後パターニングしてゲート二酸化シリコン膜と
すると、ゲート二酸化シリコン膜とシリコン基板との界
面において、シリコンの禁制帯中の荷電子帯近傍での界
面準位量が増大し、その界面準位に、ｐチャネルＭＯＳ
ＦＥＴの伝導キャリアであるチャネル中の正孔が出入り
するため、正孔の移動度が低下する。この様にゲート二
酸化シリコン膜の全面に窒素が導入されていると、ゲー
ト電極下部のチャネルの全領域で正孔移動度が低下する
ために、結果としてｐチャネルＭＯＳＦＥＴの電流駆動
力が低下し、最終的に性能が低下してしまう。
【００１０】本発明の目的は、高信頼性を有する半導体
装置、特にＭＯＳＦＥＴの構造並びにその製造方法を提
供することである。更に、ＭＯＳＦＥＴの信頼性を向上
するのと同時に、その性能の低下を最小限に抑制するこ
とにある。
装置、特にＭＯＳＦＥＴの構造並びにその製造方法を提
供することである。更に、ＭＯＳＦＥＴの信頼性を向上
するのと同時に、その性能の低下を最小限に抑制するこ
とにある。
【００１１】
【課題を解決するための手段】本発明者は、上記課題を
解決すべく鋭意検討した結果、本発明に到達したもので
ある。
解決すべく鋭意検討した結果、本発明に到達したもので
ある。
【００１２】即ち、本発明は、半導体基板上に少なくと
もゲート二酸化シリコン膜を有する半導体装置におい
て、該ゲート二酸化シリコン膜のゲート長方向の少なく
とも一端部のみに、シリコンとの結合エネルギーが水素
に比べ大なる前記二酸化シリコン膜構成元素以外の元素
を含有することを特徴とする半導体装置である。
もゲート二酸化シリコン膜を有する半導体装置におい
て、該ゲート二酸化シリコン膜のゲート長方向の少なく
とも一端部のみに、シリコンとの結合エネルギーが水素
に比べ大なる前記二酸化シリコン膜構成元素以外の元素
を含有することを特徴とする半導体装置である。
【００１３】また本発明は、半導体基板上に形成された
二酸化シリコンからなる絶縁膜、電極材料を所望の部分
のみに残存させ、ゲート二酸化シリコン膜、ゲート電極
を形成する第１工程と、第１工程で得られた構造に対し
て、シリコンとの結合エネルギーが水素に比べ大なる二
酸化シリコン膜構成元素以外の元素をゲート二酸化シリ
コン膜のゲート長方向の少なくとも一端部のみに導入す
る第２工程とを含むことを特徴とする半導体装置の製造
方法である。
二酸化シリコンからなる絶縁膜、電極材料を所望の部分
のみに残存させ、ゲート二酸化シリコン膜、ゲート電極
を形成する第１工程と、第１工程で得られた構造に対し
て、シリコンとの結合エネルギーが水素に比べ大なる二
酸化シリコン膜構成元素以外の元素をゲート二酸化シリ
コン膜のゲート長方向の少なくとも一端部のみに導入す
る第２工程とを含むことを特徴とする半導体装置の製造
方法である。
【００１４】
【発明の実施の形態】本発明では、半導体装置、特にＭ
ＯＳＦＥＴのゲート二酸化シリコン膜のゲート長方向の
少なくとも一端部のみにシリコンとの結合エネルギーが
水素と比べ大なる該二酸化シリコン膜構成元素以外の元
素を含有させることにより、ゲート二酸化シリコン膜の
初期欠陥を減少させ、後の一連のＭＯＳＦＥＴの製造工
程を経ても水素関連欠陥の増加を抑えることができ、Ｂ
Ｔストレス等のストレス印加によるＭＯＳＦＥＴの特性
変動等の信頼性低下の原因を取り除くことができ、ＭＯ
ＳＦＥＴの高信頼性が確保できる。
ＯＳＦＥＴのゲート二酸化シリコン膜のゲート長方向の
少なくとも一端部のみにシリコンとの結合エネルギーが
水素と比べ大なる該二酸化シリコン膜構成元素以外の元
素を含有させることにより、ゲート二酸化シリコン膜の
初期欠陥を減少させ、後の一連のＭＯＳＦＥＴの製造工
程を経ても水素関連欠陥の増加を抑えることができ、Ｂ
Ｔストレス等のストレス印加によるＭＯＳＦＥＴの特性
変動等の信頼性低下の原因を取り除くことができ、ＭＯ
ＳＦＥＴの高信頼性が確保できる。
【００１５】同時に、前記ゲート二酸化シリコン膜の初
期欠陥の減少させる効果を有する元素を、ゲート電極下
部のチャネルが形成される領域の全てには導入せず、ゲ
ート長方向の少なくとも一端部にのみ導入することによ
り、該元素がゲート二酸化シリコン膜とシリコン基板と
の界面に与える悪影響を抑えることが可能になり、結果
的にＭＯＳＦＥＴの性能低下を抑制することができる。
期欠陥の減少させる効果を有する元素を、ゲート電極下
部のチャネルが形成される領域の全てには導入せず、ゲ
ート長方向の少なくとも一端部にのみ導入することによ
り、該元素がゲート二酸化シリコン膜とシリコン基板と
の界面に与える悪影響を抑えることが可能になり、結果
的にＭＯＳＦＥＴの性能低下を抑制することができる。
【００１６】以下、図面を参照して本発明を更に詳細に
説明する。
説明する。
【００１７】図１は、本発明の一実施態様例になる半導
体装置の模式的断面図である。シリコン基板１１上に、
ゲート二酸化シリコン膜１２とゲート電極１３が形成さ
れており、ゲート二酸化シリコン膜１２のゲート長方向
の端部にのみ、シリコンとの結合エネルギーが水素に比
べ大なる該二酸化シリコン膜構成元素以外の元素が含有
され、初期欠陥の少ない領域１４が形成されている。
体装置の模式的断面図である。シリコン基板１１上に、
ゲート二酸化シリコン膜１２とゲート電極１３が形成さ
れており、ゲート二酸化シリコン膜１２のゲート長方向
の端部にのみ、シリコンとの結合エネルギーが水素に比
べ大なる該二酸化シリコン膜構成元素以外の元素が含有
され、初期欠陥の少ない領域１４が形成されている。
【００１８】このゲート二酸化シリコン膜１２と領域１
４が、最終的に形成されるＭＯＳＦＥＴのゲート絶縁膜
として機能する。通常のＭＯＳＦＥＴの場合は、ゲート
二酸化シリコン膜中の初期欠陥を減少させる効果を有す
る元素として、窒素が最適である。それは、シリコン−
窒素結合の結合エネルギーが水素関連欠陥であるシリコ
ン−水素結合と比較して高く、化学的に安定であり、Ｂ
Ｔストレス等による劣化反応が生じ難く、更に窒素は二
酸化シリコン膜中に後述する様々な方法で容易に導入で
きるからである。
４が、最終的に形成されるＭＯＳＦＥＴのゲート絶縁膜
として機能する。通常のＭＯＳＦＥＴの場合は、ゲート
二酸化シリコン膜中の初期欠陥を減少させる効果を有す
る元素として、窒素が最適である。それは、シリコン−
窒素結合の結合エネルギーが水素関連欠陥であるシリコ
ン−水素結合と比較して高く、化学的に安定であり、Ｂ
Ｔストレス等による劣化反応が生じ難く、更に窒素は二
酸化シリコン膜中に後述する様々な方法で容易に導入で
きるからである。
【００１９】図１では、ゲート電極１３の側壁には、サ
イドウォールスペーサ１５が形成され、シリコン基板１
１内部にはソース・ドレイン領域１６が形成されてい
る。この様に、初期欠陥の少ない領域１４がゲート二酸
化シリコン膜１２のゲート長方向の端部に形成されてい
ることにより、後の工程を経ても水素関連欠陥が発生す
ることが無くなり、同時に初期欠陥の終端は、シリコン
との結合エネルギーが水素に比べ大なる元素により行っ
ているため、ＢＴストレス等のストレス印加による水素
関連欠陥と正孔との間の劣化反応が有効に抑制される。
同時に、ゲート電極１３直下のチャネル領域の大部分
は、初期欠陥を減少させる効果を有する元素が含有され
ておらず、該元素はゲート長方向の端部の局所的領域１
４のみに限定して導入されるため、該元素がゲート二酸
化シリコン膜１２及び半導体基板１１界面に新たなエネ
ルギー準位を形成することによるＭＯＳＦＥＴの性能低
下の抑制という相乗効果が得られる。前述の通り、ゲー
ト絶縁膜である二酸化シリコン膜の全領域に窒素を導入
すると、ｐチャネルＭＯＳＦＥＴの電流駆動力が低下す
るという問題があるが、本発明のように、ゲート二酸化
シリコン膜のゲート長方向の端部にのみ窒素が含有され
る領域を形成すれば、窒素によるＭＯＳＦＥＴの性能低
下を抑えることができる。
イドウォールスペーサ１５が形成され、シリコン基板１
１内部にはソース・ドレイン領域１６が形成されてい
る。この様に、初期欠陥の少ない領域１４がゲート二酸
化シリコン膜１２のゲート長方向の端部に形成されてい
ることにより、後の工程を経ても水素関連欠陥が発生す
ることが無くなり、同時に初期欠陥の終端は、シリコン
との結合エネルギーが水素に比べ大なる元素により行っ
ているため、ＢＴストレス等のストレス印加による水素
関連欠陥と正孔との間の劣化反応が有効に抑制される。
同時に、ゲート電極１３直下のチャネル領域の大部分
は、初期欠陥を減少させる効果を有する元素が含有され
ておらず、該元素はゲート長方向の端部の局所的領域１
４のみに限定して導入されるため、該元素がゲート二酸
化シリコン膜１２及び半導体基板１１界面に新たなエネ
ルギー準位を形成することによるＭＯＳＦＥＴの性能低
下の抑制という相乗効果が得られる。前述の通り、ゲー
ト絶縁膜である二酸化シリコン膜の全領域に窒素を導入
すると、ｐチャネルＭＯＳＦＥＴの電流駆動力が低下す
るという問題があるが、本発明のように、ゲート二酸化
シリコン膜のゲート長方向の端部にのみ窒素が含有され
る領域を形成すれば、窒素によるＭＯＳＦＥＴの性能低
下を抑えることができる。
【００２０】次に、図１の半導体装置の製造方法につい
て、図２を参照して説明する。まず、図２（ａ）に示す
ように、シリコン基板１１上に一様に二酸化シリコン膜
２２を形成する。更にその上にゲート電極材料２１を全
面に堆積し、図２（ｂ）の様な構造を形成する。次に、
リソグラフィー及びエッチング工程により、図２（ｃ）
の様にゲート電極材料、及び二酸化シリコン膜を所望の
部分にのみ残存させるようにパターニングを行うことに
より、ゲート電極１３およびゲート二酸化シリコン膜１
２を形成する。次に、例えば、ゲート絶縁膜であるゲー
ト二酸化シリコン膜１２中の初期欠陥をシリコン−水素
結合の結合エネルギーよりも高い結合エネルギーをもっ
て終端する効果を有する元素を含有するガス中で熱処理
を行う。この熱処理工程により該元素をゲート二酸化シ
リコン膜１２のゲート長方向の端部にのみ導入し、図２
（ｄ）の様に、初期欠陥が少ない領域１４を形成する。
領域１４の形成には、前記導入する元素を含有するガス
中での熱処理以外に、導入する元素をイオン注入法によ
り導入することができる。また、これらの方法以外にも
前記元素を導入できるのであればどのような方法でも採
用できることは云うまでもない。この様な初期欠陥が少
ない領域１４は、ゲート二酸化シリコン膜１２の厚さや
その後の処理工程などの諸条件によって、本発明の目的
が達成されるよう適宜最適な範囲に形成される。
て、図２を参照して説明する。まず、図２（ａ）に示す
ように、シリコン基板１１上に一様に二酸化シリコン膜
２２を形成する。更にその上にゲート電極材料２１を全
面に堆積し、図２（ｂ）の様な構造を形成する。次に、
リソグラフィー及びエッチング工程により、図２（ｃ）
の様にゲート電極材料、及び二酸化シリコン膜を所望の
部分にのみ残存させるようにパターニングを行うことに
より、ゲート電極１３およびゲート二酸化シリコン膜１
２を形成する。次に、例えば、ゲート絶縁膜であるゲー
ト二酸化シリコン膜１２中の初期欠陥をシリコン−水素
結合の結合エネルギーよりも高い結合エネルギーをもっ
て終端する効果を有する元素を含有するガス中で熱処理
を行う。この熱処理工程により該元素をゲート二酸化シ
リコン膜１２のゲート長方向の端部にのみ導入し、図２
（ｄ）の様に、初期欠陥が少ない領域１４を形成する。
領域１４の形成には、前記導入する元素を含有するガス
中での熱処理以外に、導入する元素をイオン注入法によ
り導入することができる。また、これらの方法以外にも
前記元素を導入できるのであればどのような方法でも採
用できることは云うまでもない。この様な初期欠陥が少
ない領域１４は、ゲート二酸化シリコン膜１２の厚さや
その後の処理工程などの諸条件によって、本発明の目的
が達成されるよう適宜最適な範囲に形成される。
【００２１】その後、サイドウォールスペーサ１５を図
２（ｅ）の様に形成し、最終的にシリコン基板１１中に
ソース・ドレイン領域１６を図２（ｆ）の様に形成す
る。
２（ｅ）の様に形成し、最終的にシリコン基板１１中に
ソース・ドレイン領域１６を図２（ｆ）の様に形成す
る。
【００２２】通常のＭＯＳＦＥＴに本発明を適用する際
には、二酸化シリコン膜の初期欠陥を減少させる元素と
しては窒素が最適である。この場合、ゲート二酸化シリ
コン膜のゲート長方向の端部に窒素が導入されると、二
酸化シリコン膜の初期欠陥が窒素により終端される。Ｂ
Ｔストレス等の電気的ストレス印加時には、前記初期欠
陥が起源である水素関連欠陥と正孔とが反応し、劣化が
進行する。前記の窒素により終端された初期欠陥、即
ち、シリコン−窒素結合は、シリコン−水素結合よりも
結合エネルギーが高いため、ＢＴストレス等による劣化
反応の進行が抑制される。この劣化反応はゲート二酸化
シリコン膜のゲート長方向の端部において局所的に顕著
であるので、ゲート二酸化シリコン膜のゲート長方向の
端部に窒素を導入することにより、ＢＴストレスによる
劣化反応を有効に抑制でき、最終的にＭＯＳＦＥＴの信
頼性を確保することが可能になる。同時に、窒素はゲー
ト絶縁膜である二酸化シリコン膜のゲート長方向の端部
のみに導入され、それ以外のチャネル部分には導入され
ないため、窒素の導入が原因であるｐチャネルＭＯＳＦ
ＥＴの電流駆動力の低下が抑制でき、ＭＯＳＦＥＴの性
能としては、ゲート絶縁膜に、窒素を導入しない二酸化
シリコン膜のみを用いた場合と同様の良好なものになる
という相乗効果が得られる。
には、二酸化シリコン膜の初期欠陥を減少させる元素と
しては窒素が最適である。この場合、ゲート二酸化シリ
コン膜のゲート長方向の端部に窒素が導入されると、二
酸化シリコン膜の初期欠陥が窒素により終端される。Ｂ
Ｔストレス等の電気的ストレス印加時には、前記初期欠
陥が起源である水素関連欠陥と正孔とが反応し、劣化が
進行する。前記の窒素により終端された初期欠陥、即
ち、シリコン−窒素結合は、シリコン−水素結合よりも
結合エネルギーが高いため、ＢＴストレス等による劣化
反応の進行が抑制される。この劣化反応はゲート二酸化
シリコン膜のゲート長方向の端部において局所的に顕著
であるので、ゲート二酸化シリコン膜のゲート長方向の
端部に窒素を導入することにより、ＢＴストレスによる
劣化反応を有効に抑制でき、最終的にＭＯＳＦＥＴの信
頼性を確保することが可能になる。同時に、窒素はゲー
ト絶縁膜である二酸化シリコン膜のゲート長方向の端部
のみに導入され、それ以外のチャネル部分には導入され
ないため、窒素の導入が原因であるｐチャネルＭＯＳＦ
ＥＴの電流駆動力の低下が抑制でき、ＭＯＳＦＥＴの性
能としては、ゲート絶縁膜に、窒素を導入しない二酸化
シリコン膜のみを用いた場合と同様の良好なものになる
という相乗効果が得られる。
【００２３】
【実施例】以下、実施例により本発明を更に具体的に説
明するが、本発明はこれらの実施例のみに限定されるも
のではない。
明するが、本発明はこれらの実施例のみに限定されるも
のではない。
【００２４】実施例１ まず、本発明の第１の実施例について図２を参照して説
明する。
明する。
【００２５】予め素子分離工程、チャネル部分等へのイ
オン注入工程等を経たシリコン基板１１上に膜厚４ｎｍ
の二酸化シリコン膜２２、ゲート電極材料２１として膜
厚１５ｎｍのポリシリコンを図２（ｂ）の様に形成し、
リソグラフィー及びエッチングにより所望の部分のみに
ポリシリコン２１及び二酸化シリコン膜２２を残存さ
せ、図２（ｃ）の様に、ゲート二酸化シリコン膜１２、
ゲート長０．１μｍのゲート電極１３を形成する。ゲー
ト電極１３を形成するためのポリシリコン２１のエッチ
ングは、通常プラズマ励起エッチングが使用されるた
め、ゲート二酸化シリコン膜１２のゲート長方向の端部
はプラズマあるいはイオンによる損傷を受け、この状態
で、ゲート二酸化シリコン膜１２のゲート端部におい
て、初期欠陥が生じている。このゲート二酸化シリコン
膜中の初期欠陥を減少させるために、図２（ｃ）の状態
で、一酸化二窒素（Ｎ2Ｏ）雰囲気中で８５０℃、３０
秒の熱処理を行うことにより、ゲート二酸化シリコン膜
のゲート長方向の端部にのみ、より具体的には、ゲート
端からの距離が多くとも０．０２μｍの範囲のみに窒素
を含有した領域１４を形成する。この様に、二酸化シリ
コン膜中に窒素を導入することにより、酸化膜の初期欠
陥を減少させることができる、即ち、二酸化シリコン膜
中の初期欠陥を窒素が終端することになる。その後、二
酸化シリコン系絶縁膜によりサイドウォールスペーサ１
５を形成した後に、全面に二フッ化ボロン（ＢＦ2）イ
オンを２０ｋｅＶの加速エネルギー、３×１０15ｃｍ-2
のドーズ量で注入し、１０００℃、１０秒の熱処理を行
うことにより、ゲート電極１３へのドーピング、及びソ
ース・ドレイン領域１６の形成を行う。その後は通常の
配線とコンタクトの形成工程を経てｐチャネルＭＯＳＦ
ＥＴを製造する。
オン注入工程等を経たシリコン基板１１上に膜厚４ｎｍ
の二酸化シリコン膜２２、ゲート電極材料２１として膜
厚１５ｎｍのポリシリコンを図２（ｂ）の様に形成し、
リソグラフィー及びエッチングにより所望の部分のみに
ポリシリコン２１及び二酸化シリコン膜２２を残存さ
せ、図２（ｃ）の様に、ゲート二酸化シリコン膜１２、
ゲート長０．１μｍのゲート電極１３を形成する。ゲー
ト電極１３を形成するためのポリシリコン２１のエッチ
ングは、通常プラズマ励起エッチングが使用されるた
め、ゲート二酸化シリコン膜１２のゲート長方向の端部
はプラズマあるいはイオンによる損傷を受け、この状態
で、ゲート二酸化シリコン膜１２のゲート端部におい
て、初期欠陥が生じている。このゲート二酸化シリコン
膜中の初期欠陥を減少させるために、図２（ｃ）の状態
で、一酸化二窒素（Ｎ2Ｏ）雰囲気中で８５０℃、３０
秒の熱処理を行うことにより、ゲート二酸化シリコン膜
のゲート長方向の端部にのみ、より具体的には、ゲート
端からの距離が多くとも０．０２μｍの範囲のみに窒素
を含有した領域１４を形成する。この様に、二酸化シリ
コン膜中に窒素を導入することにより、酸化膜の初期欠
陥を減少させることができる、即ち、二酸化シリコン膜
中の初期欠陥を窒素が終端することになる。その後、二
酸化シリコン系絶縁膜によりサイドウォールスペーサ１
５を形成した後に、全面に二フッ化ボロン（ＢＦ2）イ
オンを２０ｋｅＶの加速エネルギー、３×１０15ｃｍ-2
のドーズ量で注入し、１０００℃、１０秒の熱処理を行
うことにより、ゲート電極１３へのドーピング、及びソ
ース・ドレイン領域１６の形成を行う。その後は通常の
配線とコンタクトの形成工程を経てｐチャネルＭＯＳＦ
ＥＴを製造する。
【００２６】製造されたＭＯＳＦＥＴに対するＢＴスト
レス印加による特性変動は、ゲート二酸化シリコン膜の
ゲート端部における初期欠陥が起源である水素関連欠陥
と正孔との間の劣化反応により、該水素関連欠陥が電気
的に活性化することにより生じるため、本発明のように
ゲート長方向の端部の二酸化シリコン膜に窒素を導入す
ることにより、初期欠陥が減少し、且つ形成されたシリ
コン−窒素結合の結合エネルギーは、水素関連欠陥であ
るシリコン−水素結合より高いため、ＢＴストレスによ
る劣化反応の進行が抑制される。例えば、従来のＭＯＳ
ＦＥＴでは、ゲート二酸化シリコン膜に４ＭＶ／ｃｍの
ストレス電界を印加しながら２５０℃に昇温した状態で
５時間放置するというＢＴストレス試験を行うと、ゲー
ト長０．２５μｍのｐチャネルＭＯＳＦＥＴの場合、閾
値電圧が１００ｍＶ以上変動するが、本発明の適用によ
り、閾値電圧の変動量を２０ｍＶ以下に抑えることがで
きる。同時に本発明では、窒素がゲート二酸化シリコン
膜全面に導入されるのではなく、ゲート長方向の端部の
みに導入されるので、窒素が原因であるｐチャネルＭＯ
ＳＦＥＴの電流駆動力の低下等の問題も生じることはな
い。具体的には、従来の窒素を全面に導入したゲート二
酸化シリコン膜を有するｐチャネルＭＯＳＦＥＴでは、
ゲート二酸化シリコン膜に窒素が導入されていない場合
と比較して、約１０％の正孔移動度の低下が原因である
電流駆動力の低下がみられるが、本発明を適用したｐチ
ャネルＭＯＳＦＥＴではその低下は殆ど観測されない。
レス印加による特性変動は、ゲート二酸化シリコン膜の
ゲート端部における初期欠陥が起源である水素関連欠陥
と正孔との間の劣化反応により、該水素関連欠陥が電気
的に活性化することにより生じるため、本発明のように
ゲート長方向の端部の二酸化シリコン膜に窒素を導入す
ることにより、初期欠陥が減少し、且つ形成されたシリ
コン−窒素結合の結合エネルギーは、水素関連欠陥であ
るシリコン−水素結合より高いため、ＢＴストレスによ
る劣化反応の進行が抑制される。例えば、従来のＭＯＳ
ＦＥＴでは、ゲート二酸化シリコン膜に４ＭＶ／ｃｍの
ストレス電界を印加しながら２５０℃に昇温した状態で
５時間放置するというＢＴストレス試験を行うと、ゲー
ト長０．２５μｍのｐチャネルＭＯＳＦＥＴの場合、閾
値電圧が１００ｍＶ以上変動するが、本発明の適用によ
り、閾値電圧の変動量を２０ｍＶ以下に抑えることがで
きる。同時に本発明では、窒素がゲート二酸化シリコン
膜全面に導入されるのではなく、ゲート長方向の端部の
みに導入されるので、窒素が原因であるｐチャネルＭＯ
ＳＦＥＴの電流駆動力の低下等の問題も生じることはな
い。具体的には、従来の窒素を全面に導入したゲート二
酸化シリコン膜を有するｐチャネルＭＯＳＦＥＴでは、
ゲート二酸化シリコン膜に窒素が導入されていない場合
と比較して、約１０％の正孔移動度の低下が原因である
電流駆動力の低下がみられるが、本発明を適用したｐチ
ャネルＭＯＳＦＥＴではその低下は殆ど観測されない。
【００２７】本実施例では、ゲート二酸化シリコン膜端
部への窒素の導入に際して、窒素源として一酸化二窒素
（Ｎ2Ｏ）を用いて熱処理を行っているが、一酸化二窒
素以外にも一酸化窒素（ＮＯ）、三酸化二窒素（Ｎ
2Ｏ3）等の窒素酸化物ガス、あるいはアンモニア（ＮＨ
3）雰囲気中での同程度の熱処理により行ってもよい。
また、本実施例ではｐチャネルＭＯＳＦＥＴの製造方法
を示したが、ゲート電極１３およびソース・ドレイン領
域１６の形成の際に、リンや砒素などのシリコン中でｎ
型不純物となる元素のイオン注入を用いることによりｎ
チャネルＭＯＳＦＥＴの製造に適用してもよい。更に、
本実施例ではソース・ドレイン領域１６の形成を一度の
イオン注入および熱処理工程で行うシングルドレイン構
造のＭＯＳＦＥＴの製造方法を示したが、低濃度ドレイ
ン領域（ＬＤＤ）を有するＭＯＳＦＥＴの製造に適用し
てもよい。
部への窒素の導入に際して、窒素源として一酸化二窒素
（Ｎ2Ｏ）を用いて熱処理を行っているが、一酸化二窒
素以外にも一酸化窒素（ＮＯ）、三酸化二窒素（Ｎ
2Ｏ3）等の窒素酸化物ガス、あるいはアンモニア（ＮＨ
3）雰囲気中での同程度の熱処理により行ってもよい。
また、本実施例ではｐチャネルＭＯＳＦＥＴの製造方法
を示したが、ゲート電極１３およびソース・ドレイン領
域１６の形成の際に、リンや砒素などのシリコン中でｎ
型不純物となる元素のイオン注入を用いることによりｎ
チャネルＭＯＳＦＥＴの製造に適用してもよい。更に、
本実施例ではソース・ドレイン領域１６の形成を一度の
イオン注入および熱処理工程で行うシングルドレイン構
造のＭＯＳＦＥＴの製造方法を示したが、低濃度ドレイ
ン領域（ＬＤＤ）を有するＭＯＳＦＥＴの製造に適用し
てもよい。
【００２８】実施例２ 実施例１と同様に、シリコン基板１１上に所望の部分の
みにポリシリコン２１および二酸化シリコン膜２２を残
存させ、図２（ｃ）のように、ゲート二酸化シリコン膜
１２およびゲート長０．１μｍのゲート電極１３を形成
する。図２（ｃ）の状態で窒素イオンを、例えば、注入
エネルギー１０ｋｅＶ、注入ドーズ量を１×１０16ｃｍ
-2で垂直に注入することにより、ゲート二酸化シリコン
膜１２のゲート長方向の端部のみに窒素を導入する。そ
の後、実施例１と同様にゲート電極１３へのドーピング
およびソース・ドレイン領域１６の形成を行い、更に通
常の配線とコンタクトの形成工程を経てｐチャネルＭＯ
ＳＦＥＴを製造する。この様にして得られたｐチャネル
ＭＯＳＦＥＴも実施例１のＭＯＳＦＥＴと同様優れた特
性を有するものであった。
みにポリシリコン２１および二酸化シリコン膜２２を残
存させ、図２（ｃ）のように、ゲート二酸化シリコン膜
１２およびゲート長０．１μｍのゲート電極１３を形成
する。図２（ｃ）の状態で窒素イオンを、例えば、注入
エネルギー１０ｋｅＶ、注入ドーズ量を１×１０16ｃｍ
-2で垂直に注入することにより、ゲート二酸化シリコン
膜１２のゲート長方向の端部のみに窒素を導入する。そ
の後、実施例１と同様にゲート電極１３へのドーピング
およびソース・ドレイン領域１６の形成を行い、更に通
常の配線とコンタクトの形成工程を経てｐチャネルＭＯ
ＳＦＥＴを製造する。この様にして得られたｐチャネル
ＭＯＳＦＥＴも実施例１のＭＯＳＦＥＴと同様優れた特
性を有するものであった。
【００２９】以上、ＭＯＳＦＥＴの信頼性確保のため
に、ゲート二酸化シリコン膜のゲート長方向の端部への
窒素の導入が有効であることを示したが、本発明におい
て、ゲート二酸化シリコン膜のゲート長方向の端部へ導
入する元素は窒素に限定されるものではなく、シリコン
−水素結合に比べてシリコンとの結合エネルギーが大き
いものならいずれの元素も使用することができる。シリ
コン−酸素結合も強いものであるが、純粋にシリコン元
素と酸素元素とから成る二酸化シリコン膜中には、その
結晶構造上の乱れのためにシリコンの未結合手、即ち初
期欠陥が多数存在している。本発明では、該二酸化シリ
コン膜構成元素以外、つまり酸素とは異なる元素を二酸
化シリコン膜に含有させることで、その初期欠陥濃度を
減少できたものと考えられる。
に、ゲート二酸化シリコン膜のゲート長方向の端部への
窒素の導入が有効であることを示したが、本発明におい
て、ゲート二酸化シリコン膜のゲート長方向の端部へ導
入する元素は窒素に限定されるものではなく、シリコン
−水素結合に比べてシリコンとの結合エネルギーが大き
いものならいずれの元素も使用することができる。シリ
コン−酸素結合も強いものであるが、純粋にシリコン元
素と酸素元素とから成る二酸化シリコン膜中には、その
結晶構造上の乱れのためにシリコンの未結合手、即ち初
期欠陥が多数存在している。本発明では、該二酸化シリ
コン膜構成元素以外、つまり酸素とは異なる元素を二酸
化シリコン膜に含有させることで、その初期欠陥濃度を
減少できたものと考えられる。
【００３０】
【発明の効果】本発明の効果は、ＭＯＳＦＥＴの性能低
下を伴うことなくＭＯＳＦＥＴの信頼性向上が図れると
云うことである。その理由は、ＭＯＳＦＥＴの特性劣化
の直接的な原因である、ゲート二酸化シリコン膜のゲー
ト長方向の端部における初期欠陥を減少させる、即ち、
シリコンとの結合エネルギーが水素に比べて大なる該二
酸化シリコン膜構成元素以外の元素を前記端部に導入し
たことによる。また、本発明では、前述のゲート二酸化
シリコン膜の初期欠陥を減少させる効果を有する元素
を、ゲート二酸化シリコン膜の全面ではなく、前記端部
にのみ導入するため、該元素がＭＯＳＦＥＴのゲート二
酸化シリコン膜とシリコン基板との界面に与える影響を
抑制でき、これによりＭＯＳＦＥＴの電流駆動力の低下
を抑制することが可能となる。
下を伴うことなくＭＯＳＦＥＴの信頼性向上が図れると
云うことである。その理由は、ＭＯＳＦＥＴの特性劣化
の直接的な原因である、ゲート二酸化シリコン膜のゲー
ト長方向の端部における初期欠陥を減少させる、即ち、
シリコンとの結合エネルギーが水素に比べて大なる該二
酸化シリコン膜構成元素以外の元素を前記端部に導入し
たことによる。また、本発明では、前述のゲート二酸化
シリコン膜の初期欠陥を減少させる効果を有する元素
を、ゲート二酸化シリコン膜の全面ではなく、前記端部
にのみ導入するため、該元素がＭＯＳＦＥＴのゲート二
酸化シリコン膜とシリコン基板との界面に与える影響を
抑制でき、これによりＭＯＳＦＥＴの電流駆動力の低下
を抑制することが可能となる。
【図１】本発明の半導体装置の模式的断面図である。
【図２】（ａ）〜（ｆ）は本発明の半導体装置の各製造
工程を示す。
工程を示す。
【図３】従来の半導体装置の模式的断面図である。
【図４】（ａ）〜（ｅ）は従来の半導体装置の各製造工
程を示す。
程を示す。
１１ シリコン基板 １２ ゲート二酸化シリコン膜 １３ ゲート電極 １４ 初期欠陥の少ない領域 １５ サイドウォールスペーサ １６ ソース・ドレイン領域 ２１ ゲート電極材料（ポリシリコン） ２２ 二酸化シリコン膜
Claims (8)
- 【請求項１】 半導体基板上に少なくともゲート二酸化
シリコン膜を有する半導体装置において、該ゲート二酸
化シリコン膜のゲート長方向の少なくとも一端部のみ
に、シリコンとの結合エネルギーが水素に比べ大なる前
記二酸化シリコン膜構成元素以外の元素を含有すること
を特徴とする半導体装置。 - 【請求項２】 シリコンとの結合エネルギーが水素に比
べ大なる二酸化シリコン膜構成元素以外の前記元素が窒
素であることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 ＭＯＳ型電界効果トランジスタである請
求項１又は２に記載の半導体装置。 - 【請求項４】 半導体基板上に形成された二酸化シリコ
ンからなる絶縁膜、電極材料を所望の部分のみに残存さ
せ、ゲート二酸化シリコン膜、ゲート電極を形成する第
１工程と、 第１工程で得られた構造に対して、シリコンとの結合エ
ネルギーが水素に比べ大なる二酸化シリコン膜構成元素
以外の元素をゲート二酸化シリコン膜のゲート長方向の
少なくとも一端部のみに導入する第２工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項５】 シリコンとの結合エネルギーが水素に比
べ大なる二酸化シリコン膜構成元素以外の元素を導入す
るに当たり、該元素を含むガス雰囲気中で前記第１工程
で得られた構造を熱処理することを特徴とする請求項４
に記載の半導体装置の製造方法。 - 【請求項６】 シリコンとの結合エネルギーが水素に比
べ大なる二酸化シリコン膜構成元素以外の元素を導入す
るに当たり、該元素をイオン注入法により導入すること
を特徴とする請求項４に記載の半導体装置の製造方法。 - 【請求項７】 シリコンとの結合エネルギーが水素に比
べ大なる二酸化シリコン膜構成元素以外の前記元素が窒
素であることを特徴とする請求項４〜６のいずれかに記
載の半導体装置の製造方法。 - 【請求項８】 製造される半導体装置がＭＯＳ型電界効
果トランジスタである請求項４〜７のいずれかに記載の
半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8196190A JPH1041506A (ja) | 1996-07-25 | 1996-07-25 | 半導体装置及びその製造方法 |
| EP97112366A EP0821405A3 (en) | 1996-07-25 | 1997-07-18 | MOSFET gate insulation and process for production thereof |
| US08/896,906 US6057217A (en) | 1996-07-25 | 1997-07-18 | Process for production of semiconductor device with foreign element introduced into silicon dioxide film |
| KR1019970035048A KR980012630A (ko) | 1996-07-25 | 1997-07-25 | 반도체 장치 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8196190A JPH1041506A (ja) | 1996-07-25 | 1996-07-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041506A true JPH1041506A (ja) | 1998-02-13 |
Family
ID=16353697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8196190A Pending JPH1041506A (ja) | 1996-07-25 | 1996-07-25 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6057217A (ja) |
| EP (1) | EP0821405A3 (ja) |
| JP (1) | JPH1041506A (ja) |
| KR (1) | KR980012630A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274292B1 (en) * | 1998-02-25 | 2001-08-14 | Micron Technology, Inc. | Semiconductor processing methods |
| US7804115B2 (en) * | 1998-02-25 | 2010-09-28 | Micron Technology, Inc. | Semiconductor constructions having antireflective portions |
| US6268282B1 (en) * | 1998-09-03 | 2001-07-31 | Micron Technology, Inc. | Semiconductor processing methods of forming and utilizing antireflective material layers, and methods of forming transistor gate stacks |
| US6281100B1 (en) | 1998-09-03 | 2001-08-28 | Micron Technology, Inc. | Semiconductor processing methods |
| US6828683B2 (en) * | 1998-12-23 | 2004-12-07 | Micron Technology, Inc. | Semiconductor devices, and semiconductor processing methods |
| US7235499B1 (en) * | 1999-01-20 | 2007-06-26 | Micron Technology, Inc. | Semiconductor processing methods |
| US6255204B1 (en) * | 1999-05-21 | 2001-07-03 | Motorola, Inc. | Method for forming a semiconductor device |
| US7067414B1 (en) * | 1999-09-01 | 2006-06-27 | Micron Technology, Inc. | Low k interlevel dielectric layer fabrication methods |
| US6440860B1 (en) * | 2000-01-18 | 2002-08-27 | Micron Technology, Inc. | Semiconductor processing methods of transferring patterns from patterned photoresists to materials, and structures comprising silicon nitride |
| JP2001291861A (ja) * | 2000-04-05 | 2001-10-19 | Nec Corp | Ｍｏｓトランジスタ、トランジスタ製造方法 |
| US6524940B2 (en) * | 2001-04-26 | 2003-02-25 | Applied Materials, Inc. | Methods and devices utilizing the ammonium termination of silicon dioxide films |
| JP2003249649A (ja) * | 2002-02-26 | 2003-09-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4747840B2 (ja) * | 2003-06-20 | 2011-08-17 | 日本電気株式会社 | 半導体装置の製造方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01272161A (ja) * | 1987-07-14 | 1989-10-31 | Oki Electric Ind Co Ltd | Ｍｏｓ型ｆｅｔの製造方法 |
| JPH0462974A (ja) * | 1990-06-30 | 1992-02-27 | Fuji Xerox Co Ltd | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
| JPH05343671A (ja) * | 1991-08-14 | 1993-12-24 | Fujitsu Ltd | Ｍｉｓ電界効果半導体装置及びその製造方法 |
| JP2652108B2 (ja) * | 1991-09-05 | 1997-09-10 | 三菱電機株式会社 | 電界効果トランジスタおよびその製造方法 |
| JPH0653232A (ja) * | 1992-08-03 | 1994-02-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH06151833A (ja) * | 1992-11-16 | 1994-05-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5382533A (en) * | 1993-06-18 | 1995-01-17 | Micron Semiconductor, Inc. | Method of manufacturing small geometry MOS field-effect transistors having improved barrier layer to hot electron injection |
| JPH0730113A (ja) * | 1993-07-09 | 1995-01-31 | Sony Corp | Ｍｏｓ型トランジスタの製造方法 |
| JPH07147396A (ja) * | 1993-11-25 | 1995-06-06 | Citizen Watch Co Ltd | 半導体集積回路装置の製造方法 |
| US5683924A (en) * | 1994-10-31 | 1997-11-04 | Sgs-Thomson Microelectronics, Inc. | Method of forming raised source/drain regions in a integrated circuit |
| JP3266433B2 (ja) * | 1994-12-22 | 2002-03-18 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP2663892B2 (ja) * | 1994-12-26 | 1997-10-15 | 日本電気株式会社 | 不揮発性半導体メモリ装置及びその製造方法 |
| JP3390895B2 (ja) * | 1995-05-19 | 2003-03-31 | 富士通株式会社 | Ｍｏｓ型半導体装置の製造方法 |
| US5516707A (en) * | 1995-06-12 | 1996-05-14 | Vlsi Technology, Inc. | Large-tilted-angle nitrogen implant into dielectric regions overlaying source/drain regions of a transistor |
| SG50741A1 (en) * | 1995-07-26 | 1998-07-20 | Chartered Semiconductor Mfg | Method for minimizing the hot carrier effect in m-mosfet devices |
| JPH1079506A (ja) * | 1996-02-07 | 1998-03-24 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPH09312393A (ja) * | 1996-05-22 | 1997-12-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5672525A (en) * | 1996-05-23 | 1997-09-30 | Chartered Semiconductor Manufacturing Pte Ltd. | Polysilicon gate reoxidation in a gas mixture of oxygen and nitrogen trifluoride gas by rapid thermal processing to improve hot carrier immunity |
-
1996
- 1996-07-25 JP JP8196190A patent/JPH1041506A/ja active Pending
-
1997
- 1997-07-18 US US08/896,906 patent/US6057217A/en not_active Expired - Lifetime
- 1997-07-18 EP EP97112366A patent/EP0821405A3/en not_active Withdrawn
- 1997-07-25 KR KR1019970035048A patent/KR980012630A/ko not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0821405A3 (en) | 1998-07-29 |
| KR980012630A (ko) | 1998-04-30 |
| US6057217A (en) | 2000-05-02 |
| EP0821405A2 (en) | 1998-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4317523B2 (ja) | 半導体装置及びこれの製造方法 | |
| US6891238B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6656804B2 (en) | Semiconductor device and production method thereof | |
| US6235590B1 (en) | Fabrication of differential gate oxide thicknesses on a single integrated circuit chip | |
| US20050003595A1 (en) | Field effect transistor having source and/or drain forming Schottky or Schottky-like contact with strained semiconductor substrate | |
| JP2002198531A (ja) | 均一な窒素濃度を有するトランジスタ・ゲート絶縁層を形成する方法 | |
| JPH11297984A (ja) | Ｌｄｄ型ｍｏｓトランジスタの構造および形成方法 | |
| US6057217A (en) | Process for production of semiconductor device with foreign element introduced into silicon dioxide film | |
| JP4582837B2 (ja) | 半導体装置の製造方法 | |
| JPH11274489A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP2002151684A (ja) | 半導体装置及びその製造方法 | |
| JPH0730113A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JP3314683B2 (ja) | 半導体装置の製造方法 | |
| US20090215232A1 (en) | Schottky barrier tunnel transistor and method of manufacturing the same | |
| JP3457533B2 (ja) | プログラマブル半導体デバイス及びその製造方法 | |
| JPH04116869A (ja) | 半導体素子およびその製造方法 | |
| JPH104145A (ja) | 半導体装置及びその製造方法 | |
| JP2004207560A (ja) | 半導体装置およびその製造方法 | |
| KR100281135B1 (ko) | 반도체 소자의 게이트 산화막 형성 방법 | |
| JP2002026299A (ja) | 半導体基板及びその製造方法、並びに半導体装置及びその製造方法 | |
| JP3376305B2 (ja) | 半導体装置の製造方法 | |
| JP2010278464A (ja) | 半導体装置の製造方法 | |
| JPH0348428A (ja) | 半導体装置 | |
| JPH10242461A (ja) | 半導体装置およびその製造方法 | |
| KR100329604B1 (ko) | 모스전계효과트랜지스터의제조방법 |