JPH10242469A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体層、ゲート電極およびソース・ドレイ
ン電極の形状加工工程で、フォトレジストによるパター
ニングの工程を削減することにより、安価な薄膜トラン
ジスタを製造できる製造方法を提供する。 【解決手段】 絶縁性基板１０３上の半導体層２０１上
に、ゲート電極１０８とｎ型イオン遮蔽膜２０３・２０
４を形成後、該ゲート電極１０８にゲート陽極酸化膜１
０９を形成する。次に、ｎ型イオンを注入後、該ゲート
陽極酸化膜１０９とのエッチングレート差により該ｎ型
イオン遮蔽膜２０３・２０４を除去する。次に、ソース
・ドレイン電極１１１を形成後、半導体層の形状を該ゲ
ート電極１０８およびソース・ドレイン電極１１１の平
面形状を利用して加工し、該ソース・ドレイン電極１１
１にソース・ドレイン陽極酸化膜１１３を形成後、該ソ
ース・ドレイン陽極酸化膜１１３とのエッチングレート
差によりｐ型イオン注入層１０６・２０６を露出させｐ
型イオンを注入する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等の
スイッチング素子として用いられるトップゲート構造の
薄膜トランジスタの製造方法に関するものである。

【０００２】

【従来の技術】近年の液晶表示装置では、同一基板上に
表示画面と駆動回路とを一体形成した、いわゆるドライ
バモノリシック型の液晶表示装置が開発されており、小
型化・高精細化が進んでいる。

【０００３】ドライバモノリシック型の液晶表示装置で
は、ｎ型半導体とｐ型半導体とを同一基板上に形成する
必要がある。

【０００４】薄膜トランジスタの構造には、大きく分け
て２通り、すなわちボトムゲート構造とトップゲート構
造がある。ボトムゲート構造は、ａ−Ｓｉを半導体層と
して、ゲート電極を該半導体層の直下に形成するもので
ある。一方、トップゲート構造は、多結晶Ｓｉを半導体
層として、ゲート電極を該半導体層の直上に形成するも
のである。なお、多結晶Ｓｉは、ａ−Ｓｉと比べてキャ
リア移動度が高いため、ドライバモノリシック型の液晶
表示装置には必要不可欠である。

【０００５】従来の、多結晶Ｓｉを半導体層としたトッ
プゲート構造の薄膜トランジスタの製造方法を、図１２
（ａ）〜（ｅ）に基づいて以下に説明する。

【０００６】まず、図１２（ａ）に示すように、絶縁性
基板４０１上にａ−Ｓｉを成膜して半導体層４０２を形
成する。

【０００７】つぎに、図１２（ｂ）に示すように、レー
ザー照射等により、上記の半導体層４０２のａ−Ｓｉを
多結晶化した後、適当な形状に加工する。

【０００８】つぎに、図１２（ｃ）に示すように、上記
の多結晶半導体層４０２上にゲート絶縁膜４０３および
ゲート電極４０４を成膜した後、該ゲート電極４０４を
適当な形状に加工する。つづいて、上記のゲート電極４
０４をその直下のチャネル領域４０５に対する遮蔽膜と
しつつ、不純物イオンとしてｐ型半導体にはボロンイオ
ン（Ｂ⁺ ）を、ｎ型半導体にはリンイオン（Ｐ⁺ ）を、
上記の半導体層４０２に注入してイオン注入層４０６を
形成する。

【０００９】つぎに、図１２（ｄ）に示すように、上記
のゲート電極４０４およびゲート絶縁膜４０３上に、酸
化シリコン（ＳｉＯ₂ ）または窒化シリコン（Ｓｉ
Ｎ_X ）等を成膜して層間絶縁膜４０７を形成する。つづ
いて、上記のイオン注入層４０６の直上にある上記の層
間絶縁膜４０７およびゲート絶縁膜４０３に、該イオン
注入層４０６に達するコンタクトホール４０８を開孔す
る。

【００１０】最後に、図１２（ｅ）に示すように、上記
の層間絶縁膜４０７およびコンタクトホール４０８上
に、ソース・ドレイン電極４０９を成膜し、適当な形状
に加工する。

【００１１】従来より、前記のｐ型半導体とｎ型半導体
とを造り分ける手段の一つとして、フォトレジストによ
る遮蔽が行われている。しかしながら、一般に、フォト
レジストはイオン注入時の基板表面温度の上昇により著
しく硬化するため、後の剥離工程において除去すること
が困難になるという問題が生じる。

【００１２】そこで、イオン注入時の遮蔽膜として、フ
ォトレジストの代わりにゲート電極を用いる方法が、特
開平４−１１９６６４号公報に開示されている。上記の
公報による薄膜トランジスタの製造方法について、図１
２および図１３を用いて以下に説明する。

【００１３】前記したように、まず、絶縁性基板４０１
上に、ａ−Ｓｉを成膜し、レーザー照射等により多結晶
化した後、適当な形状に加工して多結晶半導体層４０２
を形成する（図１２（ａ）・（ｂ））。

【００１４】つぎに、図１３（ａ）に示すように、上記
の半導体層４０２の上にゲート絶縁膜４０３およびゲー
ト電極４０４を成膜する。つづいて、上記のゲート電極
４０４を所定の形状に加工して、ｐ型薄膜トランジスタ
５０１の全面を遮蔽するとともに、ｎ型薄膜トランジス
タ５０２のチャネル領域４０５の直上を遮蔽する。その
後、基板全面にリンイオンを注入して、上記のｎ型薄膜
トランジスタ５０２の半導体層５０４を形成する。

【００１５】つぎに、図１３（ｂ）に示すように、上記
のｐ型薄膜トランジスタ５０１のゲート電極４０４を所
定の形状に再加工した後、基板全面にボロンイオンを注
入して、該ｐ型薄膜トランジスタ５０１の半導体層５０
３を形成する。

【００１６】なお、前記のｎ型半導体層５０４には、リ
ンイオンとボロンイオンの両方が注入されることになる
が、ボロンイオンの注入量はリンイオンの注入量よりも
少なくする。これにより、上記のｎ型半導体層５０４に
注入される２種のイオンの注入量を差し引きすれば、リ
ンイオンの注入量の方が多くなる。したがって、上記の
ｎ型半導体層５０４が失われることはない。

【００１７】

【発明が解決しようとする課題】しかしながら、従来
の、多結晶Ｓｉを半導体層としたトップゲート構造の薄
膜トランジスタの製造方法では、図１２（ａ）〜（ｅ）
に示したように、半導体層４０２を所定の形状に加工し
た後、該半導体層４０２の上にゲート絶縁膜４０３、ゲ
ート電極４０４、層間絶縁膜４０７、ソース・ドレイン
電極４０９と順に積層している。上記の方法では、ゲー
ト電極４０４の形状（図１２（ｃ））およびコンタクト
ホール４０８（図１２（ｄ））を加工する工程に加え
て、半導体層４０２の形状（図１２（ｂ））およびソー
ス・ドレイン電極４０９の形状（図１２（ｅ））を加工
する工程において、フォトレジストによるパターニング
が必要である。

【００１８】また、前記の特開平４−１１９６６４号公
報では、リンイオン注入後、ゲート電極４０４を再加工
するときに、フォトレジストによるパターニングが必要
である。この結果、薄膜トランジスタを製造するのに必
要なパターニングの工程数は、フォトレジストをイオン
注入の遮蔽膜として用いる場合と同じとなる。薄膜トラ
ンジスタ製造におけるフォトレジストによるパターニン
グは、レジスト等の部材を必要とすることに加え、イオ
ン注入によって著しく硬化したフォトレジストの除去と
いう困難な工程を必要とする。その結果、薄膜トランジ
スタの価格が高額になるという問題が生じる。

【００１９】本発明は、上記の問題点を解決するために
なされたもので、その目的は、フォトレジストを使用せ
ずに、半導体層の形状を加工するとともに、ゲート電極
およびソース・ドレイン電極を再加工し、フォトレジス
トによるパターニングの工程数を削減させ、製造工程全
体の工程数の削減を図ることにより、安価にしかも容易
に薄膜トランジスタを製造できる薄膜トランジスタの製
造方法を提供することにある。

【００２０】

【課題を解決するための手段】請求項１の薄膜トランジ
スタの製造方法は、上記の課題を解決するために、絶縁
性基板上に半導体層を形成する第１の工程と、上記の半
導体層のチャネル領域を、ゲート絶縁膜およびゲート電
極により被覆する第２の工程と、上記の半導体層のソー
ス・ドレイン領域に、イオン注入してｎ型特性およびｐ
型特性の少なくとも一方の特性のイオン注入層を形成す
る第３の工程と、上記のイオン注入層と電気的に接続さ
れるソース・ドレイン電極を配する第４の工程と、上記
の半導体層を、上記のゲート電極およびソース・ドレイ
ン電極の平面形状を利用して加工する第５の工程とを少
なくとも含むことを特徴としている。

【００２１】上記の構成により、ゲート電極およびソー
ス・ドレイン電極の平面形状を利用して半導体層の加工
を行うため、従来必要であった、半導体層形成時のフォ
トレジストによるパターニングを削減することができ
る。

【００２２】このように、薄膜トランジスタの製造にお
いて、フォトレジストによるパターニングの工程数を削
減することにより、フォトレジストによるパターニング
に必要なレジスト等の部材、およびイオン注入によって
著しく硬化したフォトレジストの除去という困難な工程
を削減することができる。その結果、薄膜トランジスタ
を安価にしかも容易に製造することができる。

【００２３】請求項２の薄膜トランジスタの製造方法
は、上記の課題を解決するために、請求項１の構成に加
えて、上記の半導体層をｎ型特性のイオン注入層と、ｐ
型特性のイオン注入層とに分けるために、該半導体層へ
のイオン注入を２回に分けて行う場合、１回目のイオン
注入前に、上記のゲート電極用の導電性膜を用いて、２
回目に形成されるべきイオン注入層の直上を被覆してイ
オン遮蔽膜を形成し、かつ、上記のイオン遮蔽膜以外の
導電性膜を陽極酸化し、１回目のイオン注入後に、上記
のイオン遮蔽膜を除去することを特徴としている。

【００２４】上記の構成により、１回目のイオン注入前
に、２回目に形成されるべきイオン注入層を被覆してい
るイオン遮蔽膜を非陽極酸化膜とすることで、このイオ
ン遮蔽膜を除去する際に、他の陽極酸化された導電性膜
とのエッチングレート差を利用して、該イオン遮蔽膜の
みを除去することができる。これにより、従来、イオン
遮蔽膜を再加工するために必要であった、フォトレジス
トによるパターニングを削減することができる。これに
より、薄膜トランジスタの製造工程数を削減することが
できるので、さらに製造コストを下げることができる。

【００２５】請求項３の薄膜トランジスタの製造方法
は、請求項１および２の構成において、上記の課題を解
決するために、上記の半導体層をｎ型特性のイオン注入
層と、ｐ型特性のイオン注入層とに分けるために、該半
導体層へのイオン注入を２回に分けて行う場合、２回目
のイオン注入前に、上記のソース・ドレイン電極用の導
電性膜を用いて、該半導体層のエッチングマスクを形成
し、かつ、上記のソース・ドレイン配線表面および１回
目のイオン注入層の直上のソース・ドレイン電極表面を
陽極酸化し、上記の第５の工程の後に、上記のソース・
ドレイン電極用の導電性膜の非陽極酸化部分のみを除去
した後、２回目のイオン注入を行うことを特徴としてい
る。

【００２６】上記の構成により、請求項１または２の作
用に加えて、２回目のイオン注入を行う前に、上記の半
導体層の平面形状が加工された後、除去する必要のある
上記のエッチングマスクを非陽極酸化膜とすることで、
陽極酸化された他の導電性膜とのエッチングレート差を
利用して、該エッチングマスクを除去することができ
る。これにより、従来、２回目にイオン注入するべき領
域を露出させるために必要であった、フォトレジストに
よるパターニングを削減することができる。したがっ
て、薄膜トランジスタの製造工程数を削減することがで
き、さらに製造コストを下げることができる。

【００２７】たとえば、１回目のイオン注入によってｎ
型半導体層を形成し、２回目のイオン注入によってｐ型
半導体層を形成する場合、２回目のイオン注入を行う前
に、上記の半導体層の平面形状が加工された後、除去す
る必要のあるｐ型薄膜トランジスタのソース・ドレイン
電極を非陽極酸化膜とすることで、陽極酸化された他の
ソース・ドレイン電極およびソース・ドレイン配線との
エッチングレート差を利用して、該ｐ型薄膜トランジス
タのソース・ドレイン電極を除去することができる。こ
れにより、従来、２回目にイオン注入するべき領域を露
出させるために必要であった、フォトレジストによるパ
ターニングを削減することができる。したがって、薄膜
トランジスタの製造工程数を削減することができ、さら
に製造コストを下げることができる。

【００２８】

【発明の実施の形態】本発明の一実施の形態について図
１ないし図１１に基づいて説明すれば、以下のとおりで
ある。ただし、本実施の形態では、ｎ型特性およびｐ型
特性の薄膜トランジスタを同一基板上に形成する場合に
ついて説明する。

【００２９】一般に、薄膜トランジスタにおけるソース
・ドレイン領域のｎ型半導体層およびｐ型半導体層の形
成方法は、下記のいずれかのイオン注入手順をとる。

【００３０】（１）１回目のイオン注入によってｎ型半
導体層を形成し、２回目のイオン注入によってｐ型半導
体層を形成する。

【００３１】（２）１回目のイオン注入によってｐ型半
導体層を形成し、２回目のイオン注入によってｎ型半導
体層を形成する。

【００３２】以下の本実施の形態では、前記の（１）の
手順に関して説明するが、（２）の手順についても、イ
オン注入手順以外は以下の製造方法と同一である。

【００３３】なお、本発明の製造方法を液晶表示装置に
適用する場合は、画素制御の薄膜トランジスタ極性を１
回目のイオン注入によって形成する。すなわち、画素に
ｎ型薄膜トランジスタを採用する場合には、前記の
（１）の手順でイオン注入を行い、画素にｐ型薄膜トラ
ンジスタを採用する場合には、前記の（２）の手順でイ
オン注入を行う。

【００３４】本実施の形態に係る薄膜トランジスタとし
て、例えば図２に示すように、ｎ型特性の薄膜トランジ
スタ（以下、単にｎ型薄膜トランジスタと称する）１０
１と、ｐ型特性の薄膜トランジスタ（以下、単にｐ型薄
膜トランジスタと称する）１０２とが絶縁性基板１０３
上に形成されているものについて説明する。

【００３５】上記のｎ型薄膜トランジスタ１０１は、絶
縁性基板１０３上に形成されたチャネル領域であるｉ型
半導体層１０４およびｎ型半導体層１０５と、ゲート絶
縁膜１０７とを介して所定のパターンでゲート電極１０
８が形成され、このゲート電極１０８と第１層間絶縁膜
１１０を介してソース・ドレイン電極１１１が形成され
たものである。

【００３６】上記のゲート電極１０８は、上記のｉ型半
導体層１０４に対応する位置に形成されるとともに、そ
の表面にゲート陽極酸化膜１０９が形成されている。

【００３７】上記のソース・ドレイン電極１１１は、上
記のゲート電極１０８とは第１層間絶縁膜１１０により
絶縁され、かつ、上記のｎ型半導体層１０５とは電気的
に接続されるように形成されるとともに、その表面にソ
ース・ドレイン陽極酸化膜１１３が形成されている。な
お、このソース・ドレイン電極１１１は、ソース・ドレ
イン配線１１２と一体に所定のパターンに形成されてい
るものとする。

【００３８】さらに、上記のゲート陽極酸化膜１０９お
よびソース・ドレイン陽極酸化膜１１３を覆うように、
第２層間絶縁膜１１４が形成されている。

【００３９】一方、上記のｐ型薄膜トランジスタ１０２
は、絶縁性基板１０３上に形成されたｉ型半導体層１０
４、オフセット領域２０６およびｐ型半導体層１０６
と、ゲート絶縁膜１０７とを介して所定のパターンでゲ
ート電極１０８が形成され、このゲート電極１０８と第
１層間絶縁膜１１０を介してソース・ドレイン配線１１
２が所定のパターンで形成されたものである。

【００４０】上記のゲート電極１０８は、ｉ型半導体層
１０４に対応する位置に形成されるとともに、その表面
にゲート陽極酸化膜１０９が形成されている。

【００４１】上記のソース・ドレイン配線１１２は、上
記のゲート電極１０８とは第２層間絶縁膜１１４によっ
て絶縁され、かつ、導電性膜１１５によってｐ型半導体
層１０６と電気的に接続されるように形成されるととも
に、その表面にソース・ドレイン陽極酸化膜１１３が形
成されている。

【００４２】ここで、上記の構成の薄膜トランジスタの
製造方法について、図１および図３〜図８を参照しなが
ら以下に説明する。

【００４３】はじめに、上記の薄膜トランジスタの製造
方法について、図１を用いて簡単に説明する。

【００４４】図１（ａ）に示す製造工程は、まず、絶縁
性基板１０３上に、半導体層２０１、ゲート絶縁膜１０
７、および導電性膜を積層した後、該導電性膜をゲート
電極１０８およびゲート配線２０２（図３）の形状に加
工する。つぎに、上記のゲート電極１０８およびゲート
配線２０２の表面を陽極酸化し、ゲート陽極酸化膜１０
９を形成する。

【００４５】なお、上記のゲート絶縁膜１０７は、上記
の半導体層２０１を加工していない状態で形成する。ま
た、上記の導電性膜は、ｎ型イオン遮蔽膜２０３・２０
４の部分にも残しておく。さらに、上記のｎ型イオン遮
蔽膜２０３・２０４は、陽極酸化しないために、上記の
ゲート電極１０８およびゲート配線２０２と電気的に絶
縁されているように加工する。

【００４６】つぎに、図１（ｂ）に示す製造工程は、ま
ず、リンイオン（Ｐ⁺ ）を注入してｎ型半導体層１０５
を形成する。つづいて、上記のｎ型イオン遮蔽膜２０３
・２０４を除去し、第１層間絶縁膜１１０を成膜した
後、第１コンタクトホール２０５を開孔する。

【００４７】なお、前記のゲート電極１０８、ゲート配
線２０２およびｎ型イオン遮蔽膜２０３・２０４直下の
領域の半導体層には、リンイオンが注入されないため、
ｉ型半導体層１０４のままである。また、上記の半導体
層２０１へリンイオンを注入した後、導電性膜とその陽
極酸化膜のエッチングレートの差を利用してエッチング
時間を制御することにより、フォトレジストによるパタ
ーニングを行わずに、上記のゲート電極１０８と同一素
材で形成されたｎ型イオン遮蔽膜２０３・２０４のみを
除去することができる。

【００４８】つぎに、図１（ｃ）に示す製造工程は、ま
ず、上記の第１層間絶縁膜１１０および第１コンタクト
ホール２０５の上部に導電性膜を成膜し、該導電性膜を
加工してソース・ドレイン電極１１１およびソース・ド
レイン配線１１２を形成する。つづいて、上記のソース
・ドレイン電極１１１およびソース・ドレイン配線１１
２の直下の領域以外の第１層間絶縁膜１１０、ゲート絶
縁膜１０７、および半導体層を除去して、半導体層の平
面形状を加工する。

【００４９】なお、上記のｐ型薄膜トランジスタ１０２
のソース・ドレイン電極１１１は、ｐ型半導体層１０６
のエッチングマスクとして利用した後で除去するため、
上記のｐ型薄膜トランジスタ１０２のソース・ドレイン
配線１１２とは絶縁されて形成される。また、上記の第
１層間絶縁膜１１０、ゲート絶縁膜１０７、および半導
体層を除去する時、上記のソース・ドレイン電極１１１
およびソース・ドレイン配線１１２がエッチングマスク
として働くため、その直下の領域は除去されずに残る。
同様に、前記のゲート陽極酸化膜１０９もエッチングマ
スクとして働くため、前記のゲート電極１０８およびゲ
ート配線２０２の直下の領域も除去されずに残る。

【００５０】つぎに、図１（ｄ）に示す製造工程は、ま
ず、上記のソース・ドレイン配線１１２の表面を陽極酸
化して、ソース・ドレイン陽極酸化膜１１３を形成す
る。つづいて、表面陽極酸化されていない前記のｐ型薄
膜トランジスタ１０２のソース・ドレイン電極１１１
と、その直下の領域の第１層間絶縁膜１１０およびゲー
ト絶縁膜１０７を除去する。つぎに、ボロンイオン（Ｂ
⁺ ）を注入してｐ型半導体層１０６を形成する。

【００５１】なお、上述した図１（ｃ）に示す製造工程
において、前記のｐ型薄膜トランジスタ１０２のソース
・ドレイン電極１１１とソース・ドレイン配線１１２は
絶縁されて形成されるため、該ｐ型薄膜トランジスタ１
０２のソース・ドレイン電極１１１の表面は陽極酸化さ
れない。したがって、導電性膜とその陽極酸化膜のエッ
チングレートの差を利用してエッチング時間を制御する
ことにより、フォトレジストによるパターニングを行わ
ずに、表面陽極酸化されていない上記のｐ型薄膜トラン
ジスタ１０２のソース・ドレイン電極１１１と、その直
下の領域の第１層間絶縁膜１１０およびゲート絶縁膜１
０７のみを除去することができる。また、上記のｐ型薄
膜トランジスタ１０２のゲート電極１０８直下の近傍の
領域には、弱いｐ型特性の半導体層であるオフセット領
域２０６が形成される。

【００５２】つぎに、図１（ｅ）に示す製造工程は、ま
ず、第２層間絶縁膜１１４を成膜し、第２コンタクトホ
ール２０７を開孔する。

【００５３】なお、上記の第２コンタクトホール２０７
のエッチングに併せて、ゲート配線端子２０８（図７）
の端子表面の陽極酸化膜およびソース・ドレイン配線１
１２の端子表面（図示しない）の陽極酸化膜も除去す
る。また、ソース・ドレイン配線分断箇所２０９（図
７）のソース・ドレイン陽極酸化膜１１３も除去する。
また同様に、ゲート配線分断箇所（図示しない）のゲー
ト陽極酸化膜１０９も除去する。

【００５４】最後に、図１（ｆ）に示す製造工程は、ま
ず、導電性膜を成膜し、該導電性膜を加工して導電性膜
１１５を形成する。つづいて、ソース・ドレイン配線分
断箇所２０９でソース・ドレイン配線１１２を分断す
る。同様に、ゲート配線２０２を分断する。

【００５５】つぎに、上記の構成の薄膜トランジスタの
製造方法について、図３ないし図８を用いてさらに詳細
に説明する。

【００５６】まず、図１（ａ）に示す製造工程につい
て、図３（ａ）（ｂ）を用いて詳細に説明する。

【００５７】はじめに、絶縁性基板１０３上に、プラズ
マＣＶＤ（Chemical Vapor Deposition ）または減圧Ｃ
ＶＤ等によってａ−Ｓｉを５０ｎｍ成膜した後、レーザ
ー照射等によって多結晶化して半導体層２０１を形成す
る。

【００５８】つぎに、上記の半導体層２０１を加工して
いない状態で、プラズマＣＶＤによってＳｉＯ₂ 等を１
００ｎｍ成膜してゲート絶縁膜１０７を形成する。つづ
いて、スパッタ等によってＡｌ等の導電性膜を３００ｎ
ｍ成膜した後、該導電性膜をゲート電極１０８およびゲ
ート配線２０２の形状に加工する。

【００５９】このとき、後の工程でｎ型イオンを注入す
る時に、イオン遮蔽する部分にも上記の導電性膜を残し
ておく。ここでは、ｎ型イオンの遮蔽ために、ｐ型イオ
ン注入領域（ｐ型半導体層１０６）の直上部分、および
ソース・ドレイン配線１１２が形成される領域の直下部
分に、それぞれｎ型イオン遮蔽膜２０３・２０４として
Ａｌを残す。ただし、ゲート電極１０８およびゲート配
線２０２は電気的にすべて接続されるように加工するの
に対し、上記のｎ型イオン遮蔽膜２０３・２０４は該ゲ
ート電極１０８およびゲート配線２０２と電気的に絶縁
されるように加工する。

【００６０】なお、上記のゲート電極１０８、ゲート配
線２０２およびｎ型イオン遮蔽膜２０３・２０４のＡｌ
の加工は、フォトレジストによってパターニングした
後、塩素系ガスを用いたドライエッチング法か、リン酸
等を用いたウェットエッチング法によって行う。

【００６１】つづいて、上記のゲート電極１０８、ゲー
ト配線２０２およびｎ型イオン遮蔽膜２０３・２０４の
Ａｌを加工した後、酒石酸アンモニウム等の化成液を用
いて、上記のゲート電極１０８およびゲート配線２０２
の表面の３０ｎｍ程度に陽極酸化を施し、ゲート陽極酸
化膜１０９を形成する。ただし、後の工程でｎ型イオン
を注入する時に、イオン遮蔽を行うｎ型イオン遮蔽膜２
０３・２０４は、ゲート電極１０８およびゲート配線２
０２と電気的に絶縁されているため、陽極酸化されな
い。

【００６２】つぎに、図１（ｂ）に示す製造工程につい
て、図４（ａ）（ｂ）を用いて詳細に説明する。

【００６３】はじめに、前記のゲート電極１０８および
ゲート配線２０２の表面陽極酸化の処理の後、ホスフィ
ン（ＰＨ₃ ）ガス等を用いてリンイオン（Ｐ⁺ ）を１．
０×１０¹⁵ｃｍ^-2注入し、ｎ型半導体層１０５を形成す
る。このとき、前記のＡｌを残したゲート電極１０８、
ゲート配線２０２およびｎ型イオン遮蔽膜２０３・２０
４直下の領域の半導体層には、リンイオンが注入されな
いためにｉ型半導体層１０４のままである。これに対
し、上記のＡｌ直下の領域以外ではゲート絶縁膜１０７
を通してリンイオンが注入されるため、ｎ型半導体層１
０５が形成されることになる。

【００６４】つづいて、ｎ型半導体層１０５を形成した
後、上記のｎ型イオン遮蔽膜２０３・２０４をエッチン
グによって除去する。具体的には、陽極酸化膜のエッチ
ングレートがＡｌのエッチングレートよりも十分に遅い
ため、このエッチングレートの差を利用してエッチング
時間を制御することにより、表面にゲート陽極酸化膜１
０９が形成されているゲート電極１０８およびゲート配
線２０２を残したまま、Ａｌのｎ型イオン遮蔽膜２０３
・２０４のみを除去することができる。

【００６５】なお、上記のエッチング時間の制御は、エ
ッチング方法に応じて以下のようにして行われる。

【００６６】・塩素系ガスを用いたドライエッチング法
の場合 Ａｌ原子のプラズマ発光ピーク（波長３９６ｎｍ等）を
測定し、該発光ピークが最初に減少飽和した時刻をもっ
て、エッチングを終了する。

【００６７】・リン酸等を用いたウェットエッチング法
の場合 前記のＡｌのｎ型イオン遮蔽膜２０３・２０４の位置に
おける反射率を測定し、反射率が減少飽和した時刻をも
って、エッチングを終了する。

【００６８】上述のように、ｎ型イオン遮蔽膜２０３・
２０４を形成することで、ゲート電極の再加工時に、フ
ォトレジストによるパターニングを行わずに、ｎ型イオ
ン注入領域と非注入領域とを造り分けることができる。
そして、ゲート電極１０８およびゲート配線２０２を表
面陽極酸化してゲート陽極酸化膜１０９を形成すること
により、フォトレジストによるパターニングを行わず
に、半導体層２０１へリンイオンを注入した後、エッチ
ングレート差を利用して、上記のゲート電極１０８と同
一素材で形成されたｎ型イオン遮蔽膜２０３・２０４の
みを除去することができる。

【００６９】つぎに、ゲート電極１０８とソース・ドレ
イン電極１１１とを電気的に絶縁するため、プラズマＣ
ＶＤを用いてＳｉＯ₂ またはＳｉＮ_X 等を４００ｎｍ成
膜して、第１層間絶縁膜１１０を形成する。

【００７０】つづいて、リンイオンを注入したｎ型半導
体層１０５とソース・ドレイン電極１１１を電気的に接
続するため、ｎ型半導体層１０５の直上の前記の第１層
間絶縁膜１１０およびゲート絶縁膜１０７に、第１コン
タクトホール２０５を開孔する。ただし、ｐ型イオン注
入領域の直上には、この時点ではコンタクトホールを開
孔しない。

【００７１】このとき、第１コンタクトホール２０５の
加工は、予めレジスト等で作られたパターンをエッチン
グマスクにして、第１層間絶縁膜１１０およびゲート絶
縁膜１０７のＳｉＯ₂ またはＳｉＮ_X をフッ化アンモニ
ウム等を用いてエッチングすることにより行う。

【００７２】つぎに、図１（ｃ）に示す製造工程につい
て、図５（ａ）（ｂ）を用いて詳細に説明する。

【００７３】はじめに、前記の第１コンタクトホール２
０５を開孔した後、スパッタ等によってＡｌ等の導電性
膜を５００ｎｍ成膜し、所定の形状に加工することによ
り、ソース・ドレイン電極１１１およびソース・ドレイ
ン配線１１２を形成する。

【００７４】なお、ソース・ドレイン電極１１１および
ソース・ドレイン配線１１２のＡｌの加工は、ゲート電
極１０８およびゲート配線２０２と同様、フォトレジス
トによってパターニングした後、塩素系ガスを用いたド
ライエッチング法か、リン酸等を用いたウェットエッチ
ング法によって行う。

【００７５】このとき、ソース・ドレイン電極１１１
は、ｎ型半導体層１０５およびｐ型半導体層１０６の直
上をすべて被覆するように形成し、かつ該ソース・ドレ
イン電極１１１はソース・ドレイン配線１１２に対し、
ｎ型薄膜トランジスタ１０１の場合は電気的にすべて接
続し、ｐ型薄膜トランジスタ１０２の場合は電気的に絶
縁するように形成する。なお、配線と絶縁されて形成さ
れるｐ型薄膜トランジスタ１０２のソース・ドレイン電
極１１１は、後の工程で除去するため、厳密には電極と
してではなく、ｐ型半導体層１０６のエッチングマスク
として働いている。

【００７６】また、液晶表示装置において画素制御する
薄膜トランジスタの場合は、信号入力側の電極と配線を
電気的に接続し、画素電極側の電極と配線を電気的に絶
縁する。なお、配線と絶縁されて形成される画素制御薄
膜トランジスタの画素電極側の電極は、後の工程で除去
するため、厳密には電極としてではなく半導体層のエッ
チングマスクとして働いている。

【００７７】つぎに、ソース・ドレイン電極１１１およ
びソース・ドレイン配線１１２の平面形状をエッチング
マスクとして、第１層間絶縁膜１１０およびゲート絶縁
膜１０７を除去し、さらに半導体層の平面形状を加工す
る。

【００７８】なお、ＳｉＯ₂ またはＳｉＮ_X からなる前
記の第１層間絶縁膜１１０およびゲート絶縁膜１０７の
除去は、フッ化メタン（ＣＨＦ₃ ）等のフッ素系ガスを
用いたドライエッチング法によって行う。前記の加工方
法によれば、Ａｌからなるソース・ドレイン電極１１１
およびソース・ドレイン配線１１２がエッチングマスク
として働くため、その直下の領域の第１層間絶縁膜１１
０は除去されずに残る。また、Ａｌが陽極酸化されたゲ
ート陽極酸化膜１０９を表面に形成されたゲート電極１
０８およびゲート配線２０２もエッチングマスクとして
働くため、その直下の領域のゲート絶縁膜１０７も除去
されずに残る。

【００７９】つぎに、第１層間絶縁膜１１０およびゲー
ト絶縁膜１０７の除去に続けて、フッ化炭素（ＣＦ₄ ）
等のフッ素系ガスを用いたドライエッチング法を行い、
半導体層の平面形状を加工する。

【００８０】以上の結果、ソース・ドレイン電極１１１
およびソース・ドレイン配線１１２の直下の領域と、ゲ
ート電極１０８およびゲート配線２０２の直下の領域の
半導体層が残ることになる。

【００８１】上述のように、ソース・ドレイン電極１１
１およびソース・ドレイン配線１１２と、ゲート陽極酸
化膜１０９を表面に形成されたゲート電極１０８および
ゲート配線２０２をエッチングマスクとして利用するこ
とにより、フォトレジストによるパターニングを行わず
に半導体層の平面形状を加工することができる。

【００８２】つぎに、図１（ｄ）に示す製造工程につい
て、図６（ａ）（ｂ）を用いて詳細に説明する。

【００８３】はじめに、図５（ａ）（ｂ）に示した状態
のソース・ドレイン配線１１２に対して、酒石酸アンモ
ニウム等の化成液を用いて、その表面の３０ｎｍ程度を
陽極酸化して、ソース・ドレイン陽極酸化膜１１３を形
成する。なお、ｎ型薄膜トランジスタでは、ソース・ド
レイン電極１１１とソース・ドレイン配線１１２が電気
的に導通しているため、ソース・ドレイン電極１１１も
表面陽極酸化され、ソース・ドレイン陽極酸化膜１１３
が形成される。

【００８４】そして、上記のソース・ドレイン陽極酸化
膜１１３を形成した後、塩素系ガスを用いたドライエッ
チング法によって、表面陽極酸化されていないｐ型薄膜
トランジスタ１０２のソース・ドレイン電極１１１を除
去する。なお、ｐ型薄膜トランジスタ１０２のソース・
ドレイン配線１１２の表面と、ｎ型薄膜トランジスタ１
０１のソース・ドレイン電極１１１およびソース・ドレ
イン配線１１２の表面には、陽極酸化されてソース・ド
レイン陽極酸化膜１１３が形成されている。そして、上
記のソース・ドレイン陽極酸化膜１１３がエッチングマ
スクとして働くため、該ソース・ドレイン陽極酸化膜１
１３直下の領域のＡｌは除去されずに残ることになる。

【００８５】具体的には、陽極酸化膜のエッチングレー
トがＡｌのエッチングレートよりも十分に遅いため、こ
のエッチングレートの差を利用してエッチング時間を制
御することにより、表面陽極酸化されていないｐ型薄膜
トランジスタ１０２のソース・ドレイン電極１１１のみ
を除去することができる。

【００８６】つぎに、上記のｐ型薄膜トランジスタ１０
２のソース・ドレイン電極１１１を除去した後、フッ化
メタン（ＣＨＦ₃ ）等のフッ素系ガスを用いて、該ｐ型
薄膜トランジスタ１０２のソース・ドレイン電極１１１
直下の領域の第１層間絶縁膜１１０およびゲート絶縁膜
１０７を除去する。

【００８７】以上の工程によって、ｐ型イオン注入領
域、すなわちｐ型半導体層１０６およびオフセット領域
２０６が露出した。

【００８８】つぎに、ジボラン（Ｂ₂ Ｈ₆ ）ガス等を用
いて、ボロンイオン（Ｂ⁺ ）を１．２×１０¹⁵ｃｍ^-2注
入し、ｐ型半導体層１０６を形成する。なお、ボロンイ
オンを注入する領域の中で、ゲート電極１０８直下の近
傍の領域には、すでにリンイオン（Ｐ⁺ ）が注入されて
おり、ｎ型の半導体層となっている。しかし、上記の領
域にすでに注入されたリンイオンよりも、新たに注入さ
れるボロンイオンのドーズ量の方が多い。したがって、
結局、注入されるイオンの量を差し引きすれば、上記の
領域はｐ型の半導体層となる。ただ、先のリンイオン注
入時にｎ型イオン遮蔽膜２０３により遮蔽した領域、す
なわちｐ型半導体層１０６よりはｐ型が弱いので、結果
的に弱いｐ型半導体層であるオフセット領域２０６が形
成されることになる。

【００８９】なお、このオフセット領域２０６は、トッ
プゲート構造の薄膜トランジスタにおいて、弊害となる
オフ電流を減少させる効果がある。

【００９０】以上の工程により、フォトレジストによる
パターニングを行わずに、ｎ型半導体層１０５とｐ型半
導体層１０６とを同一基板上に造り分けることができ
る。

【００９１】つぎに、図１（ｅ）に示す製造工程につい
て、図７（ａ）（ｂ）を用いて詳細に説明する。

【００９２】はじめに、プラズマＣＶＤでＳｉＯ₂ また
はＳｉＮ_X 等を６００ｎｍ成膜し、第２層間絶縁膜１１
４を形成する。つづいて、ｐ型薄膜トランジスタ１０２
のｐ型半導体層１０６とソース・ドレイン配線１１２と
を電気的に接続するため、ｐ型半導体層１０６直上の上
記の第２層間絶縁膜１１４と、ソース・ドレイン配線１
１２直上の上記の第２層間絶縁膜１１４およびソース・
ドレイン陽極酸化膜１１３に、第２コンタクトホール２
０７を開孔する。

【００９３】このとき、上記の第２コンタクトホール２
０７の加工は、予めレジスト等で作られたパターンをエ
ッチングマスクにして、まず、フッ化アンモニウム等を
用いて、ＳｉＯ₂ またはＳｉＮ_X からなる前記の第２層
間絶縁膜１１４をエッチングする。つづいて、六価クロ
ム酸等を用いたウェットエッチング法または塩化ボロン
（ＢＣｌ₃ ）等を用いたドライエッチング法により、Ａ
ｌの酸化膜である前記のソース・ドレイン陽極酸化膜１
１３をエッチングする。

【００９４】このとき、前記のソース・ドレイン陽極酸
化膜１１３のエッチングに併せて、ゲート配線２０２の
ゲート配線端子２０８の端子表面の陽極酸化膜およびソ
ース・ドレイン配線１１２の端子表面（図示しない）の
陽極酸化膜にも、エッチングを施して除去する。また、
前記のソース・ドレイン配線１１２同士は互いに接続し
ているので、不要な接続部分であるソース・ドレイン配
線分断箇所２０９のソース・ドレイン陽極酸化膜１１３
も併せて除去しておく。また同様に、前記のゲート配線
２０２同士の不要な接続部分であるゲート配線分断箇所
（図示しない）のゲート陽極酸化膜１０９も併せて除去
しておく。

【００９５】ただし、上記の除去部分のゲート配線およ
びソース・ドレイン配線自体は、後の工程で除去できる
ため、この時点では除去せずに残しておく。これは、こ
の時点で、上記のソース・ドレイン配線分断箇所２０９
を分断するために、ソース・ドレイン配線１１２自体の
除去を行うと、同時に前記のゲート配線端子２０８もエ
ッチングされ、ゲート配線端子２０８がなくなってしま
うからである。

【００９６】なお、液晶表示装置における画素制御薄膜
トランジスタにおいては、画素側配線上の第２層間絶縁
膜および陽極酸化膜をエッチングすることにより画素電
極とのコンタクトホールを開孔し、また併せて、ゲート
配線直上の該画素側配線の表面陽極酸化膜も除去してお
く。

【００９７】最後に、図１（ｆ）に示す製造工程につい
て、図８（ａ）（ｂ）を用いて詳細に説明する。

【００９８】はじめに、図７（ａ）（ｂ）に示したよう
に、各配線上に形成された第２層間絶縁膜１１４上に、
スパッタ等でＩＴＯ（Indium Tin Oxide）等の導電性膜
を１５０ｎｍ成膜し、導電性膜１１５を形成する。つづ
いて、ｐ型薄膜トランジスタ１０２の上部と、ゲート配
線２０２の端子部分であるゲート配線端子２０８および
ソース・ドレイン配線１１２の端子部分（図示しない）
の上部に、導電性膜を残すような所定の形状に該導電性
膜１１５を加工する。これによって、ｐ型半導体層１０
６とソース・ドレイン配線１１２とが導通される。

【００９９】このとき、上記の導電性膜１１５の加工
は、ウェットエッチング法によって行う。具体的には、
予めレジスト等で作られたパターンをエッチングマスク
にして、臭化水素酸（ＨＢｒ）等を用いて、ＩＴＯをエ
ッチングすることによって行う。

【０１００】なお、液晶表示装置の画素制御の薄膜トラ
ンジスタの場合、前記の導電性膜を画素電極によって形
成することができる。

【０１０１】最後に、ソース・ドレイン配線１１２の不
要な接続部分、すなわちソース・ドレイン配線分断箇所
２０９のソース・ドレイン配線１１２を除去して、ソー
ス・ドレイン配線１１２を分断する。同様に、ゲート配
線２０２の不要な接続部分（図示しない）のゲート配線
２０２を除去して、ゲート配線２０２を分断する。

【０１０２】ここで、ゲート配線２０２およびソース・
ドレイン配線１１２の除去の具体的な方法は以下のとお
りである。まず、塩素系ガスを用いたドライエッチング
法か、リン酸を用いたウェットエッチング法によって、
Ａｌからなるゲート配線２０２およびソース・ドレイン
配線１１２をエッチングして除去する。つづいて、フッ
素系ガスを用いて、ＳｉＯ₂ またはＳｉＮ_X からなる第
１層間絶縁膜１１０、ＳｉＯ₂ からなるゲート絶縁膜１
０７、およびＳｉからなる半導体層２０１をエッチング
して除去する。

【０１０３】このとき、最上部のＩＴＯ等からなる導電
性膜１１５は、塩素系ガスやフッ素系ガスによって除去
されないため、ゲート配線端子２０８はエッチングされ
ずに残る。これに対して、ＩＴＯなどの前記の導電性膜
１１５直下の領域以外の第２層間絶縁膜１１４は、フッ
素系ガスを用いたドライエッチング法によってエッチン
グされる。しかし、該第２層間絶縁膜１１４の膜厚（６
００ｎｍ）は第１層間絶縁膜１１０（４００ｎｍ）とゲ
ート絶縁膜１０７（１００ｎｍ）の膜厚の和よりも大き
いため、本実施例では１００ｎｍ程度（６００−４００
−１００＝１００ｎｍ）残ることになる。

【０１０４】以上のように、上記の薄膜トランジスタの
製造方法によれば、図３（ａ）（ｂ）〜５（ａ）（ｂ）
に示したように、半導体層２０１を所定の形状に加工す
ることなく、該半導体層２０１の上にゲート絶縁膜１０
７、ゲート電極１０８、第１層間絶縁膜１１０、ソース
・ドレイン電極１１１およびソース・ドレイン配線１１
２と順に積層する。そして、ソース・ドレイン電極１１
１およびソース・ドレイン配線１１２の形状は、フォト
レジストによってパターニングした後、加工する（図５
（ａ）（ｂ））。一方、半導体層の平面形状は、ソース
・ドレイン電極１１１およびソース・ドレイン配線１１
２の平面形状をエッチングマスクとして、加工する（図
５（ａ）（ｂ））。

【０１０５】これにより、上記の薄膜トランジスタの製
造方法によれば、半導体層の形状と、ソース・ドレイン
電極１１１およびソース・ドレイン配線１１２の形状を
加工する工程において、フォトレジストによるパターニ
ングの回数を削減することができる。

【０１０６】また、上記の薄膜トランジスタの製造方法
によれば、ゲート電極１０８およびｎ型イオン遮蔽膜２
０３・２０４を１回目のイオン注入の遮蔽膜として用い
た後、フォトレジストによるパターニングを行わずに該
ｎ型イオン遮蔽膜２０３・２０４を除去することができ
る。

【０１０７】また、上記の薄膜トランジスタの製造方法
によれば、ソース・ドレイン電極１１１およびソース・
ドレイン配線１１２を２回目のイオン注入の遮蔽膜とし
て用いた後、フォトレジストによるパターニングを行わ
ずにｐ型薄膜トランジスタ１０２のソース・ドレイン電
極１１１を除去することができる。

【０１０８】結局、上記の薄膜トランジスタの製造方法
によれば、フォトレジストによるパターニングの工程数
を削減することにより、フォトレジストによるパターニ
ングに必要なレジスト等の部材、およびイオン注入によ
って著しく硬化したフォトレジストの除去という困難な
工程を削減することができる。その結果、薄膜トランジ
スタを安価にしかも容易に製造することができる。

【０１０９】なお、図９ないし図１１に示すように、液
晶表示装置における画素制御薄膜トランジスタの場合、
ゲート配線直上の画素側配線（ゲート配線との交点）を
分断除去することで各画素電極を独立させることができ
る。

【０１１０】

【発明の効果】請求項１の発明の薄膜トランジスタの製
造方法は、以上のように、絶縁性基板上に半導体層を形
成する第１の工程と、上記の半導体層のチャネル領域
を、ゲート絶縁膜およびゲート電極により被覆する第２
の工程と、上記の半導体層のソース・ドレイン領域に、
イオン注入してｎ型特性およびｐ型特性の少なくとも一
方の特性のイオン注入層を形成する第３の工程と、上記
のイオン注入層と電気的に接続されるソース・ドレイン
電極を配する第４の工程と、上記の半導体層を、上記の
ゲート電極およびソース・ドレイン電極の平面形状を利
用して加工する第５の工程とを少なくとも含む構成であ
る。

【０１１１】それゆえ、ゲート電極およびソース・ドレ
イン電極の平面形状を利用して半導体層の加工を行うた
め、従来必要であった、半導体層形成時のフォトレジス
トによるパターニングを削減することができる。

【０１１２】このように、薄膜トランジスタの製造にお
いて、フォトレジストによるパターニングの工程数を削
減することにより、フォトレジストによるパターニング
に必要なレジスト等の部材、およびイオン注入によって
著しく硬化したフォトレジストの除去という困難な工程
を削減することができる。その結果、薄膜トランジスタ
を安価にしかも容易に製造することができるという効果
を奏する。

【０１１３】請求項２の発明の薄膜トランジスタの製造
方法は、以上のように、請求項１の構成に加えて、上記
の半導体層をｎ型特性のイオン注入層と、ｐ型特性のイ
オン注入層とに分けるために、該半導体層へのイオン注
入を２回に分けて行う場合、１回目のイオン注入前に、
上記のゲート電極用の導電性膜を用いて、２回目に形成
されるべきイオン注入層の直上を被覆してイオン遮蔽膜
を形成し、かつ、上記のイオン遮蔽膜以外の導電性膜を
陽極酸化し、１回目のイオン注入後に、上記のイオン遮
蔽膜を除去する構成である。

【０１１４】それゆえ、請求項１の構成による効果に加
えて、１回目のイオン注入前に、２回目に形成されるべ
きイオン注入層を被覆しているイオン遮蔽膜を非陽極酸
化膜とすることで、このイオン遮蔽膜を除去する際に、
他の陽極酸化された導電性膜とのエッチングレート差を
利用して、該イオン遮蔽膜のみを除去することができ
る。これにより、従来、イオン遮蔽膜を再加工するため
に必要であった、フォトレジストによるパターニングを
削減することができる。

【０１１５】これにより、薄膜トランジスタの製造工程
数を削減することができるので、さらに製造コストを下
げることができるという効果を奏する。

【０１１６】請求項３の発明の薄膜トランジスタの製造
方法は、以上のように、請求項１および２の構成に加え
て、上記の半導体層をｎ型特性のイオン注入層と、ｐ型
特性のイオン注入層とに分けるために、該半導体層への
イオン注入を２回に分けて行う場合、２回目のイオン注
入前に、上記のソース・ドレイン電極用の導電性膜を用
いて、該半導体層のエッチングマスクを形成し、かつ、
上記のソース・ドレイン配線表面および１回目のイオン
注入層の直上のソース・ドレイン電極表面を陽極酸化
し、上記の第５の工程の後に、上記のソース・ドレイン
電極用の導電性膜の非陽極酸化部分のみを除去し、２回
目のイオン注入を行う構成である。

【０１１７】それゆえ、請求項１および２の構成による
効果に加えて、２回目のイオン注入を行う前に、上記の
半導体層の平面形状が加工された後、除去する必要のあ
る上記のエッチングマスクを非陽極酸化膜とすること
で、陽極酸化された他の導電性膜とのエッチングレート
差を利用して、該エッチングマスクを除去することがで
きる。

【０１１８】これにより、従来、２回目にイオン注入す
るべき領域を露出させるために必要であった、フォトレ
ジストによるパターニングを削減することができる。し
たがって、薄膜トランジスタの製造工程数を削減するこ
とができ、さらに製造コストを下げることができるとい
う効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施の形態の薄膜トランジスタの製
造方法を示す説明図である。

【図２】上記の製造方法によって製造された薄膜トラン
ジスタの断面図である。

【図３】図１に示す製造方法の詳細を示すものであり、
（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線矢視端面図
である。

【図４】図１に示す製造方法の詳細を示すものであり、
（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線矢視端面図
である。

【図５】図１に示す製造方法の詳細を示すものであり、
（ａ）は平面図、（ｂ）は（ａ）のＣ−Ｃ線矢視端面図
である。

【図６】図１に示す製造方法の詳細を示すものであり、
（ａ）は平面図、（ｂ）は（ａ）のＤ−Ｄ線矢視端面図
である。

【図７】図１に示す製造方法の詳細を示すものであり、
（ａ）は平面図、（ｂ）は（ａ）のＥ−Ｅ線矢視端面図
である。

【図８】図１に示す製造方法の詳細を示すものであり、
（ａ）は平面図、（ｂ）は（ａ）のＦ−Ｆ線矢視端面図
である。

【図９】図２に示す薄膜トランジスタを液晶表示装置の
画素近傍に適用した場合の、液晶表示装置の画素制御薄
膜トランジスタの平面図である。

【図１０】図９に示す液晶表示装置の画素制御薄膜トラ
ンジスタのＧ−Ｇ線矢視端面図である。

【図１１】図９に示す液晶表示装置の画素制御薄膜トラ
ンジスタのＨ−Ｈ線矢視端面図である。

【図１２】従来の薄膜トランジスタの製造方法を示す説
明図である。

【図１３】従来の薄膜トランジスタの製造方法の他の例
を示す説明図である。

【符号の説明】

１０１ ｎ型薄膜トランジスタ １０２ ｐ型薄膜トランジスタ １０３ 絶縁性基板 １０４ ｉ型半導体層（チャネル領域） １０５ ｎ型半導体層（ｎ型特性のイオン注入層） １０６ ｐ型半導体層（ｐ型特性のイオン注入層） １０７ ゲート絶縁膜 １０８ ゲート電極 １０９ ゲート陽極酸化膜 １１０ 第１層間絶縁膜 １１１ ソース・ドレイン電極 １１２ ソース・ドレイン配線 １１３ ソース・ドレイン陽極酸化膜 １１４ 第２層間絶縁膜 １１５ 導電性膜 ２０１ 半導体層 ２０２ ゲート配線 ２０３ ｎ型イオン遮蔽膜 ２０４ ｎ型イオン遮蔽膜 ２０５ 第１コンタクトホール ２０６ オフセット領域（ｐ型特性のイオン注入層） ２０７ 第２コンタクトホール ２０８ ゲート配線端子 ２０９ ソース・ドレイン配線分断箇所

Claims (3)

【特許請求の範囲】
1. 【請求項１】絶縁性基板上に半導体層を形成する第１の
   工程と、 上記の半導体層のチャネル領域を、ゲート絶縁膜および
   ゲート電極により被覆する第２の工程と、 上記の半導体層のソース・ドレイン領域に、イオン注入
   してｎ型特性およびｐ型特性の少なくとも一方の特性の
   イオン注入層を形成する第３の工程と、 上記のイオン注入層と電気的に接続されるソース・ドレ
   イン電極を配する第４の工程と、 上記の半導体層を、上記のゲート電極およびソース・ド
   レイン電極の平面形状を利用して加工する第５の工程と
   を少なくとも含むことを特徴とする薄膜トランジスタの
   製造方法。
2. 【請求項２】上記の半導体層をｎ型特性のイオン注入層
   と、ｐ型特性のイオン注入層とに分けるために、該半導
   体層へのイオン注入を２回に分けて行う場合、 １回目のイオン注入前に、上記のゲート電極用の導電性
   膜を用いて、２回目に形成されるべきイオン注入層の直
   上を被覆してイオン遮蔽膜を形成し、 かつ、上記のイオン遮蔽膜以外の導電性膜を陽極酸化
   し、 １回目のイオン注入後に、上記のイオン遮蔽膜を除去す
   ることを特徴とする請求項１記載の薄膜トランジスタの
   製造方法。
3. 【請求項３】上記の半導体層をｎ型特性のイオン注入層
   と、ｐ型特性のイオン注入層とに分けるために、該半導
   体層へのイオン注入を２回に分けて行う場合、 ２回目のイオン注入前に、上記のソース・ドレイン電極
   用の導電性膜を用いて、該半導体層のエッチングマスク
   を形成し、 かつ、上記のイオン遮蔽膜以外の導電性膜を陽極酸化
   し、 上記の第５の工程の後に、上記のイオン遮蔽膜ソース・
   ドレイン電極用の導電性膜の非陽極酸化部分のみを除去
   した後、２回目のイオン注入を行うことを特徴とする請
   求項１または２記載の薄膜トランジスタの製造方法。