JPH0581183B2 - - Google Patents
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- JPH0581183B2 JPH0581183B2 JP63011390A JP1139088A JPH0581183B2 JP H0581183 B2 JPH0581183 B2 JP H0581183B2 JP 63011390 A JP63011390 A JP 63011390A JP 1139088 A JP1139088 A JP 1139088A JP H0581183 B2 JPH0581183 B2 JP H0581183B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体集積回路に係り、特に配線パタ
ーンに関する。
ーンに関する。
（従来の技術）
たとえばMOS（絶縁ゲート型）集積回路におい
て、MOSトランジスタのソースまたはドレイン
領域の電極を取り出すために基板表面の一部に下
地導電層を形成し、MOSトランジスタのゲート
電極形成プロセスと同時に上記下地通電層にコン
タクトするようにゲート電極と同一材料からなる
配線用導電層パターンを形成する場合がある。こ
のようなプロセスによつて形成された集積回路の
一部は、従来、第１２図ａ，ｂに示すような平面
パターンおよび断面構造を有する。即ち、５０は
半導体基板、５１は素子領域、５２は素子分離領
域、５３はMOSトランジスタのソース（または
ドレイン）領域、５４絶縁ゲート膜、５５は上記
ソース領域５３と素子分離領域５２との間の基板
表面に形成された下地導電層、５６は上記絶縁ゲ
ート膜５４に開孔された下地導電層用コンタクト
ホール、５７はこのコンタクトホール５６を通じ
て下地導電層５５にコンタクトするように基板上
に形成された配線用導電層パターンであり、低抵
抗化のために例えば多結晶シリコン膜５８上に高
融点金属膜５９が堆積された二層構造を有する。
て、MOSトランジスタのソースまたはドレイン
領域の電極を取り出すために基板表面の一部に下
地導電層を形成し、MOSトランジスタのゲート
電極形成プロセスと同時に上記下地通電層にコン
タクトするようにゲート電極と同一材料からなる
配線用導電層パターンを形成する場合がある。こ
のようなプロセスによつて形成された集積回路の
一部は、従来、第１２図ａ，ｂに示すような平面
パターンおよび断面構造を有する。即ち、５０は
半導体基板、５１は素子領域、５２は素子分離領
域、５３はMOSトランジスタのソース（または
ドレイン）領域、５４絶縁ゲート膜、５５は上記
ソース領域５３と素子分離領域５２との間の基板
表面に形成された下地導電層、５６は上記絶縁ゲ
ート膜５４に開孔された下地導電層用コンタクト
ホール、５７はこのコンタクトホール５６を通じ
て下地導電層５５にコンタクトするように基板上
に形成された配線用導電層パターンであり、低抵
抗化のために例えば多結晶シリコン膜５８上に高
融点金属膜５９が堆積された二層構造を有する。
上記集積回路の製造プロセスとしては、コンタ
クトホール５６の開口後、基板上全面に配線用の
多結晶シリコン膜を堆積し、多結晶シリコン膜へ
不純物拡散を行うことにより下地導電層５５を拡
散形成し、引き続き低抵抗化のために高融点金属
膜を堆積して配線用導電層を形成する。そして、
上記配線用導電層のパターニングのためにエツチ
ングを行う。この際、絶縁ゲート膜５４までエツ
チングしないように導電層と絶縁膜とに選択比を
持たせてエツチングを行う。
クトホール５６の開口後、基板上全面に配線用の
多結晶シリコン膜を堆積し、多結晶シリコン膜へ
不純物拡散を行うことにより下地導電層５５を拡
散形成し、引き続き低抵抗化のために高融点金属
膜を堆積して配線用導電層を形成する。そして、
上記配線用導電層のパターニングのためにエツチ
ングを行う。この際、絶縁ゲート膜５４までエツ
チングしないように導電層と絶縁膜とに選択比を
持たせてエツチングを行う。
ところが、図示のように配線用導電層パターン
５７の先端部がコンタクトホール５６のパターン
の内側に位置する場合には、前記配線用導電層の
エツチングに際して両者相互間に間隙部は上記絶
縁膜５４が存在しないのでエツチングが進行し、
半導体基板がエツチングされてしまい、不要なエ
ツチング孔６０が発生してしまう。そして、この
のち上記半導体層パターン５７をマスクとしてイ
オン注入を行つて基板表面に前記ソース（または
ドレイン）領域５３を形成すると、このソース
（またはドレイン）領域53と前記下地導電層５５
とが上記エツチング孔６０の存在によつて導通し
ない状態となり、不良となつてしまうという問題
が発生する。なお、５３′は上記イオン注入によ
つてエツチング孔６０の底面に生じた導電層であ
る。
５７の先端部がコンタクトホール５６のパターン
の内側に位置する場合には、前記配線用導電層の
エツチングに際して両者相互間に間隙部は上記絶
縁膜５４が存在しないのでエツチングが進行し、
半導体基板がエツチングされてしまい、不要なエ
ツチング孔６０が発生してしまう。そして、この
のち上記半導体層パターン５７をマスクとしてイ
オン注入を行つて基板表面に前記ソース（または
ドレイン）領域５３を形成すると、このソース
（またはドレイン）領域53と前記下地導電層５５
とが上記エツチング孔６０の存在によつて導通し
ない状態となり、不良となつてしまうという問題
が発生する。なお、５３′は上記イオン注入によ
つてエツチング孔６０の底面に生じた導電層であ
る。
また、第１３図ａ，ｂは上記とは別の従来の集
積回路の一部の平面パターンおよび断面構造を示
している。この第１３ａ，ｂでは、前記第１２図
ａ，ｂに比べて、導電層パターン５７′がコンタ
クトホール５６のパターンを含むパターンである
点が異なり、その他の部分は同じであるので第１
２図ａ，ｂ中と同一符号を付している。この場合
には、配線用導電層のエツチングに際して半導体
基板がエツチングされるおそれはない。しかし、
導電層パターン５７′をマスクとしてイオン注入
を行つて基板表面にソース（またはドレイン）領
域５３を形成すると、コンタクトホール５６の周
辺の導電性パターン部の下方の基板表面領域に不
純物拡散層が形成されないままの状態で残るの
で、コンタクトホール５６の下方部の下地導電層
（不純物拡散層）５５とソース領域５３とが導通
しない状態となり、不良となつてしまうという問
題がある。
積回路の一部の平面パターンおよび断面構造を示
している。この第１３ａ，ｂでは、前記第１２図
ａ，ｂに比べて、導電層パターン５７′がコンタ
クトホール５６のパターンを含むパターンである
点が異なり、その他の部分は同じであるので第１
２図ａ，ｂ中と同一符号を付している。この場合
には、配線用導電層のエツチングに際して半導体
基板がエツチングされるおそれはない。しかし、
導電層パターン５７′をマスクとしてイオン注入
を行つて基板表面にソース（またはドレイン）領
域５３を形成すると、コンタクトホール５６の周
辺の導電性パターン部の下方の基板表面領域に不
純物拡散層が形成されないままの状態で残るの
で、コンタクトホール５６の下方部の下地導電層
（不純物拡散層）５５とソース領域５３とが導通
しない状態となり、不良となつてしまうという問
題がある。
上記したような問題を解決するためには、従来
は、下地導電層の接合を深く形成するように拡散
を行い、これに伴う横方向拡散によつてソース領
域との導通を確保するようにしていた。しかし、
このような横方向拡散が進むと素子の高集積化が
困難になる。
は、下地導電層の接合を深く形成するように拡散
を行い、これに伴う横方向拡散によつてソース領
域との導通を確保するようにしていた。しかし、
このような横方向拡散が進むと素子の高集積化が
困難になる。
（発明が解決しようとする課題）
本発明は、上記したように基板表面の一部に形
成される下地導電層をその周辺の導電層に通過さ
せるために下地導電層の接合を深くすることによ
つて高集積化が困難になるという問題点を解決す
べくなされたもので、上記下地導電層の接合が浅
くてもその周辺の別の導電層に導通させることが
可能になり、高集積化に適した半導体集積回路を
提供することを目的とする。
成される下地導電層をその周辺の導電層に通過さ
せるために下地導電層の接合を深くすることによ
つて高集積化が困難になるという問題点を解決す
べくなされたもので、上記下地導電層の接合が浅
くてもその周辺の別の導電層に導通させることが
可能になり、高集積化に適した半導体集積回路を
提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明の半導体集積回路は、半導体基板と、こ
の半導体基板の表面に形成され、一部にコンタク
トホールが開孔された絶縁膜と、このコンタクト
ホール部および上記絶縁膜上に形成された配線用
導電層パターンと、上記コンタクトホールの下方
の半導体基板表面に不純物拡散により形成された
下地導電層と、この下地導電層に連なつて導通す
るように半導体基板表面の一部に形成された導電
層領域とを具備し、上記コンタクトホールのパタ
ーンと上記配線用導電層パターンとが交差してい
ることを特徴とする。
の半導体基板の表面に形成され、一部にコンタク
トホールが開孔された絶縁膜と、このコンタクト
ホール部および上記絶縁膜上に形成された配線用
導電層パターンと、上記コンタクトホールの下方
の半導体基板表面に不純物拡散により形成された
下地導電層と、この下地導電層に連なつて導通す
るように半導体基板表面の一部に形成された導電
層領域とを具備し、上記コンタクトホールのパタ
ーンと上記配線用導電層パターンとが交差してい
ることを特徴とする。
（作用）
上記２つのパターンが交差する部分の下方は、
絶縁膜が存在するので導電層パターンの形成に際
して基板表面がエツチングされずに残り、導電層
パターンをマスクとするイオン注入により前記導
電層領域を形成するときに前記下地導電層に連な
ることになり、下地導電層を介して導電層パター
ンと導電層領域との確実な導通が可能になる。
絶縁膜が存在するので導電層パターンの形成に際
して基板表面がエツチングされずに残り、導電層
パターンをマスクとするイオン注入により前記導
電層領域を形成するときに前記下地導電層に連な
ることになり、下地導電層を介して導電層パター
ンと導電層領域との確実な導通が可能になる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第１図ａ，ｂ乃至第４図ａ，ｂ，ｃ，ｄは、た
とえばMOS集積回路の製造プロセスの一部にお
ける平面パターンおよび断面構造を示している。
即ち、先ず第１図ａ，ｂに示すように、たとえば
Ｐ型シリコン単結晶基板１０上に、950℃で水素
燃焼酸化法により500Åの厚さのSiO2膜を形成
し、さらにSIN膜を1500Å堆積する。次に、リソ
グラフイ技術により素子分離領域形成予定領域上
のSiN膜を化学的気相等方性エツチングにより除
去し、さらに1000℃で水素燃焼酸化法により基板
表面に8000ÅのSiO2膜（素子分離領域１１）を
形成し、こののち残存しているSiN膜を化学的気
相等方性エツチングにより除去し、さらに素子形
成予定領域１２上に残つているSiO2膜をNH4F液
により除去する。
とえばMOS集積回路の製造プロセスの一部にお
ける平面パターンおよび断面構造を示している。
即ち、先ず第１図ａ，ｂに示すように、たとえば
Ｐ型シリコン単結晶基板１０上に、950℃で水素
燃焼酸化法により500Åの厚さのSiO2膜を形成
し、さらにSIN膜を1500Å堆積する。次に、リソ
グラフイ技術により素子分離領域形成予定領域上
のSiN膜を化学的気相等方性エツチングにより除
去し、さらに1000℃で水素燃焼酸化法により基板
表面に8000ÅのSiO2膜（素子分離領域１１）を
形成し、こののち残存しているSiN膜を化学的気
相等方性エツチングにより除去し、さらに素子形
成予定領域１２上に残つているSiO2膜をNH4F液
により除去する。
次に、第２図ａ，ｂに示すように、基板表面に
300ÅのSiO2膜１３を900℃で乾燥酸化法により
形成し、リソグラフイ技術およびNH4F液により
上記SiO2膜１３を選択的にエツチングしてコン
タクトホール１４を開孔形成する。
300ÅのSiO2膜１３を900℃で乾燥酸化法により
形成し、リソグラフイ技術およびNH4F液により
上記SiO2膜１３を選択的にエツチングしてコン
タクトホール１４を開孔形成する。
次に、第３図ａ，ｂに示すように、基板上に配
線層用の4000Åの多結晶シリコン膜１５を化学的
気相成長法により堆積し、さらに900℃、POCl3
雰囲気中で40分の熱処理を行つて上記多結晶シリ
コン膜１５を不純物のドーピングにより低抵抗化
し、コンタクトホール１４内の多結晶シリコン膜
部から基板中にリン拡散を行つて下地導電層１６
を形成する。そして、配線層の低抵抗化のため
に、上記多結晶シリコン膜１５上に高融点金属の
低抵抗材料（Mo、MoSix、Ｗ、WSix、Ti、
TiSix等）からなる高融点金属膜１７をスパツタ
法により3000Å堆積する。
線層用の4000Åの多結晶シリコン膜１５を化学的
気相成長法により堆積し、さらに900℃、POCl3
雰囲気中で40分の熱処理を行つて上記多結晶シリ
コン膜１５を不純物のドーピングにより低抵抗化
し、コンタクトホール１４内の多結晶シリコン膜
部から基板中にリン拡散を行つて下地導電層１６
を形成する。そして、配線層の低抵抗化のため
に、上記多結晶シリコン膜１５上に高融点金属の
低抵抗材料（Mo、MoSix、Ｗ、WSix、Ti、
TiSix等）からなる高融点金属膜１７をスパツタ
法により3000Å堆積する。
次に、第４図ａ乃至ｄに示すように、配線層と
して必要でない部分を異方性エツチングにより除
去し、パターニングされた配線層１８を残す。こ
の際、MOSトランジスタのゲート電極（図示せ
ず）も同時に形成する。この配線層１８は、前記
したように不純物がドープされた多結晶シリコン
膜上に高融点金属膜が堆積された二重構造を有し
ており、そのパターンは前記コンタクトホール１
４のパターンと素子領域１２上で交差している。
この場合、コンタクトホール１４のパターンは例
えば五角形であり、配線層１８の先端部のパター
ンと４点P1，P2，P3，P4で交差している。次に、
上記配線層１８をマスクとしてAsイオンを
40keVの加速電圧、５×1015cm-2のドーズ量で基
板中に注入し、活性化することにより導電層領域
（たとえばMOSトランジスタのソース領域または
ドレイン領域）１９を形成する。こののち、周知
の技術により、層間絶縁膜を形成し、その平坦化
を行い、さらにコンタクトホールを開孔し、金属
配線膜（Al−Si合金等）のスパツタ、パターニ
ングを行つて配線を形成する。
して必要でない部分を異方性エツチングにより除
去し、パターニングされた配線層１８を残す。こ
の際、MOSトランジスタのゲート電極（図示せ
ず）も同時に形成する。この配線層１８は、前記
したように不純物がドープされた多結晶シリコン
膜上に高融点金属膜が堆積された二重構造を有し
ており、そのパターンは前記コンタクトホール１
４のパターンと素子領域１２上で交差している。
この場合、コンタクトホール１４のパターンは例
えば五角形であり、配線層１８の先端部のパター
ンと４点P1，P2，P3，P4で交差している。次に、
上記配線層１８をマスクとしてAsイオンを
40keVの加速電圧、５×1015cm-2のドーズ量で基
板中に注入し、活性化することにより導電層領域
（たとえばMOSトランジスタのソース領域または
ドレイン領域）１９を形成する。こののち、周知
の技術により、層間絶縁膜を形成し、その平坦化
を行い、さらにコンタクトホールを開孔し、金属
配線膜（Al−Si合金等）のスパツタ、パターニ
ングを行つて配線を形成する。
上記のように製造された集積回路においては、
コンタクトホールパターンと配線層パターンとが
交差しており、第４図ａに示すように配線層パタ
ーンがコンタクトホールパターンの外側に突出し
ている部分の断面（たとえば図示Ｂ−B′線に沿
う断面）では、上記突出している配線層の下方の
基板表面に導電層領域１９が存在しないので、下
地導電層１６と導電層領域１９とが導通していな
い。これに対して、配線層パターンがコンタクト
ホールパターンより内側に引つ込んでいる部分の
断面（たとえば図示Ｄ−D′線に沿う断面）では、
上記引つ込んでいる部分に絶縁膜（SiO2膜１３）
が存在しないので配線層パターニング時のエツチ
ングによつて基板に不要なエツチング孔２０が生
じ、このエツチング孔２０の存在によつて下地導
電層１６と導電層領域１９とが導通していない。
なお、１９′はイオン注入により生じたエツチン
グ孔２０底面部の導電層である。
コンタクトホールパターンと配線層パターンとが
交差しており、第４図ａに示すように配線層パタ
ーンがコンタクトホールパターンの外側に突出し
ている部分の断面（たとえば図示Ｂ−B′線に沿
う断面）では、上記突出している配線層の下方の
基板表面に導電層領域１９が存在しないので、下
地導電層１６と導電層領域１９とが導通していな
い。これに対して、配線層パターンがコンタクト
ホールパターンより内側に引つ込んでいる部分の
断面（たとえば図示Ｄ−D′線に沿う断面）では、
上記引つ込んでいる部分に絶縁膜（SiO2膜１３）
が存在しないので配線層パターニング時のエツチ
ングによつて基板に不要なエツチング孔２０が生
じ、このエツチング孔２０の存在によつて下地導
電層１６と導電層領域１９とが導通していない。
なお、１９′はイオン注入により生じたエツチン
グ孔２０底面部の導電層である。
一方、前記２つのパターンが交差した部分の断
面（たとえば図示Ｃ−C′線に沿う断面）では、上
記交差部分の下方に絶縁膜１３が存在するので配
線層パターニング時のエツチングによつて基板表
面がエツチングされずに残り、配線層１８をマス
クとするイオン注入により導電層領域１９を形成
するときに下地導電層１６と連なつて導通するこ
とになる。したがつて上記集積回路においては、
下地導電層１６を介して配線層１８と導電層領域
１９との確実な導通が可能になる。
面（たとえば図示Ｃ−C′線に沿う断面）では、上
記交差部分の下方に絶縁膜１３が存在するので配
線層パターニング時のエツチングによつて基板表
面がエツチングされずに残り、配線層１８をマス
クとするイオン注入により導電層領域１９を形成
するときに下地導電層１６と連なつて導通するこ
とになる。したがつて上記集積回路においては、
下地導電層１６を介して配線層１８と導電層領域
１９との確実な導通が可能になる。
なお、素子領域の微細化に伴う素子分離領域の
絶縁低下を防ぐために素子分離領域を二重構造に
した集積回路が提案されており、このような集積
回路に本発明を適用した場合について第５図ａ，
ｂ乃至第９図ａ，ｂ，ｃ，ｄを参照しながら製造
プロセスを説明する。即ち、先ず第５図ａ，ｂに
示すように、たとえばＰ型シリコン単結晶基板１
０上に、950℃で水素燃焼酸化法により500Åの
SiO2膜を形成し、さらにSiN膜を1500Å堆積す
る。次に、リソグラフイ技術により、素子分離領
域形成予定領域１１上のSiN膜を化学的気相等方
性エツチングにより除去し、さらに1000℃で水素
燃焼酸化法により基板表面に8000ÅのSiO2膜１
１を形成し、こののち残存しているSiN膜を化学
的気相等方性エツチングにより除去し、さらに素
子形成予定領域１２上に残つているSiO2膜を
NH4F液により除去する。
絶縁低下を防ぐために素子分離領域を二重構造に
した集積回路が提案されており、このような集積
回路に本発明を適用した場合について第５図ａ，
ｂ乃至第９図ａ，ｂ，ｃ，ｄを参照しながら製造
プロセスを説明する。即ち、先ず第５図ａ，ｂに
示すように、たとえばＰ型シリコン単結晶基板１
０上に、950℃で水素燃焼酸化法により500Åの
SiO2膜を形成し、さらにSiN膜を1500Å堆積す
る。次に、リソグラフイ技術により、素子分離領
域形成予定領域１１上のSiN膜を化学的気相等方
性エツチングにより除去し、さらに1000℃で水素
燃焼酸化法により基板表面に8000ÅのSiO2膜１
１を形成し、こののち残存しているSiN膜を化学
的気相等方性エツチングにより除去し、さらに素
子形成予定領域１２上に残つているSiO2膜を
NH4F液により除去する。
次に、第６図ａ，ｂに示すように、950℃で基
板表面に0.2μｍのシリコンをエピタキシヤル成長
させてエピタキシヤル層２１を形成したのち、
850℃で乾燥酸化法により基板表面にSiN膜を
1500Å堆積する。次に、リソグラフイ技術によ
り、素子分離領域形成予定領域２２上のSiN膜を
化学的気相等方性エツチングにより除去し、さら
に1000℃で水素燃焼酸化法により基板表面に4500
ÅのSiO2膜２２を形成し、こののち残存してい
るSiN膜を化学的等方性エツチングにより除去
し、さらに素子形成予定領域２１上に残つてい
る。SiO2膜をNH4F液により除去する。これによ
つて大きな素子分離領域１１と小さな素子分離領
域２２との二重構造を有し、エピタキシヤル層素
子領域２１を有する半導体基板が形成されたこと
になる。
板表面に0.2μｍのシリコンをエピタキシヤル成長
させてエピタキシヤル層２１を形成したのち、
850℃で乾燥酸化法により基板表面にSiN膜を
1500Å堆積する。次に、リソグラフイ技術によ
り、素子分離領域形成予定領域２２上のSiN膜を
化学的気相等方性エツチングにより除去し、さら
に1000℃で水素燃焼酸化法により基板表面に4500
ÅのSiO2膜２２を形成し、こののち残存してい
るSiN膜を化学的等方性エツチングにより除去
し、さらに素子形成予定領域２１上に残つてい
る。SiO2膜をNH4F液により除去する。これによ
つて大きな素子分離領域１１と小さな素子分離領
域２２との二重構造を有し、エピタキシヤル層素
子領域２１を有する半導体基板が形成されたこと
になる。
次に、第７図ａ，ｂに示すように、800℃で塩
素100％を含む乾燥酸素中の酸化により基板表面
に100ÅのSiO2膜２３を形成し、リソグラフイ技
術およびNH4F液により上記SiO2膜２３を選択的
にエツチングしてコンタクトホール２４を開孔形
成する。
素100％を含む乾燥酸素中の酸化により基板表面
に100ÅのSiO2膜２３を形成し、リソグラフイ技
術およびNH4F液により上記SiO2膜２３を選択的
にエツチングしてコンタクトホール２４を開孔形
成する。
次に、第８図ａ，ｂに示すように、基板上に配
線層用の2000Åの多結晶シリコン膜２５を化学的
気相成長法により堆積し、さらに900℃、PCOl3
雰囲気中で30分の熱処理を行つて上記多結晶シリ
コン膜２５を不純物のドーピングにより低抵抗化
し、コンタクトホール２４内の多結晶シリコン膜
部から基板中にリン拡散を行つて下地導電層２６
を形成する。そして、配線層の低抵抗化のため
に、上記多結晶シリコン膜２５上に高融点金属の
低抵抗材料（Mo、MoSix、Ｗ、WSix、Ti、
TiSix等）からなる高融点金属膜２７をスパツタ
法により堆積する。
線層用の2000Åの多結晶シリコン膜２５を化学的
気相成長法により堆積し、さらに900℃、PCOl3
雰囲気中で30分の熱処理を行つて上記多結晶シリ
コン膜２５を不純物のドーピングにより低抵抗化
し、コンタクトホール２４内の多結晶シリコン膜
部から基板中にリン拡散を行つて下地導電層２６
を形成する。そして、配線層の低抵抗化のため
に、上記多結晶シリコン膜２５上に高融点金属の
低抵抗材料（Mo、MoSix、Ｗ、WSix、Ti、
TiSix等）からなる高融点金属膜２７をスパツタ
法により堆積する。
次に、第９図ａ，ｂ，ｃ，ｄに示すように、配
線層として必要でない部分を異方性エツチングに
より除去し、パターニングされた配線層２８を残
す。この際、MOSトランジスタのゲート電極
（図示せず）も同時に形成する。上記配線層２８
のパターンは、前記実施例と同様にコンタクトホ
ール２４のパターンとエピタキシヤル層素子領域
２１上で交差している。次に、上記配線層２８を
マスクとして、Asイオンを40keVの加速電圧、
５×1015cm-2のドーズ量でエピタキシヤル層中に
注入し、活性化により導電層領域（たとえば
MOSトランジスタのソース領域またはドレイン
領域）２９を形成する。こののち、周知の技術に
より、層間絶縁膜の形成、平坦化、コンタクトホ
ールの開孔、金属配線の形成等を行う。
線層として必要でない部分を異方性エツチングに
より除去し、パターニングされた配線層２８を残
す。この際、MOSトランジスタのゲート電極
（図示せず）も同時に形成する。上記配線層２８
のパターンは、前記実施例と同様にコンタクトホ
ール２４のパターンとエピタキシヤル層素子領域
２１上で交差している。次に、上記配線層２８を
マスクとして、Asイオンを40keVの加速電圧、
５×1015cm-2のドーズ量でエピタキシヤル層中に
注入し、活性化により導電層領域（たとえば
MOSトランジスタのソース領域またはドレイン
領域）２９を形成する。こののち、周知の技術に
より、層間絶縁膜の形成、平坦化、コンタクトホ
ールの開孔、金属配線の形成等を行う。
上記のように製造された集積回路においても、
第９図ａに示すように、配線層パターンがコンダ
クトホールパターンに対して突出している部分の
Ｂ−B′線断面、引つ込んでいる部分のＤ−D′線
断面、交差している部分のＣ−C′線断面は前記実
施例とほぼ同様になり、交差していない部分の下
方の基板中には非導通部２１′、エツチング孔３
０が生じるが、交差している部分の下方の基板中
では下地導電層２６と導電層領域２９とが連なつ
た状態で確実に導通するようになる。
第９図ａに示すように、配線層パターンがコンダ
クトホールパターンに対して突出している部分の
Ｂ−B′線断面、引つ込んでいる部分のＤ−D′線
断面、交差している部分のＣ−C′線断面は前記実
施例とほぼ同様になり、交差していない部分の下
方の基板中には非導通部２１′、エツチング孔３
０が生じるが、交差している部分の下方の基板中
では下地導電層２６と導電層領域２９とが連なつ
た状態で確実に導通するようになる。
なお、前記コンタクトホールパターンと配線層
パターンとは、上記各実施例に限らず、両パター
ンが交差する態様としては、第１０図に示すよう
に方形のコンタクトホールパターン３１上を方形
の配線層先端部パターン３２が横切るように形成
したり、第１１図に示すように方形のコンタクト
ホールパターン４１上を三角形状の配線層先端部
パターン４２が横切るように形成するなど、種々
の変形実施が可能である。
パターンとは、上記各実施例に限らず、両パター
ンが交差する態様としては、第１０図に示すよう
に方形のコンタクトホールパターン３１上を方形
の配線層先端部パターン３２が横切るように形成
したり、第１１図に示すように方形のコンタクト
ホールパターン４１上を三角形状の配線層先端部
パターン４２が横切るように形成するなど、種々
の変形実施が可能である。
［発明の効果］
上述したように本発明の半導体集積回路によれ
ば、下地導電層上のコンタクトホールのパターン
とこの下地導電層にコンタクトしている配線層の
パターンとが交差するように形成しているので、
配線層をマスクにしてイオン注入により基板表面
に形成される導電層領域に上記下地導電層が連な
つた状態で確実に導通することが可能になる。し
たがつて、下地導電層の接合を深くしなくても上
記導通が得られるので、下地導電層形成時の横方
向拡散が少なくても済み、素子の微細化、高集積
化上好適である。
ば、下地導電層上のコンタクトホールのパターン
とこの下地導電層にコンタクトしている配線層の
パターンとが交差するように形成しているので、
配線層をマスクにしてイオン注入により基板表面
に形成される導電層領域に上記下地導電層が連な
つた状態で確実に導通することが可能になる。し
たがつて、下地導電層の接合を深くしなくても上
記導通が得られるので、下地導電層形成時の横方
向拡散が少なくても済み、素子の微細化、高集積
化上好適である。
第１図ａ，ｂ乃至第４図ａ，ｂ，ｃ，ｄは本発
明の半導体集積回路の一実施例を製造するプロセ
スにおける平面パターンおよび断面構造を示す
図、第５図ａ，ｂ乃至第９図ａ，ｂ，ｃ，ｄは本
発明の他の実施例に係る半導体集積回路を製造す
るプロセスにおける平面パターンおよび断面構造
を示す図、第１０図および第１１図はそれぞれ本
発明の半導体集積回路における下地導電層上のコ
ンタクトホールのパターンと配線層のパターンと
の交差状態の変形例を示す図、第１２図ａ，ｂお
よび第１３図ａ，ｂはそれぞれ従来の相異なる半
導体集積回路の一部を取り出して平面パターン、
断面構造を示す図である。 １０……半導体基板、１１，２２……素子分離
領域、１２，２１……素子領域、１３，２３……
絶縁膜、１４，２４……コンタクトホール、１
５，２５……多結晶シリコン膜、１６，２６……
下地導電層、１７，２７……高融点金属膜、１
８，２８……配線層、１９，２９……導電層領
域。
明の半導体集積回路の一実施例を製造するプロセ
スにおける平面パターンおよび断面構造を示す
図、第５図ａ，ｂ乃至第９図ａ，ｂ，ｃ，ｄは本
発明の他の実施例に係る半導体集積回路を製造す
るプロセスにおける平面パターンおよび断面構造
を示す図、第１０図および第１１図はそれぞれ本
発明の半導体集積回路における下地導電層上のコ
ンタクトホールのパターンと配線層のパターンと
の交差状態の変形例を示す図、第１２図ａ，ｂお
よび第１３図ａ，ｂはそれぞれ従来の相異なる半
導体集積回路の一部を取り出して平面パターン、
断面構造を示す図である。 １０……半導体基板、１１，２２……素子分離
領域、１２，２１……素子領域、１３，２３……
絶縁膜、１４，２４……コンタクトホール、１
５，２５……多結晶シリコン膜、１６，２６……
下地導電層、１７，２７……高融点金属膜、１
８，２８……配線層、１９，２９……導電層領
域。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板と、この半導体基板の表面に形成
され、一部にコンタクトホールが開孔された絶縁
膜と、このコンタクトホール部および上記絶縁膜
上にパターン形成された配線層と、上記コンタク
トホールの下方の半導体基板表面に不純物拡散に
より形成された下地導電層と、この下地導電層に
連なつて導通するように半導体基板表面の一部に
形成された導電層領域とを具備し、上記コンタク
トホールのパターンと上記配線層のパターンとが
交差していることを特徴とする半導体集積回路。 ２ 前記導電層領域はMOSトランジスタのソー
ス領域またはドレイン領域であり、前記パターン
の交差部は素子形成領域上に位置していることを
特徴とする前記特許請求の範囲第１項記載の半導
体集積回路。 ３ 前記配線層はMOSトランジスタのゲート電
極と同一材料により形成されていることを特徴と
する前記特許請求の範囲第１項または第２項記載
の半導体集積回路。 ４ 前記下地導電層は前記配線層からの不純物拡
散により形成されていることを特徴とする前記特
許請求の範囲第１項記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011390A JPH01185949A (ja) | 1988-01-21 | 1988-01-21 | 半導体集積回路 |
| US07/293,848 US4994894A (en) | 1988-01-21 | 1989-01-05 | Semiconductor device having an improved wiring pattern |
| KR1019890000574A KR910009353B1 (ko) | 1988-01-21 | 1989-01-20 | 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011390A JPH01185949A (ja) | 1988-01-21 | 1988-01-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01185949A JPH01185949A (ja) | 1989-07-25 |
| JPH0581183B2 true JPH0581183B2 (ja) | 1993-11-11 |
Family
ID=11776681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011390A Granted JPH01185949A (ja) | 1988-01-21 | 1988-01-21 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4994894A (ja) |
| JP (1) | JPH01185949A (ja) |
| KR (1) | KR910009353B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5244843A (en) * | 1991-12-17 | 1993-09-14 | Intel Corporation | Process for forming a thin oxide layer |
| EP0598168B1 (en) * | 1992-11-18 | 1997-05-28 | STMicroelectronics S.r.l. | Formation of direct contacts in high-density MOS/CMOS processes |
| EP1696321A1 (en) | 2005-02-23 | 2006-08-30 | Deutsche Thomson-Brandt Gmbh | Method and apparatus for executing software applications |
| JP4628817B2 (ja) | 2005-02-21 | 2011-02-09 | 富士フイルム株式会社 | 画像レイアウト装置および方法並びにプログラム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919354A (ja) * | 1982-07-24 | 1984-01-31 | Fujitsu Ltd | 半導体装置 |
-
1988
- 1988-01-21 JP JP63011390A patent/JPH01185949A/ja active Granted
-
1989
- 1989-01-05 US US07/293,848 patent/US4994894A/en not_active Expired - Lifetime
- 1989-01-20 KR KR1019890000574A patent/KR910009353B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01185949A (ja) | 1989-07-25 |
| KR910009353B1 (ko) | 1991-11-12 |
| US4994894A (en) | 1991-02-19 |
| KR890012401A (ko) | 1989-08-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |