JPH10242824A5

JPH10242824A5 -

Info

Publication number: JPH10242824A5
Application number: JP1997350348A
Authority: JP
Filing date: 1997-12-19
Publication date: 2005-02-03
Anticipated expiration: 2017-12-19

Claims

第１外部端子と第２外部端子と第３外部端子とを有する半導体装置であって、
上記第３外部端子に接続された第１端子と、上記第１外部端子に接続された第２端子と、制御端子とを有し、該第１端子がそのボディに接続された第１トランジスタと、
その電流経路が上記第２外部端子と上記第１トランジスタの制御端子との間に設けられた第２トランジスタと、
上記第２トランジスタのボディに接続された第１端子と、上記第２外部端子に接続された第２端子と、上記第３外部端子に接続された制御端子とを有し、該第１端子がそのボディに接続された第３トランジスタと、
上記第２トランジスタのボディに接続された第１端子と、上記第３外部端子に接続された第２端子と、上記第２外部端子に接続された制御端子とを有し、該第１端子がそのボディに接続された第４トランジスタと、
上記第２トランジスタのボディに接続された第１端子と、上記第２外部端子に接続された第２端子と、制御端子とを有し、該第１端子がそのボディに接続された第５トランジスタとを有し、
上記第５トランジスタの制御端子は、その電位が上記第２外部端子の電位と上記第３外部端子の電位の間の電位となるノードに接続された半導体装置。
請求項１において、
そのアノードが上記第３外部端子に接続され、そのカソードが上記第５トランジスタの制御端子に接続された第１ダイオードと、
上記第１ダイオードと並列に接続された第１抵抗とを有する半導体装置。
請求項２において、
そのアノードが上記第５トランジスタの制御端子に接続され、そのカソードが上記第１外部端子に接続された第２ダイオードを有する半導体装置。
請求項３において、
上記第１外部端子と上記第５トランジスタの制御端子との間に、上記第２ダイオードと直列接続される第２抵抗を有する半導体装置。
請求項１において、
上記第３トランジスタ及び上記第４トランジスタとがオフ状態となり、上記第３外部端子の電位が上記第１外部端子の電位が高くなったときに、上記第５トランジスタが導通する半導体装置。
請求項１において、
その電流経路が上記第３外部端子と上記第１トランジスタの制御端子との間に設けられた第６トランジスタと、
上記第１トランジスタの過負荷状態または過熱状態を検出する保護回路とを有し、
上記保護回路は上記過負荷状態または過熱状態を検出したとき、上記第２トランジスタのオン抵抗を増大させ、上記第６トランジスタのオン抵抗を低下させる半導体装置。
請求項１において、
第１導電型の第１半導体領域と、
上記第１半導体領域と接する第２導電型の第２半導体領域と、
上記第２半導体領域に覆われた第１導電型の第３半導体領域と、
上記第１半導体領域と接する第２導電型の第４半導体領域と、
上記第４半導体領域に覆われた第１導電型の第５及び第６半導体領域とを有し、
上記第１トランジスタは上記第１乃至第３半導体領域を含んで構成され、上記第２トランジスタは上記第４乃至第６半導体領域とを含んで構成され、
上記第１外部端子は上記半導体領域に接続され、上記第２外部端子は上記第５半導体領域に接続され、上記第３外部端子は上記第３半導体領域に接続された半導体装置。
請求項７において、
上記第１導電型はｎ型であり、上記第２導電型はｐ型である半導体装置。
第１外部端子と第２外部端子と第３外部端子とを有する半導体装置であって、
上記第３外部端子に接続された第１端子と、上記第１外部端子に接続された第２端子と、制御端子とを有し、該第１端子がそのボディに接続された第１トランジスタと、
その電流経路が上記第２外部端子と上記第１トランジスタの制御端子との間に設けられた第２トランジスタと、
上記第２外部端子と上記第２トランジスタのボディとの間に設けられた第１スイッチ回路とを有し、
上記第１スイッチ回路は、上記第２外部端子と上記第３外部端子との間の第１電圧または上記第１外部端子と上記第３外部端子との間の第２電圧のいずれかにより制御される半導体装置。
請求項９において、
上記第３外部端子と上記第２トランジスタのボディとの間に設けられた第２スイッチ回路とを有し、
上記第２スイッチ回路は上記第１電圧により制御される半導体装置。
請求項１０において、
上記第２外部端子の電位が上記第３外部端子の電位に対して負となったときに、上記第１スイッチ回路はオン状態となり、上記第２スイッチ回路はオフ状態となり、
上記第２外部端子の電位が上記第３外部端子の電位に対して正となったときに、上記第１スイッチ回路はオフ状態となり、上記第２スイッチ回路はオン状態となり、
上記第１外部端子の電位が上記第３外部端子の電位に対して正となったときに、上記第１スイッチ回路はオン状態となり、上記第２スイッチ回路はオフ状態となる半導体装置。
請求項９において、
上記第１スイッチ回路は、上記第２トランジスタのボディに接続された第１端子と、上記第２外部端子に接続された第２端子と、制御端子とを有し、該第１端子がそのボディに接続された第３トランジスタを含み、
上記第３トランジスタの制御端子は、その電位が上記第２外部端子の電位と上記第３外部端子の電位の間の電位となるノードに接続された半導体装置。
請求項１２において、
上記第１スイッチ回路は、上記第２トランジスタのボディに接続された第１端子と、上記第２外部端子に接続された第２端子と、上記第３外部端子に接続された制御端子とを有し、該第１端子がそのボディに接続された第４トランジスタを含む半導体装置。
請求項９において、
上記第１スイッチ回路は、上記第２トランジスタのボディに接続された第１端子と、上記第２外部端子に接続された第２端子と、上記第３外部端子に接続された制御端子とを有し、該第１端子がそのボディに接続された第４トランジスタと、
上記第２外部端子と上記第２トランジスタのボディとの間に設けられた抵抗とを含む半導体装置。
請求項１０において、
上記第２スイッチ回路は、上記第２トランジスタのボディに接続された第１端子と、上記第３外部端子に接続された第２端子と、上記第２外部端子に接続された制御端子とを有し、該第１端子がそのボディに接続された第５トランジスタを含む半導体装置。
請求項１０において、
上記第２スイッチ回路は、そのアノードが上記第２トランジスタのボディに接続され、そのカソードが上記第３外部端子に接続されたダイオードを含む半導体装置。
高速動作可能な保護回路を有する半導体装置。