JPH10242845A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH10242845A JPH10242845A JP9044161A JP4416197A JPH10242845A JP H10242845 A JPH10242845 A JP H10242845A JP 9044161 A JP9044161 A JP 9044161A JP 4416197 A JP4416197 A JP 4416197A JP H10242845 A JPH10242845 A JP H10242845A
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- 230000010355 oscillation Effects 0.000 claims abstract description 33
- 239000000872 buffer Substances 0.000 claims abstract description 25
- 238000001914 filtration Methods 0.000 claims description 3
- 230000003139 buffering effect Effects 0.000 claims description 2
- 230000000087 stabilizing effect Effects 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 230000007423 decrease Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- MEGPURSNXMUDAE-RLMOJYMMSA-N scopoline Chemical compound C([C@H](O1)C2)[C@@H]3N(C)[C@H]2[C@H]1[C@H]3O MEGPURSNXMUDAE-RLMOJYMMSA-N 0.000 description 1
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＶＣＯの出力に接続される負荷の影響を受け
ずに安定したロック状態を維持できるようにしたＰＬＬ
回路を提供する。 【解決手段】 ＶＣＯ２の発振段の発振信号をＰＬＬ−
ＩＣ３へ入力し、ＶＣＯ２のバッファ段から外部へ出力
信号を取り出す。
ずに安定したロック状態を維持できるようにしたＰＬＬ
回路を提供する。 【解決手段】 ＶＣＯ２の発振段の発振信号をＰＬＬ−
ＩＣ３へ入力し、ＶＣＯ２のバッファ段から外部へ出力
信号を取り出す。
Description
【０００１】
【発明の属する技術分野】この発明は、通信機における
局部発振回路などに用いられる、所定の周波数信号を発
生するＰＬＬ回路に関する。
局部発振回路などに用いられる、所定の周波数信号を発
生するＰＬＬ回路に関する。
【０００２】
【従来の技術】例えば携帯電話の端末やトランシーバな
どの通信機において、局部発振回路は一般に電圧制御発
振器（以下ＶＣＯと言う。）を含むＰＬＬ回路で構成さ
れている。
どの通信機において、局部発振回路は一般に電圧制御発
振器（以下ＶＣＯと言う。）を含むＰＬＬ回路で構成さ
れている。
【０００３】このような従来のＰＬＬ回路の構成を図６
に示す。同図においてＴＣＸＯ１は温度補償水晶発振器
からなる基準周波数信号発振器であり、基準周波数信号
を発生する。ＶＣＯ２は入力される制御電圧に応じた周
波数で発振し、その信号をＰＬＬ−ＩＣ３に対して帰還
信号として与える。ＰＬＬ−ＩＣ３内には基準周波数信
号と帰還信号をそれぞれ分周する分周器を備えていて、
ＰＬＬ−ＩＣ３は分周された基準周波数信号と分周され
た帰還信号との位相差を検出し、その位相差に応じた制
御信号を発生する。ループフィルタ４はその信号に対し
て所定のフィルタリングを行って、ＶＣＯ２に制御電圧
として与える。この構成によって、ＶＣＯ２はＰＬＬ−
ＩＣ３内の分周器の分周比と基準周波数信号の周波数と
によって定まる周波数で発振し、これを局部発振信号な
どとして外部へ出力することになる。
に示す。同図においてＴＣＸＯ１は温度補償水晶発振器
からなる基準周波数信号発振器であり、基準周波数信号
を発生する。ＶＣＯ２は入力される制御電圧に応じた周
波数で発振し、その信号をＰＬＬ−ＩＣ３に対して帰還
信号として与える。ＰＬＬ−ＩＣ３内には基準周波数信
号と帰還信号をそれぞれ分周する分周器を備えていて、
ＰＬＬ−ＩＣ３は分周された基準周波数信号と分周され
た帰還信号との位相差を検出し、その位相差に応じた制
御信号を発生する。ループフィルタ４はその信号に対し
て所定のフィルタリングを行って、ＶＣＯ２に制御電圧
として与える。この構成によって、ＶＣＯ２はＰＬＬ−
ＩＣ３内の分周器の分周比と基準周波数信号の周波数と
によって定まる周波数で発振し、これを局部発振信号な
どとして外部へ出力することになる。
【０００４】
【発明が解決しようとする課題】図６に示した従来のＰ
ＬＬ回路においては、その出力に接続される負荷の影響
によって、ＶＣＯ２のバッファ段の信号レベル（電圧レ
ベル）が変動し易く、そのためバッファ段からＰＬＬ−
ＩＣ３へフィードバックされる信号のレベルも変動する
ことになる。従って負荷インピーダンスが低下するなど
してＶＣＯ２の出力信号レベルが低下すれば、そのレベ
ルがＰＬＬ−ＩＣ３の入力感度を下回って位相ロックが
一時的にはずれる、という問題が生じる。また、ＶＣＯ
２の出力信号レベルがＰＬＬ−ＩＣ３の入力感度を下回
らない場合でも、帰還信号のレベルが変動すれば、安定
したロック状態が得られなくなるおそれがあった。
ＬＬ回路においては、その出力に接続される負荷の影響
によって、ＶＣＯ２のバッファ段の信号レベル（電圧レ
ベル）が変動し易く、そのためバッファ段からＰＬＬ−
ＩＣ３へフィードバックされる信号のレベルも変動する
ことになる。従って負荷インピーダンスが低下するなど
してＶＣＯ２の出力信号レベルが低下すれば、そのレベ
ルがＰＬＬ−ＩＣ３の入力感度を下回って位相ロックが
一時的にはずれる、という問題が生じる。また、ＶＣＯ
２の出力信号レベルがＰＬＬ−ＩＣ３の入力感度を下回
らない場合でも、帰還信号のレベルが変動すれば、安定
したロック状態が得られなくなるおそれがあった。
【０００５】この発明の目的はＶＣＯの出力に接続され
る負荷の影響を受けずに安定したロック状態を維持でき
るようにしたＰＬＬ回路を提供することにある。
る負荷の影響を受けずに安定したロック状態を維持でき
るようにしたＰＬＬ回路を提供することにある。
【０００６】
【課題を解決するための手段】この発明は、基準周波数
信号を発生する基準周波数信号発振器、制御電圧に応じ
た周波数で発振する電圧制御発振器、該電圧制御発振器
の発振信号と前記基準周波数信号とを入力して制御信号
を発生するＰＬＬ制御回路、および前記制御信号をフィ
ルタリングして前記電圧制御発振器に対する制御電圧を
発生するループフィルタを備えたＰＬＬ回路において、
外部に接続される負荷による影響を受けないようにする
ために、請求項１に記載のとおり、電圧制御発振器を、
発振段と、該発振段の発振信号を緩衝増幅するバッファ
段とから構成するとともに、前記発振段の発振信号をＰ
ＬＬ制御回路へ出力し、前記バッファ段の出力信号を外
部へ出力する。
信号を発生する基準周波数信号発振器、制御電圧に応じ
た周波数で発振する電圧制御発振器、該電圧制御発振器
の発振信号と前記基準周波数信号とを入力して制御信号
を発生するＰＬＬ制御回路、および前記制御信号をフィ
ルタリングして前記電圧制御発振器に対する制御電圧を
発生するループフィルタを備えたＰＬＬ回路において、
外部に接続される負荷による影響を受けないようにする
ために、請求項１に記載のとおり、電圧制御発振器を、
発振段と、該発振段の発振信号を緩衝増幅するバッファ
段とから構成するとともに、前記発振段の発振信号をＰ
ＬＬ制御回路へ出力し、前記バッファ段の出力信号を外
部へ出力する。
【０００７】このように構成すれば、外部に接続される
負荷とＰＬＬ制御回路の帰還信号入力部とが直接接続さ
れずに、両者間に電圧制御発振器のバッファ段が介在す
ることになるため、ＰＬＬ制御回路に入力される上記帰
還信号が負荷の変動による影響を受けずに、常に安定し
た位相ロック状態が維持できる。
負荷とＰＬＬ制御回路の帰還信号入力部とが直接接続さ
れずに、両者間に電圧制御発振器のバッファ段が介在す
ることになるため、ＰＬＬ制御回路に入力される上記帰
還信号が負荷の変動による影響を受けずに、常に安定し
た位相ロック状態が維持できる。
【０００８】また、この発明は請求項２に記載のとお
り、電圧制御発振器の発振段の出力部とＰＬＬ制御回路
との間に前記バッファ段とは別のバッファ回路を設け
る。これにより電圧制御発振器の発振段がＰＬＬ制御回
路の帰還信号入力部の入力インピーダンスの変動などの
影響を受けることなく、電圧制御発振器とＰＬＬ制御回
路が共に常に安定した動作を維持することになる。
り、電圧制御発振器の発振段の出力部とＰＬＬ制御回路
との間に前記バッファ段とは別のバッファ回路を設け
る。これにより電圧制御発振器の発振段がＰＬＬ制御回
路の帰還信号入力部の入力インピーダンスの変動などの
影響を受けることなく、電圧制御発振器とＰＬＬ制御回
路が共に常に安定した動作を維持することになる。
【０００９】
【発明の実施の形態】この発明の第１の実施形態に係る
ＰＬＬ回路の構成を図１〜図３を参照して説明する。
ＰＬＬ回路の構成を図１〜図３を参照して説明する。
【００１０】図１は図６に対比して示したＰＬＬ回路の
構成を示すブロック図である。同図においてＴＣＸＯ１
は温度補償水晶発振器からなる基準周波数信号発振器で
あり、基準周波数信号を発生する。ＶＣＯ２の発振段は
入力される制御電圧に応じた周波数で発振し、その信号
をＰＬＬ−ＩＣ３に対して帰還信号として与える。ＶＣ
Ｏ２のバッファ段はこれを緩衝増幅して外部へ出力す
る。ＰＬＬ−ＩＣ３内には基準周波数信号と帰還信号を
それぞれ分周する分周器を備えていて、ＰＬＬ−ＩＣ３
は分周された基準周波数信号と分周された帰還信号との
位相差を検出し、その位相差に応じた制御信号を発生す
る。ループフィルタ４はその信号に対して所定のフィル
タリングを行って、ＶＣＯ２に制御電圧として与える。
構成を示すブロック図である。同図においてＴＣＸＯ１
は温度補償水晶発振器からなる基準周波数信号発振器で
あり、基準周波数信号を発生する。ＶＣＯ２の発振段は
入力される制御電圧に応じた周波数で発振し、その信号
をＰＬＬ−ＩＣ３に対して帰還信号として与える。ＶＣ
Ｏ２のバッファ段はこれを緩衝増幅して外部へ出力す
る。ＰＬＬ−ＩＣ３内には基準周波数信号と帰還信号を
それぞれ分周する分周器を備えていて、ＰＬＬ−ＩＣ３
は分周された基準周波数信号と分周された帰還信号との
位相差を検出し、その位相差に応じた制御信号を発生す
る。ループフィルタ４はその信号に対して所定のフィル
タリングを行って、ＶＣＯ２に制御電圧として与える。
【００１１】図２は図１に示したＰＬＬ−ＩＣ３の構成
を示すブロック図である。ここで分周器３１はプログラ
マブル分周器であり、ＯＳＣｉｎ端子から入力される基
準周波数信号を指定された分周比で分周する。プリスケ
ーラ３２はｆｉｎ端子から入力される帰還信号を一定の
分周比で分周する。分周器３３はプログラマブル分周器
であり、プリスケーラ３２の出力信号を指定された分周
比で分周する。位相比較器３４は分周器３１と３３の出
力信号の位相を比較し、位相差に応じた信号を出力す
る。チャージポンプ３５はこれを制御信号に変換してＤ
ｏ端子へ出力する。
を示すブロック図である。ここで分周器３１はプログラ
マブル分周器であり、ＯＳＣｉｎ端子から入力される基
準周波数信号を指定された分周比で分周する。プリスケ
ーラ３２はｆｉｎ端子から入力される帰還信号を一定の
分周比で分周する。分周器３３はプログラマブル分周器
であり、プリスケーラ３２の出力信号を指定された分周
比で分周する。位相比較器３４は分周器３１と３３の出
力信号の位相を比較し、位相差に応じた信号を出力す
る。チャージポンプ３５はこれを制御信号に変換してＤ
ｏ端子へ出力する。
【００１２】図３は図１に示したＰＬＬ回路の具体的な
回路例を示す図である。同図においてＶＣＯ２の発振段
はコルピッツ型発振回路を変形したものであり、コンデ
ンサＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５と可変容量ダイオー
ドＶＤ、マイクロストリップラインからなるインダクタ
Ｌ１およびトランジスタＱ１により発振回路の主要部を
構成している。抵抗Ｒ１，Ｒ２，Ｒ３はトランジスタＱ
１，Ｑ２のベースバイアス回路を構成している。Ｃｐは
バイパスコンデンサであり、トランジスタＱ１のコレク
タを高周波的に接地することにより、コンデンサＣ２を
トランジスタＱ１のコレクタ−エミッタ間に等価的に接
続している。トランジスタＱ１のエミッタと接地間には
抵抗Ｒ４、インダクタＬ４およびコンデンサＣ２を接続
して、トランジスタＱ１のエミッタから発振信号を出力
するようにしている。この発振信号はコンデンサＣ５を
介してＰＬＬ−ＩＣ３のｆｉｎ端子に帰還信号として与
えている。ＰＬＬ−ＩＣ３は制御信号をＤｏ端子から出
力し、ループフィルタ４はそれを平滑する。これによ
り、可変容量ダイオードＶＤにはループフィルタ４から
インダクタＬ２を介して制御電圧が印加され、その制御
電圧に応じて静電容量が変化することにより発振周波数
が変化する。トランジスタＱ２はバッファ段としてのト
ランジスタであり、トランジスタＱ２のコレクタにイン
ダクタＬ３を介して電源電圧Ｖｃｃ１を印加している。
トランジスタＱ１のエミッタとトランジスタＱ２のベー
ス間にはコンデンサＣ６を接続し、Ｑ２のコレクタから
コンデンサＣ７を介して外部へ出力信号を取り出してい
る。
回路例を示す図である。同図においてＶＣＯ２の発振段
はコルピッツ型発振回路を変形したものであり、コンデ
ンサＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５と可変容量ダイオー
ドＶＤ、マイクロストリップラインからなるインダクタ
Ｌ１およびトランジスタＱ１により発振回路の主要部を
構成している。抵抗Ｒ１，Ｒ２，Ｒ３はトランジスタＱ
１，Ｑ２のベースバイアス回路を構成している。Ｃｐは
バイパスコンデンサであり、トランジスタＱ１のコレク
タを高周波的に接地することにより、コンデンサＣ２を
トランジスタＱ１のコレクタ−エミッタ間に等価的に接
続している。トランジスタＱ１のエミッタと接地間には
抵抗Ｒ４、インダクタＬ４およびコンデンサＣ２を接続
して、トランジスタＱ１のエミッタから発振信号を出力
するようにしている。この発振信号はコンデンサＣ５を
介してＰＬＬ−ＩＣ３のｆｉｎ端子に帰還信号として与
えている。ＰＬＬ−ＩＣ３は制御信号をＤｏ端子から出
力し、ループフィルタ４はそれを平滑する。これによ
り、可変容量ダイオードＶＤにはループフィルタ４から
インダクタＬ２を介して制御電圧が印加され、その制御
電圧に応じて静電容量が変化することにより発振周波数
が変化する。トランジスタＱ２はバッファ段としてのト
ランジスタであり、トランジスタＱ２のコレクタにイン
ダクタＬ３を介して電源電圧Ｖｃｃ１を印加している。
トランジスタＱ１のエミッタとトランジスタＱ２のベー
ス間にはコンデンサＣ６を接続し、Ｑ２のコレクタから
コンデンサＣ７を介して外部へ出力信号を取り出してい
る。
【００１３】このような構成であるため、出力端子に接
続される負荷が変動してもＶＣＯ２の発振段の動作には
影響を与えず、ＰＬＬ−ＩＣ３に対する帰還信号のレベ
ルが低下することがない。
続される負荷が変動してもＶＣＯ２の発振段の動作には
影響を与えず、ＰＬＬ−ＩＣ３に対する帰還信号のレベ
ルが低下することがない。
【００１４】次に、この発明の第２の実施形態に係るＰ
ＬＬ回路の構成を図４および図５を参照して説明する。
ＬＬ回路の構成を図４および図５を参照して説明する。
【００１５】第１の実施形態では、図１に示したように
ＶＣＯ２の発振段の発振信号を直接ＰＬＬ−ＩＣ３へ入
力するようにしたが、この第２の実施形態では、図４に
示すようにＶＣＯ２の発振段の出力部とＰＬＬ−ＩＣ３
との間にバッファ回路５を設けている。
ＶＣＯ２の発振段の発振信号を直接ＰＬＬ−ＩＣ３へ入
力するようにしたが、この第２の実施形態では、図４に
示すようにＶＣＯ２の発振段の出力部とＰＬＬ−ＩＣ３
との間にバッファ回路５を設けている。
【００１６】図５は上記バッファ回路５の構成例を示す
図である。ＶＣＯの発振段の構成は図３に示したものと
同様であり、その発振段の出力信号をコンデンサＣ５を
介してバッファ回路５へ与えている。このバッファ回路
５はエミッタ接地回路であり、抵抗Ｒ５，Ｒ６，Ｒ７が
ベースバイアス回路を構成し、インダクタＬ５が負荷抵
抗、コンデンサＣ９がバイパスコンデンサとして作用す
る。そしてトランジスタＱ３のコレクタからコンデンサ
Ｃ８を介してＰＬＬ−ＩＣに対する帰還信号を取り出し
ている。
図である。ＶＣＯの発振段の構成は図３に示したものと
同様であり、その発振段の出力信号をコンデンサＣ５を
介してバッファ回路５へ与えている。このバッファ回路
５はエミッタ接地回路であり、抵抗Ｒ５，Ｒ６，Ｒ７が
ベースバイアス回路を構成し、インダクタＬ５が負荷抵
抗、コンデンサＣ９がバイパスコンデンサとして作用す
る。そしてトランジスタＱ３のコレクタからコンデンサ
Ｃ８を介してＰＬＬ−ＩＣに対する帰還信号を取り出し
ている。
【００１７】
【発明の効果】請求項１に係る発明によれば、外部に接
続される負荷とＰＬＬ制御回路の帰還信号入力部とが直
接接続されずに、両者間に電圧制御発振器のバッファ段
が介在することになるため、ＰＬＬ制御回路に入力され
る上記帰還信号が負荷の変動による影響を受けずに、常
に安定した位相ロック状態が維持できる。
続される負荷とＰＬＬ制御回路の帰還信号入力部とが直
接接続されずに、両者間に電圧制御発振器のバッファ段
が介在することになるため、ＰＬＬ制御回路に入力され
る上記帰還信号が負荷の変動による影響を受けずに、常
に安定した位相ロック状態が維持できる。
【００１８】また、請求項２に係る発明によれば、電圧
制御発振器の発振段がＰＬＬ制御回路の帰還信号入力部
の入力インピーダンスの変動などの影響を受けることな
く、電圧制御発振器とＰＬＬ制御回路が共に常に安定し
た動作を維持することになる。
制御発振器の発振段がＰＬＬ制御回路の帰還信号入力部
の入力インピーダンスの変動などの影響を受けることな
く、電圧制御発振器とＰＬＬ制御回路が共に常に安定し
た動作を維持することになる。
【図１】第１の実施形態に係るＰＬＬ回路の構成を示す
ブロック図である。
ブロック図である。
【図２】図１に示すＰＬＬ−ＩＣの構成を示すブロック
図である。
図である。
【図３】第１の実施形態に係るＰＬＬ回路の回路図であ
る。
る。
【図４】第２の実施形態に係るＰＬＬ回路のブロック図
である。
である。
【図５】図４におけるバッファ回路の構成を示す図であ
る。
る。
【図６】従来のＰＬＬ回路の構成を示すブロック図であ
る。
る。
１−ＴＣＸＯ（基準周波数信号発振器） ２−ＶＣＯ（電圧制御発振器） ３−ＰＬＬ−ＩＣ（ＰＬＬ制御回路） ４−ＬＰＦ（ループフィルタ） ５−バッファ回路
Claims (2)
- 【請求項１】 基準周波数信号を発生する基準周波数信
号発振器、制御電圧に応じた周波数で発振する電圧制御
発振器、該電圧制御発振器の発振信号と前記基準周波数
信号とを入力して制御信号を発生するＰＬＬ制御回路、
および前記制御信号をフィルタリングして前記電圧制御
発振器に対する制御電圧を発生するループフィルタを備
えたＰＬＬ回路において、 前記電圧制御発振器を、発振段と、該発振段の発振信号
を緩衝増幅するバッファ段とから構成するとともに、前
記発振段の発振信号をＰＬＬ制御回路へ出力し、前記バ
ッファ段の出力信号を外部へ出力したことを特徴とする
ＰＬＬ回路。 - 【請求項２】 前記電圧制御発振器の発振段の出力部と
前記ＰＬＬ制御回路との間に前記バッファ段とは別のバ
ッファ回路を設けたことを特徴とする請求項１に記載の
ＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9044161A JPH10242845A (ja) | 1997-02-27 | 1997-02-27 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9044161A JPH10242845A (ja) | 1997-02-27 | 1997-02-27 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242845A true JPH10242845A (ja) | 1998-09-11 |
Family
ID=12683889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9044161A Pending JPH10242845A (ja) | 1997-02-27 | 1997-02-27 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242845A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940359B2 (en) | 1999-04-28 | 2005-09-06 | Nec Corporation | PLL frequency synthesizer using charge pump |
-
1997
- 1997-02-27 JP JP9044161A patent/JPH10242845A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940359B2 (en) | 1999-04-28 | 2005-09-06 | Nec Corporation | PLL frequency synthesizer using charge pump |
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