JPH10247387A - クロック同期型の半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 より汎用性に優れたクロック同期型の半導体
メモリを提供する。 【解決手段】 本発明のクロック同期型の半導体メモリ
は、外部より入力されるクロック信号に同期して、指定
するアドレスのデータをメモリセルより読み出し、これ
をセンスアンプにより増幅した後に、レジスタ及び出力
バッファを介してデータの読み出しを行う半導体メモリ
において、上記レジスタとして、センスアンプより出力
されるデータが入力され、上記クロック信号を遅延回路
により所定の時間だけ遅延した第１クロック信号の入力
に対して、上記データを出力する第１レジスタと、当該
第１レジスタに直列に接続され、内部回路により自然遅
延した上記クロック信号の入力に対して、データを出力
バッファに出力する第２レジスタとを有し、センスアン
プより出力されるデータを上記第１のレジスタ及び第２
のレジスタの何れに入力するかを切り換えるスイッチ回
路とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック同期型の
半導体メモリに関する。

【０００２】

【従来の技術】クロック同期型の半導体メモリでは、Ｃ
ＰＵからのアドレス信号の入力がなされてから、基準ク
ロックが所定数だけサイクルした後に、メモリセルより
データを連続して出力する。上記の読み出しタイミング
を一般的にレイテンシという。基準クロックの３サイク
ル目でデータを連続して出力する場合をレイテンシ３と
いう。レイテンシの値は、半導体メモリを使用するＣＰ
Ｕの処理能力、より具体的には動作周波数によって決定
される。従来、レイテンシ３が一般的であった。しか
し、ＣＰＵの処理能力の高速化に伴い、その動作周波数
が、例えば１００ＭＨｚから２００ＭＨｚへと高くなる
と、クロックが３サイクルする期間が、メモリセルから
データの読み出しを行うのに要する時間より短くなって
しまう。このため、動作周波数の高いＣＰＵ等では、応
答時間を稼ぐためレイテンシ４が要求されるようになっ
た。また、動作周波数が同じＣＰＵであっても、メーカ
ーや種類の違いによって、要求されるレイテンシが３の
ものと４のものがある。

【０００３】

【発明が解決しようとする課題】従来のクロック同期型
の半導体メモリでは、上記レイテンシについては固定さ
れている。このため、上記のような動作周波数の高いＣ
ＰＵ等を用いる場合、レイテンシ４で設計されている半
導体メモリを新たに用意しなければならない。このよう
に、従来のクロック同期型のメモリでは、汎用性に欠け
るといった問題があった。これに対して、例えば、アド
レスデコーダよりメモリセルへ出力されるメモリセルの
選択信号を遅延させて、異なるレイテンシの設定を行う
ことが考えられる。しかし、内部クロックの周期が短く
なると、正確にクロック４サイクルでデータ信号を出力
するように制御すること自体が難しくなくなるため、当
該構成の半導体メモリは動作周波数の高いＣＰＵに対応
することができない。

【０００４】本発明の目的は、より汎用性に優れたクロ
ック同期型の半導体メモリを提供することを目的とす
る。

【０００５】

【課題を解決するための手段】本発明の第１のクロック
同期型の半導体メモリは、外部より入力されるクロック
信号に同期して、指定するアドレスのデータをメモリセ
ルより読み出し、これをセンスアンプにより増幅した後
に、レジスタ及び出力バッファを介してデータの読み出
しを行う半導体メモリにおいて、上記レジスタとして、
センスアンプより出力されるデータが入力され、上記外
部より入力されるクロック信号を遅延回路により所定の
時間だけ遅延した第１クロック信号の入力に対して、上
記データを出力する第１レジスタと、当該第１レジスタ
に接続され、内部回路により自然遅延した上記クロック
信号の入力に対して、データを出力バッファに出力する
第２レジスタとを備え、センスアンプより出力されるデ
ータを上記第１のレジスタ及び第２のレジスタの何れに
入力するかを切り換えるスイッチ回路とを備える。

【０００６】本発明の第２のクロック同期型の半導体メ
モリは、上記第１のクロック同期型の半導体メモリであ
って、上記スイッチ回路は、更に、センスアンプより出
力されるデータを、直接出力バッファへと出力する回路
を備える。

【０００７】本発明の第３のクロック同期型の半導体メ
モリは、上記第１又は第２のクロック同期型の半導体メ
モリであって、上記スイッチ回路は、トランスファーゲ
ートで構成され、当該トランスファーゲートの制御信号
の入力端子を備える。

【０００８】本発明の第４のクロック同期型の半導体メ
モリは、外部より入力されるクロック信号に同期して、
指定するアドレスのデータをメモリセルより読み出し、
これをセンスアンプにより増幅した後に、レジスタ及び
出力バッファを介してデータの読み出しを行う半導体メ
モリにおいて、上記レジスタとして、外部より入力され
る切換信号によりセンスアンプより出力されるデータを
そのまま通過させるモードと、上記外部より入力される
クロック信号を遅延回路により所定の時間だけ遅延した
第１クロック信号の入力に対して、上記データを出力す
るモードの切換機構を有する第１レジスタと、当該第１
レジスタに接続され、内部回路により自然遅延した上記
クロック信号の入力に対して、データを出力バッファに
出力する第２レジスタとを備える。

【０００９】

【発明の実施の形態】本発明のクロック同期型の半導体
メモリは、センスアンプ以降に、直列に接続される２段
のレジスタを供え、スイッチの切り換えにより、使用す
るレジスタの段数を切り換えてレイテンシを変更可能な
構成を有することを特徴とする。以下、この特徴を具備
する半導体メモリの実施の形態１〜５について順に説明
する。

【００１０】（１）実施の形態１ 図１は、演算処理装置（以下、ＣＰＵという）１００と
当該ＣＰＵ１００により使用されるクロック同期型の半
導体メモリ２００の関係を示す位置実施例の概略図であ
る。ＣＰＵ１００は、メモリ２００に対して、当該ＣＰ
Ｕの動作周波数に応じた基準クロック信号ＣＬＫ０を出
力する他、データの読み出し及び書き込みを行う際に
は、当該メモリへのアクセスをコントロールするコント
ロール信号ＣＳ、及び、アドレス信号Ａｄｄを出力す
る。後に説明するように、クロック同期型の半導体メモ
リ２００は、ＣＰＵにより指定されたアドレス信号Ａｄ
ｄにより特定されるメモリセルアレイの物理アドレスに
記憶しているデータを読み出し、センスアンプにより所
定のレベルに増幅したデータを、ＣＰＵ１００に対して
出力データ信号Ｄ_outとして出力する。

【００１１】図２は、クロック同期型の半導体メモリ２
００の構成を示すブロック図である。半導体メモリ２０
０は、センスアンプ３の次段にレジスタ４，５を２個直
列に接続し、スイッチング機構８，９，１０によりセン
スアンプ３より出力されたデータを通過させるレジスタ
の数を変更可能な構成を採用する。これにより、当該半
導体メモリを使用するＣＰＵの動作周波数に応じてレイ
テンシ３及び４を切り換えることを可能にする。アドレ
スデコーダ１には、コントロール信号ＣＳ、及び、アド
レス信号Ａｄｄが入力される。アドレスデコーダ１は、
コントロール信号ＣＳの所定のパルス信号の入力に応じ
て、アドレス信号Ａｄｄに基づいて特定されるメモリセ
ル２内の物理アドレスを指定するメモリセル選択信号を
出力する。メモリセル２は、入力されるメモリセル選択
信号により選択されるセルに書き込まれているデータを
センスアンプ３に出力する。センスアンプ３は、メモリ
セル２より読み出されたデータ信号を増幅した後に出力
する。センスアンプ３の次段には、レジスタ４，５、及
び、スイッチ８，９，１０が設けられている。スイッチ
８をオンにした場合、センスアンプ３より出力されるデ
ータ信号は、レジスタ４及び５を介して出力バッファ６
に入力され、レイテンシ４が設定される。スイッチ９を
オンにした場合、センスアンプ３より出力されるデータ
信号はレジスタ５を介して出力バッファ６に入力され、
レイテンシ３が設定される。スイッチ１０をオンにした
場合、センスアンプ３より出力されるデータ信号は直接
出力バッファ６に入力され、メモリセル２からのデータ
の読み出し速度を計測するテストモードが設定される。
レジスタ４は、クロック信号ＣＬＫ１により制御され
る。このクロック信号ＣＬＫ１は、ＣＰＵ１００の動作
周波数により決まる基準クロック信号ＣＬＫ０を、遅延
回路７により遅延した信号である。レイテンシ４の設定
時において、当該レジスタ４は、３サイクル目のクロッ
ク信号ＣＬＫ１に同期してセンスアンプ３より出力され
るデータ信号を出力する。レジスタ５は、クロック信号
ＣＬＫ２により制御される。クロック信号ＣＬＫ２は、
クロック信号ＣＬＫ０が回路内において自然遅延した信
号である。レイテンシ４の設定時において、当該レジス
タ５は、４サイクル目のクロック信号ＣＬＫ２に同期し
て、入力されたデータを出力する。また、レイテンシ３
の設定時には、当該レジスタ５は、上記所定のコントロ
ール信号ＣＳが入力された後、３サイクル目のクロック
信号ＣＬＫ２に同期して入力されたデータを出力する。
出力バッファ６は、レジスタ５又はセンスアンプ３より
直接入力されるデータ信号を出力データ信号Ｄ_outとし
てＣＰＵ１００に対して出力する。

【００１２】図３は、上記図２に示す構成の半導体メモ
リ２００において、スイッチ９をオンにしてレイテンシ
３を設定した場合における、各信号及びデータ信号の状
態を示すタイムチャートである。一番上の段は、ＣＰＵ
１００の動作周波数により周期の決まる基準クロック信
号ＣＬＫ０を示す。本例の場合、基準クロックＣＬＫ０
の周期は、９nsである。レイテンシ３の設定されている
状態でデータの読み出しを行う場合、半導体メモリ２０
０は、基準クロック信号ＣＬＫ０の３サイクル目でデー
タの出力を行う。ＣＰＵ１００は、基準クロック信号Ｃ
ＬＫ０の最初の１サイクル目の信号ａ１の出力に伴い、
アドレスデコーダ１に対して所定のコントロール信号Ｃ
Ｓを出力すると共に、アドレス信号Ａdd（＝Ａｉ）を出
力する。アドレスデコーダ１は、メモリセル選択信号を
メモリセル２に出力する。メモリセル２は、この選択信
号により選択される物理アドレスに書き込まれているデ
ータをセンスアンプ３に出力する。センスアンプ３は、
入力されたデータを増幅して出力する。アドレスデコー
ダ１にアドレス信号Ａddが入力された後、メモリセル２
に選択信号が出力されるまでに要する遅延時間Ｄ１は、
５nsであり、メモリセル２に選択信号が入力された後、
センスアンプ３よりデータが出力されるまでに要する遅
延時間Ｄ２は、５nsである。この遅延時間Ｄ１及びＤ２
は、それぞれアドレスデコーダ１及びメモリセル２の特
性により決まる。スイッチ９をオンにしている場合、セ
ンスアンプ３より出力されたデータは、直接レジスタ５
に入力される。レジスタ５には、基準クロック信号ＣＬ
Ｋ０が内部回路により自然遅延したクロック信号ＣＬＫ
２が入力される。この基準クロック信号ＣＬＫ０に対す
るクロック信号ＣＬＫ２の遅延時間Ｄ３は、２．５nsで
ある。この遅延時間Ｄ３は、半導体メモリ２００の回路
構成により決まる。また、センスアンプ３からレジスタ
５にデータが入力された後、３サイクル目のクロック信
号ＣＬＫ２が入力されるまでに要するセットアップ時間
Ｓ１は、０．５nsである。レジスタ５は、３サイクル目
のクロック信号ＣＬＫ２の入力に同期してセンスアンプ
３より入力された読み出しデータを、次段の出力バッフ
ァ６に出力する。なお、３サイクル目のクロック信号Ｃ
ＬＫ２の入力後、データが出力されるまでの遅延時間Ｄ
４は、０．５nsである。レジスタ５より読み出しデータ
の入力された出力バッファ６は、所定の時間Ｄ５（＝
０．５ns）の遅延の後に、当該データを出力データＤ
_outとして出力する。レイテンシ３の場合、出力バッフ
ァ６からは、基準クロック信号ＣＬＫ０が３サイクルし
ている間にデータ出力を行わねばならない。ＣＰＵ１０
０より入力される基準クロック信号の最小の周期Ｔ
₃は、以下の数１で５．７５１nsと求められる。

【数１】 Ｔ₃＝（Ｄ１＋Ｄ２＋Ｓ１＋Ｄ４＋Ｄ５）／２ ＝（５＋５＋０．５＋０．５＋０．５）／２ ＝１１．５／２＝５．７５１ レイテンシ３の設定時において、上記構成の半導体メモ
リ２００では、最大でｆ＝１／Ｔ₃≒１７４ＭＨｚまで
の基準クロック信号ＣＬＫ０の入力に対応することがで
きる。

【００１３】上記説明するように、レイテンシ３の場
合、１７４ＭＨｚまでの基準クロック信号ＣＬＫ０の入
力に対応することができるが、近年におけるＣＰＵの動
作周波数は２００ＭＨｚ以上になっている。このような
動作周波数を有するＣＰＵを用いる場合、レイテンシ４
が要求される。図４は、上記図２に示す構成の半導体メ
モリ２００において、スイッチ８をオンにしてレイテン
シ４を設定した場合における、各信号及びデータの状態
を示すタイムチャートである。一番上の段は、当該半導
体メモリ２００を利用するＣＰＵ１００の駆動周波数に
より決まる基準クロック信号ＣＬＫ０を示す。本例の場
合、基準クロック信号ＣＬＫ０の周期は５nsである。レ
イテンシ４の設定されている状態でデータの読み出しを
行う場合、半導体メモリ２００は、基準クロック信号Ｃ
ＬＫ０の４サイクル目でデータの出力を行う。ＣＰＵ１
００は、基準クロック信号ＣＬＫ０の最初の１サイクル
目の信号ａ１の出力に伴い、アドレスデコーダ１に対し
て所定のコントロール信号ＣＳを出力すると共に、アド
レス信号Ａｄｄ（＝Ａｉ）を出力する。アドレスデコー
ダ１は、所定のメモリセル選択信号をメモリセル２に出
力する。メモリセル２は、この選択信号により選択され
た物理アドレスに書き込まれているデータをセンスアン
プ３に出力する。センスアンプ３は、メモリセル２より
読み出されたデータを増幅して出力する。アドレスデコ
ーダ１にアドレス信号Ａddが入力された後、メモリセル
２に選択信号が出力されるまでに要する遅延時間Ｄ１０
は、５nsであり、メモリセル２に選択信号が入力された
後、センスアンプ３よりデータが出力されるまでに要す
る遅延時間Ｄ１１は、５nsである。この遅延時間Ｄ１０
及びＤ１１は、それぞれアドレスデコーダ１及びメモリ
セル２の特性により決まるため、基準クロック信号ＣＬ
Ｋ０の周波数により変化しない。レジスタ４には、所定
の遅延回路７により時間Ｄ１２（＝５．５ns）だけ遅延
されたクロック信号ＣＬＫ１が入力される。この遅延回
路７による遅延時間Ｄ１２は、回路内において生じる自
然の遅延時間（０．５ns程度）より長く、センスアンプ
３からデータが出力されるタイミングに合わせて設定す
ればよい。レジスタ４は、３サイクル目のクロック信号
に同期してセンスアンプ３より入力された読み出しデー
タを、次段のレジスタ５に出力する。半導体メモリ２０
０の場合、レジスタ４にデータが入力された後、レジス
タ４に３サイクル目のクロック信号ＣＬＫ１が入力され
るまでのセットアップ時間Ｓ１０は、０．５nsである。
また、３サイクル目のクロック信号ＣＬＫ１に同期して
レジスタ４からレジスタ５にデータが出力されるまでの
遅延時間Ｄ１３は、０．５nsである。この遅延時間Ｄ１
３は、レジスタ４の特性により決まる。レジスタ５に
は、基準クロック信号ＣＬＫ０が内部回路により自然遅
延したクロック信号ＣＬＫ２が入力される。この基準ク
ロック信号ＣＬＫ０に対するクロック信号ＣＬＫ２の遅
延時間Ｄ１４は、２．５nsである。この遅延時間Ｄ１４
は、半導体メモリ２００の回路構成により決まる。ま
た、レジスタ４からレジスタ５にデータが入力された
後、４サイクル目のクロック信号ＣＬＫ２が入力される
までに要するセットアップ時間Ｓ１１は、０．５nsであ
る。レジスタ５は、４サイクル目のクロック信号ＣＬＫ
２に同期してレジスタ４より入力された読み出しデータ
を次段の出力バッファ６に出力する。４サイクル目のク
ロック信号ＣＬＫ２の入力に同期してレジスタ５からデ
ータが出力されるまでの遅延時間Ｄ１５は、０．５nsで
ある。この遅延時間Ｄ１５は、レジスタ５の特性により
決まる。レジスタ５より読み出しデータの入力された出
力バッファ６は、所定の時間Ｄ１６（＝０．５ns）の遅
延の後に、当該データを出力データＤ_outとして出力す
る。レイテンシ４の場合、出力バッファ６からは、基準
クロック信号ＣＬＫ０の４サイクル目でデータの出力を
行わねばならない。ＣＰＵ１００より入力される基準ク
ロック信号の最小の周期Ｔ₄は、以下の数２で４．１５n
sと求められる。

【数２】 Ｔ₄＝（Ｄ１０＋Ｄ１１＋Ｓ１０＋Ｄ１３＋Ｓ１１＋Ｄ１５＋Ｄ１６）／３ ＝（５＋５＋０．５＋０．５＋０．５＋０．５＋０．５）／３ ＝１２．５／３＝４．１５ 上記構成の半導体メモリ２００では、最大でｆ＝１／Ｔ
₄≒２４０ＭＨｚまでの基準クロック信号ＣＬＫ０の入
力に対応することができる。

【００１４】従来の半導体メモリでは、センスアンプと
出力バッファとの間に１つのレジスタを備えていた。こ
こで、比較のため、従来の半導体メモリのアドレスデコ
ーダとメモリセルの間にレジスタを設け、レイテンシ４
を実現する場合について考察する。図５は、比較例の半
導体メモリ３００の構成を示す図である。図示するよう
に、半導体メモリ３００は、従来の半導体メモリのアド
レスデコーダ３０１とメモリセル３０３との間にレジス
タ３０２を介すること特徴とする。メモリセル３０３を
介して出力されるデータは、センスアンプ３０４におい
て増幅された後に、レジスタ３０５及び出力バッファ３
０６を介して出力される。レジスタ３０２及び３０５に
は、それぞれ基準クロック信号ＣＬＫ０が内部回路によ
り自然遅延されてなるクロック信号ＣＬＫ３及びＣＬＫ
４が入力される。図６は、上記半導体メモリ３００をＣ
ＰＵ１００に接続してレイテンシ４を実現した場合の各
信号及びデータのタイムチャートである。一番上の段
は、当該半導体メモリ３００を利用するＣＰＵ１００の
駆動周波数により決まる基準クロック信号ＣＬＫ０を示
す。本例の場合、基準クロック信号ＣＬＫ０の周期は５
nsである。ＣＰＵ１００は、基準クロック信号ＣＬＫ０
の最初の１サイクル目の信号ａ１の出力に伴い、アドレ
スデコーダ３０１に対して所定のコントロール信号ＣＳ
を出力すると共に、アドレス信号Ａdd（＝Ａｉ）を出力
する。アドレスデコーダ３０１は、所定のメモリセル選
択信号をレジスタ３０２に出力する。ここで、アドレス
デコーダ３０１にアドレス信号が入力された後、レジス
タ３０２に選択信号を出力するまでに要する遅延時間Ｄ
２０は、５nsであり、上記半導体メモリ２００における
遅延時間Ｄ１０と同じである。レジスタ３０２は、回路
内における自然の遅延Ｄ２１（＝３ns）を伴って入力さ
れる３サイクル目のクロック信号ＣＬＫ３に同期してメ
モリセル選択信号をメモリセル３０３に出力する。この
遅延時間Ｄ２１は、上記半導体メモリ２００におけるセ
ットアップ時間Ｓ１０に対応する。３サイクル目のクロ
ック信号ＣＬＫ３を受けてレジスタ３０２よりデータが
出力されるまでの遅延時間Ｄ２２（＝０．５ns）は、上
記半導体メモリ２００における遅延時間Ｄ１３と同じで
ある。メモリセル３０３は、この選択信号により選択さ
れた物理アドレスに書き込まれているデータをセンスア
ンプ３０４に出力する。センスアンプ３０４は、メモリ
セル３０３より読み出されたデータを増幅して出力す
る。メモリセル３０３に選択信号が入力された後、セン
スアンプ３０４よりデータが出力されるまでに要する遅
延時間Ｄ２３は、５nsであり、上記半導体メモリ２００
における遅延時間Ｄ１１と同じである。レジスタ３０５
は、３サイクル目のクロック信号に同期して遅延時間Ｄ
２４（＝０．５ns）の後に、センスアンプ３０４より入
力された読み出しデータを、出力バッファ３０６に出力
する。この遅延時間Ｄ２４は、上記半導体メモリ２００
における遅延時間Ｄ１５と同じである。読み出しデータ
の入力された出力バッファ６は、所定の時間Ｄ２５（＝
０．５ns）の遅延の後に、当該データを出力データＤ
_outとして出力する。この遅延時間Ｄ２５は、上記半導
体メモリ２００における遅延時間Ｄ１６と同じである。
レイテンシ４の場合、半導体メモリ２００と同様に出力
バッファ３０６からは、基準クロック信号ＣＬＫ０の４
サイクル目でデータの出力を行わねばならない。この比
較例において、ＣＰＵ１００より入力される基準クロッ
ク信号の最小の周期Ｔ’₄は、以下の数３で５nsと求め
られる。

【数３】 Ｔ’₄＝（Ｄ２０＋Ｄ２１＋Ｄ２２＋Ｄ２３＋Ｓ２０＋Ｄ２４＋Ｄ２５）／３ ＝（５＋３＋０．５＋５＋０．５＋０．５＋０．５）／３ ＝１５／３＝５ 上記比較例の半導体メモリ３００では、最大でｆ＝１／
Ｔ’₄≒２００ＭＨｚまでの基準クロック信号ＣＬＫ０
の入力にまでしか対応することができない。これは、比
較例の半導体メモリ３００は、レジスタ３０２に入力さ
れるクロック信号ＣＬＫ３が回路内の自然遅延（Ｄ２１
＝３ns）を伴うのに対して、実施形態１の半導体メモリ
２００では、センスアンプ３よりデータが読み出される
タイミングに合わせて遅延回路７による遅延時間を調節
することができ、回路全体で要する遅延時間を２．５ns
短くすることができるためである。以上のことから本発
明の半導体メモリ２００は、レイテンシの値が切り換え
られるだけでなく、より高い動作周波数のＣＰＵに同期
して使用できることが理解される。

【００１５】（２）実施の形態２ 図７は、クロック同期型の半導体メモリの実施の形態２
である半導体メモリ４００の構成を示すブロック図であ
る。当該半導体メモリ４００は、半導体メモリ２００と
同じように、ＣＰＵ１００により使用される。上記半導
体メモリ２００と同じ構成物には同じ参照番号を付し、
ここでの重複した説明は省く。半導体メモリ４００は、
ＣＰＵ１００より出力されるＬＡＴＥＮＣＹ信号により
トランスファーゲート４３及び４４、インバータ４８よ
りなるスイッチ機構を用いてセンスアンプ３より出力さ
れるデータの入力先を切り換えることを特徴とする。Ｌ
ＡＴＥＮＣＹ信号が”Ｌ”の場合、トランスファーゲー
ト４３がオンとなり、センスアンプ３より出力されるデ
ータは、レジスタ４及び５を介して出力バッファ６に出
力され、レイテンシ４が設定される。また、ＬＡＴＥＮ
ＣＹ信号が”Ｈ”の場合、トランスファーゲート４４が
オンとなり、センスアンプ３より出力されるデータは、
レジスタ５を介して出力バッファ６に出力され、レイテ
ンシ３が設定される。このように、半導体メモリ４００
では、ＬＡＴＥＮＣＹ信号を切り換えることでレイテン
シの値を必要に応じて変化することができる。レジスタ
４は、上記半導体メモリ２００の場合と同様に、クロッ
ク信号ＣＬＫ１により制御される。クロック信号ＣＬＫ
１は、ＣＰＵ１００の動作周波数により決まる基準クロ
ック信号ＣＬＫ０を、遅延回路７により遅延した信号で
ある。レジスタ５は、クロック信号ＣＬＫ２により制御
される。クロック信号ＣＬＫ２は、クロック信号ＣＬＫ
０が回路内において自然遅延した信号である。レイテン
シ４の設定時において、当該レジスタ５は、４サイクル
目のクロック信号ＣＬＫ２に同期して、入力されたデー
タを出力する。また、レイテンシ３の設定時には、当該
レジスタ５は、上記所定のコントロール信号ＣＳが入力
された後、３サイクル目のクロック信号ＣＬＫ２に同期
して入力されたデータを出力する。出力バッファ６は、
レジスタ５又はセンスアンプ３より直接入力されるデー
タ信号を所定の時間だけ遅延した後に出力データ信号Ｄ
_outとしてＣＰＵ１００に対して出力する。なお、レイ
テンシ３及び４の設定時における信号及びデータの流れ
は上記半導体メモリ２００と同じであるため、重複した
説明は省略する。

【００１６】（３）実施の形態３ 図８は、クロック同期型の半導体メモリの実施の形態３
である半導体メモリ５００の構成を示す図である。半導
体メモリ５００では、チップの組立工程の時に、Ｖ_cc電
源パッド７０又はＧＮＤパッド７２にボンディングして
ＬＡＴＥＮＣＹ信号の値を固定することで、レイテンシ
３又は４を択一的に設定する構成を採ることを特徴とす
る。半導体メモリ５００は、半導体メモリ２００と同じ
ようにＣＰＵ１００により使用される。上記半導体メモ
リ２００と同じ構成物には同じ参照番号を付し、ここで
の重複した説明は省く。半導体メモリ５００は、上記半
導体メモリ４００と同様にトランスファーゲート４３及
び４４、インバータ４８よりなるスイッチ機構を用いて
センスアンプ３より出力されるデータの入力先を切り換
える。半導体メモリ４００の場合、パッド７１をメモリ
チップの組立工程の時に当該チップに備えるＶ_cc電源パ
ッド７０又はＧＮＤパッド７２にボンディングしてＬＡ
ＴＥＮＣＹ信号の値を択一的に設定する。パッド７１を
Ｖ_cc電源パッド７０に接続した場合、ＬＡＴＥＮＣＹ信
号は”Ｈ”に固定され、トランスファーゲート４４がオ
ンになる。これによりセンスアンプ３より出力されるデ
ータは、レジスタ５を介して出力バッファ６に出力され
ることとなり、レイテンシ３が設定される。また、パッ
ド７１をＧＮＤパッド７２にボンディングした場合、Ｌ
ＡＴＥＮＣＹ信号は、”Ｌ”に固定され、トランスファ
ーゲート４３がオンになる。これによりセンスアンプ３
より出力されるデータは、レジスタ４及び５を介して出
力バッファ６に出力されることとなり、レイテンシ４が
設定される。なお、レイテンシ３及び４の設定時におけ
る信号及びデータの流れは上記半導体メモリ２００と同
じであるため、重複した説明は省略する。

【００１７】（４）実施の形態４ 図９は、クロック同期型の半導体メモリの実施の形態４
である半導体メモリ６００の構成を示すブロック図であ
る。半導体メモリ６００は、半導体メモリ２００と同じ
ように、ＣＰＵ１００により使用される。上記半導体メ
モリ２００と同じ構成物には同じ参照番号を付し、ここ
での重複した説明は省く。半導体メモリ６００では、レ
イテンシ３の設定時には、レジスタ４を制御するクロッ
ク信号ＣＬＫ１’の値を”Ｈ”又は”Ｌ”に固定し、セ
ンスアンプ３より入力されるデータがレジスタ４をその
まま通過してレジスタ５に入力される構成を採用するこ
とを特徴とする。レジスタ４のクロック信号入力端子
に、その出力端子が接続されているＡＮＤゲート８６に
は、クロック信号ＣＬＫ１及びＣＰＵ１００より出力さ
れるＬＡＴＥＮＣＹ信号が入力される。このクロック信
号ＣＬＫ１は、基準クロック信号ＣＬＫ０を上記半導体
メモリ２００で用いた遅延回路７により遅延した信号で
ある。ＣＰＵ１００は、レイテンシ３の設定時には、”
Ｌ”のＬＡＴＥＮＣＹ信号を出力し、レイテンシ４の設
定時には”Ｈ”のＬＡＴＥＮＣＹ信号を出力する。レイ
テンシ３の設定時には、レジスタ４のクロック信号入力
端子には、ＡＮＤゲート８６より”Ｌ”のクロック信号
ＣＬＫ１’が入力される。この場合、レジスタ４は、入
力されるデータをそのまま次段のレジスタ５に出力す
る。レイテンシ４の設定時には、レジスタ４のクロック
信号入力端子には、ＡＮＤゲート８６よりクロック信号
ＣＬＫ１がそのままクロック信号ＣＬＫ１’として入力
される。上記構成において、ＣＰＵ１００によりＬＡＴ
ＥＮＣＹ信号が切り換えられた後における信号の制御内
容については、上記半導体メモリ２００と同じであり、
ここでの重複した説明は省く。

【００１８】

【発明の効果】本発明の第１のクロック同期型の半導体
メモリは、センスアンプの次段にレジスタを２個直列に
接続し、スイッチング機構によりセンスアンプより出力
されたデータを通過させるレジスタの数を変更可能な構
成を採用する。これにより、当該半導体メモリを使用す
るＣＰＵの動作周波数に応じてレイテンシ３及び４を切
り換えることを可能にする。

【００１９】本発明の第２のクロック同期型の半導体メ
モリは、当該半導体メモリを使用するＣＰＵにより、入
力端子に入力する制御信号を切り換えることで、レイテ
ンシの値を変更することができる。

【００２０】本発明の第３のクロック同期型の半導体メ
モリは、トランスファーゲートの制御端子を当該半導体
メモリの電源端子又は接地端子に接続することで、レイ
テンシの値を択一的に設定することができる。

【００２１】本発明の第４のクロック同期型の半導体メ
モリは、外部より入力される切り換え信号により、レイ
テンシの値を択一的に設定することができる。

【図面の簡単な説明】

【図１】 演算処理装置及び、当該演算処理装置により
使用されるクロック同期型の半導体メモリを示す図であ
る。

【図２】 クロック同期型の半導体メモリの実施の形態
である半導体メモリ２００の構成を示すブロック図であ
る。

【図３】 レイテンシ３を設定した場合における、各信
号及びデータ信号の状態を示すタイムチャートである。

【図４】 レイテンシ４を設定した場合における、各信
号及びデータの状態を示すタイムチャートである。

【図５】 比較例の半導体メモリの構成を示す図であ
る。

【図６】 比較例の半導体メモリにおいて、レイテンシ
４を設定した場合における、各信号及びデータの状態を
示すタイムチャートである。

【図７】 クロック同期型の半導体メモリの実施の形態
２である半導体メモリ構成を示すブロック図である。

【図８】 クロック同期型の半導体メモリの実施の形態
３である半導体メモリの構成を示すブロック図である。

【図９】 クロック同期型の半導体メモリの実施の形態
４である半導体メモリの構成を示すブロック図である。

【符号の説明】

１，３０１ アドレスデコーダ、２，３０２ メモリセ
ル、３，３０３ センスアンプ、４，５，３０２，３０
５ レジスタ、６，３０６ 出力バッファ、７遅延回
路、４３，４４，６３，６４ トランスファーゲート、
４８，６８ インバータ、７０，７１，７２ パッド、
８６ ＡＮＤゲート、１００ ＣＰＵ、２００，３０
０，４００，５００，６００ 半導体メモリ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 外部より入力されるクロック信号に同期
   して、指定するアドレスのデータをメモリセルより読み
   出し、これをセンスアンプにより増幅した後に、レジス
   タ及び出力バッファを介してデータの読み出しを行う半
   導体メモリにおいて、 上記レジスタとして、センスアンプより出力されるデー
   タが入力され、上記外部より入力されるクロック信号を
   遅延回路により所定の時間だけ遅延した第１クロック信
   号の入力に対して、上記データを出力する第１レジスタ
   と、当該第１レジスタに接続され、内部回路により自然
   遅延した上記クロック信号の入力に対して、データを出
   力バッファに出力する第２レジスタとを有し、 センスアンプより出力されるデータを上記第１のレジス
   タ及び第２のレジスタの何れに入力するかを切り換える
   スイッチ回路とを備えることを特徴とするクロック同期
   型の半導体メモリ。
2. 【請求項２】 請求項１に記載するクロック同期型の半
   導体メモリであって、 上記スイッチ回路は、トランスファーゲートで構成さ
   れ、当該トランスファーゲートの制御信号の入力端子を
   備えることを特徴とするクロック同期型の半導体メモ
   リ。
3. 【請求項３】 請求項１に記載するクロック同期型の半
   導体メモリであって、 上記スイッチ回路は、トランスファーゲートで構成さ
   れ、当該トランスファーゲートの制御端子は当該半導体
   メモリの電源端子又は接地端子に接続されていることを
   特徴とするクロック同期型の半導体メモリ。
4. 【請求項４】 外部より入力されるクロック信号に同期
   して、指定するアドレスのデータをメモリセルより読み
   出し、これをセンスアンプにより増幅した後に、レジス
   タ及び出力バッファを介してデータの読み出しを行う半
   導体メモリにおいて、 上記レジスタとして、外部より入力される切換信号によ
   りセンスアンプより出力されるデータをそのまま通過さ
   せるモードと、上記外部より入力されるクロック信号を
   遅延回路により所定の時間だけ遅延した第１クロック信
   号の入力に対して、上記データを出力するモードの切換
   機構を有する第１レジスタと、当該第１レジスタに接続
   され、内部回路により自然遅延した上記クロック信号の
   入力に対して、データを出力バッファに出力する第２レ
   ジスタとを備えることを特徴とするクロック同期型の半
   導体メモリ。