JPH052890A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH052890A JPH052890A JP3153634A JP15363491A JPH052890A JP H052890 A JPH052890 A JP H052890A JP 3153634 A JP3153634 A JP 3153634A JP 15363491 A JP15363491 A JP 15363491A JP H052890 A JPH052890 A JP H052890A
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- write
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- clock
- signal
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Abstract
(57)【要約】
【目的】 読出し／書込みデータの入出力端子が共用化
され、且つアドレススルー状態における書込み誤りを排
除する半導体メモリ装置を提供する。 【構成】 書込みサイクルにおいて、クロック１０４は
遅延回路７により遅延されてレジスタ５に入力される。
従って、読出しサイクルから書込みサイクルに移行する
時点において、データ出力状態が継続していても、書込
みデータは、出力状態終了後においてレジスタ５により
ラッタされる。これにより、読出し／書込みデータの入
出力端子を共用化することが可能となる。また、更に、
書込みパルス発生回路６においては、クロック１０４に
応答して書込みパルス１０７が発生され、クロック１０
４の立下りとともに終焉するため、アドレススルー時に
おいて書込み誤りを生ずることがない。
され、且つアドレススルー状態における書込み誤りを排
除する半導体メモリ装置を提供する。 【構成】 書込みサイクルにおいて、クロック１０４は
遅延回路７により遅延されてレジスタ５に入力される。
従って、読出しサイクルから書込みサイクルに移行する
時点において、データ出力状態が継続していても、書込
みデータは、出力状態終了後においてレジスタ５により
ラッタされる。これにより、読出し／書込みデータの入
出力端子を共用化することが可能となる。また、更に、
書込みパルス発生回路６においては、クロック１０４に
応答して書込みパルス１０７が発生され、クロック１０
４の立下りとともに終焉するため、アドレススルー時に
おいて書込み誤りを生ずることがない。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、ＳＴＲＡＭ（ＳＥＬＦ ＴＩＭＥＤＲＡＮＤ
ＡＭ ＡＣＣＥＳＳ ＭＥＭＯＲＹ）を形成する半導体
メモリ装置に関する。
し、特に、ＳＴＲＡＭ（ＳＥＬＦ ＴＩＭＥＤＲＡＮＤ
ＡＭ ＡＣＣＥＳＳ ＭＥＭＯＲＹ）を形成する半導体
メモリ装置に関する。
【０００２】
【従来の技術】従来の、この種の半導体メモリ装置の一
例が図７に示されており、本従来例においては、データ
の入出力端子が一つに共通化されている。また、図８
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）
に示されるのは、本従来例の動作に対応する各部信号の
タイミング図である。
例が図７に示されており、本従来例においては、データ
の入出力端子が一つに共通化されている。また、図８
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）
に示されるのは、本従来例の動作に対応する各部信号の
タイミング図である。
【０００３】図７において、外部より入力されるアドレ
ス信号１０１、書込み信号１０２およびチップセレクト
信号１０３は、同じく外部より入力されるクロック１０
４を介して、それぞれ対応するレジスタ２２、２３およ
び２４に入力してラッチされる。レジスタ２２より出力
されるアドレス信号は、メモリセルアレイ２１に入力さ
れて、データの読出しならびに書込みのアドレスを指定
する。書込み信号１０２およびチップセレクト信号１０
３は、それぞれＡＮＤ回路３０および３１に入力され、
ＡＮＤ回路３０からは、メモリセル２１からのデータ読
出しを制御する読出し制御信号１０５が出力されてトラ
イステートバッファ２８に入力され、また、ＡＮＤ回路
３１からは、書込み制御信号１０６が出力されて、書込
みパルス発生回路２６に入力される。
ス信号１０１、書込み信号１０２およびチップセレクト
信号１０３は、同じく外部より入力されるクロック１０
４を介して、それぞれ対応するレジスタ２２、２３およ
び２４に入力してラッチされる。レジスタ２２より出力
されるアドレス信号は、メモリセルアレイ２１に入力さ
れて、データの読出しならびに書込みのアドレスを指定
する。書込み信号１０２およびチップセレクト信号１０
３は、それぞれＡＮＤ回路３０および３１に入力され、
ＡＮＤ回路３０からは、メモリセル２１からのデータ読
出しを制御する読出し制御信号１０５が出力されてトラ
イステートバッファ２８に入力され、また、ＡＮＤ回路
３１からは、書込み制御信号１０６が出力されて、書込
みパルス発生回路２６に入力される。
【０００４】また、クロック１０４は、インバータ２７
を介して反転され、クロック１１４として、レジスタ２
５および書込みパルス発生回路２６に入力される。レジ
スタ２５おいては、この反転されたクロック１１３を介
して、入力データ１１０がラッチされる。他方、書込み
パルス発生回路２６においては、クロック１１４および
書込み制御信号１０６の入力に対応して、所定の書込み
パルス１０７が生成され、トライステートバッファ２９
に入力される。外部より入力され、レジスタ２５におい
てラッチされた上記の入力データ１１０は、書込みパル
ス１０７を介して、トライステートバッファ２９を経由
してメモリレジスタ２５に入力され、レジスタ２２より
の指定アドレスに格納される。
を介して反転され、クロック１１４として、レジスタ２
５および書込みパルス発生回路２６に入力される。レジ
スタ２５おいては、この反転されたクロック１１３を介
して、入力データ１１０がラッチされる。他方、書込み
パルス発生回路２６においては、クロック１１４および
書込み制御信号１０６の入力に対応して、所定の書込み
パルス１０７が生成され、トライステートバッファ２９
に入力される。外部より入力され、レジスタ２５におい
てラッチされた上記の入力データ１１０は、書込みパル
ス１０７を介して、トライステートバッファ２９を経由
してメモリレジスタ２５に入力され、レジスタ２２より
の指定アドレスに格納される。
【０００５】また、レジスタ２２より出力されるアドレ
スに対応して、メモリセルアレイ２１より読出されるデ
ータは、ＡＮＤ回路３０からトライステートバッファ２
８に入力される読出し制御信号１０５に制御されて、ト
ライステートバッファ２８を経由して、出力データ１０
９として外部に出力される。
スに対応して、メモリセルアレイ２１より読出されるデ
ータは、ＡＮＤ回路３０からトライステートバッファ２
８に入力される読出し制御信号１０５に制御されて、ト
ライステートバッファ２８を経由して、出力データ１０
９として外部に出力される。
【０００６】上記のデータ書込み／読出しの動作のタイ
ミングについては、図８（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）および（ｆ）において、それぞれ、クロ
ック１０４、反転されたクロック１１４、書込み信号１
０２、書込みパルス１０７、出力データ１０９／入力デ
ータ１１０、およびアドレス信号１０１等の、各信号間
の相関タイミング関係が示されている。
ミングについては、図８（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）および（ｆ）において、それぞれ、クロ
ック１０４、反転されたクロック１１４、書込み信号１
０２、書込みパルス１０７、出力データ１０９／入力デ
ータ１１０、およびアドレス信号１０１等の、各信号間
の相関タイミング関係が示されている。
【０００７】即ち、書込み信号１０２が“Ｈ”レベルの
時には、クロック１０４の立上りエッジにおいて読出し
動作が開始されるが、実際には、回路動作の時間遅延に
より、クロック１０４の立上りよりも若干遅れた時点に
おいて出力データ１０９が有効となる。また、書込みサ
イクルｔW の開始時点（ｔ1 ）においても、書込み信号
１０２は“Ｌ”レベルでラッチされるが、前述の時間遅
延のために出力データ１０９は依然として持続されてい
る。その後、出力データ１０９の状態が終了するために
十分な時間が経過した時点（ｔ2）でクロック１０４が
立下ると、この時点においてクロック１１４は立上り、
レジスタ２５により、入力データ１１０がラッチされ
る。また、一方においては、書込みパルス発生回路２６
においても、書込みパルス１０７が生成され、トライス
テートバッファ２９に送られて、書込み動作が行われ
る。
時には、クロック１０４の立上りエッジにおいて読出し
動作が開始されるが、実際には、回路動作の時間遅延に
より、クロック１０４の立上りよりも若干遅れた時点に
おいて出力データ１０９が有効となる。また、書込みサ
イクルｔW の開始時点（ｔ1 ）においても、書込み信号
１０２は“Ｌ”レベルでラッチされるが、前述の時間遅
延のために出力データ１０９は依然として持続されてい
る。その後、出力データ１０９の状態が終了するために
十分な時間が経過した時点（ｔ2）でクロック１０４が
立下ると、この時点においてクロック１１４は立上り、
レジスタ２５により、入力データ１１０がラッチされ
る。また、一方においては、書込みパルス発生回路２６
においても、書込みパルス１０７が生成され、トライス
テートバッファ２９に送られて、書込み動作が行われ
る。
【０００８】このように、外部から入力されるクロック
１０４の立上りエッジおよび立下りエッジの双方を利用
して、書込むための入力データ１１０をラッチするタイ
ミングと、書込みデータ１０２をラッチするタイミング
とを相互に異なるように調整することにより、出力デー
タおよび入力データは、共通の端子を用いて処理されて
いる。
１０４の立上りエッジおよび立下りエッジの双方を利用
して、書込むための入力データ１１０をラッチするタイ
ミングと、書込みデータ１０２をラッチするタイミング
とを相互に異なるように調整することにより、出力デー
タおよび入力データは、共通の端子を用いて処理されて
いる。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
メモリ装置（ＳＴＲＡＭ）においては、外部から入力さ
れるクロックが立上ると、図８（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）および（ｆ）に示されるよう
に、アドレス信号１０１はスルー状態となり、任意のア
ドレスに切替えられることになるが、前述のように、ク
ロック１０４の立上りエッジにおいて書込み動作が行わ
れるようにしておくと、アドレスの切替時に書込みが行
われるようになり、書込み誤まりを発生する危惧がある
という欠点がある。
メモリ装置（ＳＴＲＡＭ）においては、外部から入力さ
れるクロックが立上ると、図８（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）および（ｆ）に示されるよう
に、アドレス信号１０１はスルー状態となり、任意のア
ドレスに切替えられることになるが、前述のように、ク
ロック１０４の立上りエッジにおいて書込み動作が行わ
れるようにしておくと、アドレスの切替時に書込みが行
われるようになり、書込み誤まりを発生する危惧がある
という欠点がある。
【００１０】
【課題を解決するための手段】第１の発明の半導体メモ
リ装置は、外部からの入力データを格納するメモリセル
アレイと、外部から入力されるアドレス信号、書込み信
号およびチップセレクト信号を、それぞれ外部より入力
されるクロックを介してラッチする第１、第２および第
３のレジスタと、前記第２および第３のレジスタより出
力される書込み信号およびチップセレクト信号を介し
て、所定の読出し制御信号ならびに書込み制御信号を出
力するデータ入出力制御回路と、前記クロックおよび書
込み制御信号を入力して、前記メモリセルアレイに対応
する書込みパルスを生成して出力する書込みパルス発生
回路と、前記クロックに時間遅延を付与して遅延クロッ
クを出力する遅延回路と、前記遅延クロックを介して、
外部からの入力データをラッチする第４のレジスタと、
前記書込みパルスを介して、前記第４のレジスタから出
力される入力データを前記メモリセルアレイに入力する
ように作用する第１のゲート回路と、前記読出し制御信
号を介して、前記メモリセルアレイから読出されるデー
タを外部に出力するように作用する第２のゲート回路
と、を備えて構成される。
リ装置は、外部からの入力データを格納するメモリセル
アレイと、外部から入力されるアドレス信号、書込み信
号およびチップセレクト信号を、それぞれ外部より入力
されるクロックを介してラッチする第１、第２および第
３のレジスタと、前記第２および第３のレジスタより出
力される書込み信号およびチップセレクト信号を介し
て、所定の読出し制御信号ならびに書込み制御信号を出
力するデータ入出力制御回路と、前記クロックおよび書
込み制御信号を入力して、前記メモリセルアレイに対応
する書込みパルスを生成して出力する書込みパルス発生
回路と、前記クロックに時間遅延を付与して遅延クロッ
クを出力する遅延回路と、前記遅延クロックを介して、
外部からの入力データをラッチする第４のレジスタと、
前記書込みパルスを介して、前記第４のレジスタから出
力される入力データを前記メモリセルアレイに入力する
ように作用する第１のゲート回路と、前記読出し制御信
号を介して、前記メモリセルアレイから読出されるデー
タを外部に出力するように作用する第２のゲート回路
と、を備えて構成される。
【００１１】また、第２の発明の半導体メモリ装置は、
外部からの入力データを格納するメモリセルアレイと、
外部から入力されるアドレス信号、書込み信号およびチ
ップセレクト信号を、それぞれ外部より入力されるクロ
ックを介してラッチする第１、第２および第３のレジス
タと、前記第２および第３のレジスタより出力される書
込み信号およびチップセレクト信号を介して、所定の読
出し制御信号ならびに書込み制御信号を出力するデータ
入出力制御回路と、前記クロックおよび書込み制御信号
を入力して、前記メモリセルアレイに対応する書込みパ
ルスを生成して出力するとともに、前記クロックより所
定の時間遅れにて立上り、且つ当該クロックの立下りに
準応して立下るパルス信号を出力する書込みパルス発生
回路と、前記パルス信号を介して、外部からの入力デー
タをラッチする第４のレジスタと、前記書込みパルスを
介して、前記第４のレジスタから出力される入力データ
を前記メモリセルアレイに入力するように作用する第１
のゲート回路と、前記読出し制御信号を介して、前記メ
モリセルアレイから読出されるデータを外部に出力する
ように作用する第２のゲート回路と、を備えて構成され
る。
外部からの入力データを格納するメモリセルアレイと、
外部から入力されるアドレス信号、書込み信号およびチ
ップセレクト信号を、それぞれ外部より入力されるクロ
ックを介してラッチする第１、第２および第３のレジス
タと、前記第２および第３のレジスタより出力される書
込み信号およびチップセレクト信号を介して、所定の読
出し制御信号ならびに書込み制御信号を出力するデータ
入出力制御回路と、前記クロックおよび書込み制御信号
を入力して、前記メモリセルアレイに対応する書込みパ
ルスを生成して出力するとともに、前記クロックより所
定の時間遅れにて立上り、且つ当該クロックの立下りに
準応して立下るパルス信号を出力する書込みパルス発生
回路と、前記パルス信号を介して、外部からの入力デー
タをラッチする第４のレジスタと、前記書込みパルスを
介して、前記第４のレジスタから出力される入力データ
を前記メモリセルアレイに入力するように作用する第１
のゲート回路と、前記読出し制御信号を介して、前記メ
モリセルアレイから読出されるデータを外部に出力する
ように作用する第２のゲート回路と、を備えて構成され
る。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、メモ
リセルアレイ１と、それぞれアドレス信号１０１、書込
み信号１０２およびチップセレクト信号１０３をラッチ
するレジスタ２、３および４と、入力データ１１０をラ
ッチするセレクタ５と、書込みパルス１０７を出力する
書込みパルス発生回路６と、クロック１０４を遅延させ
てクロック１０８を出力する遅延回路７と、メモリセル
アレイから読出されるデータを、出力データ１０９とし
て出力するトライステートバッファ８と、レジスタ５に
よりラッチされた入力データをメモリセルアレイ１に入
力するトライステートバッファ９と、ＡＮＤ回路１０お
よび１１とを備えて構成される。また、図２（ａ）、
（ｂ）、（ｃ）、（ｄ）および（ｅ）に示されるのは、
本従来例の動作に対応する各部信号のタイミング図であ
り、それぞれ、クロック１０４、書込み信号１０２、遅
延されたクロック１０８、書込みパルス１０７、および
出力データ１０９／入力データ１１０を示している。
ク図である。図１に示されるように、本実施例は、メモ
リセルアレイ１と、それぞれアドレス信号１０１、書込
み信号１０２およびチップセレクト信号１０３をラッチ
するレジスタ２、３および４と、入力データ１１０をラ
ッチするセレクタ５と、書込みパルス１０７を出力する
書込みパルス発生回路６と、クロック１０４を遅延させ
てクロック１０８を出力する遅延回路７と、メモリセル
アレイから読出されるデータを、出力データ１０９とし
て出力するトライステートバッファ８と、レジスタ５に
よりラッチされた入力データをメモリセルアレイ１に入
力するトライステートバッファ９と、ＡＮＤ回路１０お
よび１１とを備えて構成される。また、図２（ａ）、
（ｂ）、（ｃ）、（ｄ）および（ｅ）に示されるのは、
本従来例の動作に対応する各部信号のタイミング図であ
り、それぞれ、クロック１０４、書込み信号１０２、遅
延されたクロック１０８、書込みパルス１０７、および
出力データ１０９／入力データ１１０を示している。
【００１４】図１において、本発明の、従来例と異なる
点は、図７におけるインバータ２７が除かれて、遅延回
路７が付加されていることである。また、図１により明
らかなように、メモリセルアレイ１からデータを読出
し、トライステートバッファ８を介して、出力データ１
０９を出力する一連の動作については、前述の従来例の
場合と全く同様である。従って、ここでは、本実施例に
おける読出し時における動作について説明する。
点は、図７におけるインバータ２７が除かれて、遅延回
路７が付加されていることである。また、図１により明
らかなように、メモリセルアレイ１からデータを読出
し、トライステートバッファ８を介して、出力データ１
０９を出力する一連の動作については、前述の従来例の
場合と全く同様である。従って、ここでは、本実施例に
おける読出し時における動作について説明する。
【００１５】図２（ａ）、（ｂ）、（ｃ）、（ｄ）およ
び（ｅ）において、読出しサイクルｔR にフォローす
る、書込みサイクルのｔW の開始時点ｔ0 においては、
従来例の場合において説明したように、暫時出力データ
は持続されており、このデータ出力の状態が終了した時
点ｔ1において入力データ１１０が入力される。更に、
上述の時点ｔ0 から時間Δｔd1後の時点ｔ2 において
は、書込むパルス発生回路６からは書込みパルス１０７
が出力される。また、クロック１０４は、遅延回路７を
介してΔｔd2だけ遅延され、クロック１０８としてレジ
スタ５に入力される。レジスタ５においては、このクロ
ック１０８を介して、時刻ｔ3 において入力データ１１
０がラッチされる。この場合におけるΔｔd1およびΔｔ
d2は、予め略同じ値に設定しておくものとする。前記時
刻ｔ3 以後におけるその後の時点において、書込みパル
ス１０７は、クロック１０４に立下りに対応して立下
り、書込み動作は終了となる。
び（ｅ）において、読出しサイクルｔR にフォローす
る、書込みサイクルのｔW の開始時点ｔ0 においては、
従来例の場合において説明したように、暫時出力データ
は持続されており、このデータ出力の状態が終了した時
点ｔ1において入力データ１１０が入力される。更に、
上述の時点ｔ0 から時間Δｔd1後の時点ｔ2 において
は、書込むパルス発生回路６からは書込みパルス１０７
が出力される。また、クロック１０４は、遅延回路７を
介してΔｔd2だけ遅延され、クロック１０８としてレジ
スタ５に入力される。レジスタ５においては、このクロ
ック１０８を介して、時刻ｔ3 において入力データ１１
０がラッチされる。この場合におけるΔｔd1およびΔｔ
d2は、予め略同じ値に設定しておくものとする。前記時
刻ｔ3 以後におけるその後の時点において、書込みパル
ス１０７は、クロック１０４に立下りに対応して立下
り、書込み動作は終了となる。
【００１６】図３に示されるのは、書込みパルス発生回
路６を示す回路図である。図３に示されるように、書込
みパルス発生回路６は、遅延回路１２と、ＡＮＤ回路１
３および１４とにより構成されており、クロック１０４
と遅延回路１２により遅延されたクロック１１１がＡＮ
Ｄ回路１３に入力されて論理積がとられ、その論理積出
力１１２と書込制御信号１０６とがＡＮＤ回路１４に入
力されて、その論理積が書込みパルス１０７として出力
される。なお、図４（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）および（ｆ）に示されるのは、書込みパルス発生
回路６の動作に対応する各部信号のタイミング図であ
り、それぞれ、クロック１０４、書込み信号１０２、遅
延されたクロック１０８、書込みパルス１０７、および
出力データ１０９／入力データ１１０を示している。読
出しサイクルｔR にフォローする書込みサイクルｔW に
おいて、クロック１０４と、このクロック１０４が遅延
回路１２によりΔｔd3だけ遅延されたクロック１１１と
の論理積出力１１２が、時間幅ｔs4のパルスとして出力
され、この論理積出力１１２と、書込み制御信号１０６
との論理積が、時間幅ｔwpの書込みパルス１０７として
生成される状況が明確に理解される。
路６を示す回路図である。図３に示されるように、書込
みパルス発生回路６は、遅延回路１２と、ＡＮＤ回路１
３および１４とにより構成されており、クロック１０４
と遅延回路１２により遅延されたクロック１１１がＡＮ
Ｄ回路１３に入力されて論理積がとられ、その論理積出
力１１２と書込制御信号１０６とがＡＮＤ回路１４に入
力されて、その論理積が書込みパルス１０７として出力
される。なお、図４（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）および（ｆ）に示されるのは、書込みパルス発生
回路６の動作に対応する各部信号のタイミング図であ
り、それぞれ、クロック１０４、書込み信号１０２、遅
延されたクロック１０８、書込みパルス１０７、および
出力データ１０９／入力データ１１０を示している。読
出しサイクルｔR にフォローする書込みサイクルｔW に
おいて、クロック１０４と、このクロック１０４が遅延
回路１２によりΔｔd3だけ遅延されたクロック１１１と
の論理積出力１１２が、時間幅ｔs4のパルスとして出力
され、この論理積出力１１２と、書込み制御信号１０６
との論理積が、時間幅ｔwpの書込みパルス１０７として
生成される状況が明確に理解される。
【００１７】次に、本発明の第２の実施例について説明
する、図５に示されるのは、本発明の第２の実施例を示
すブロック図である。図５に示されるように、本実施例
は、メモリセルアレイ１と、それぞれアドレス信号１０
１、書込み信号１０２およびチップセレクト信号１０３
をラッチするレジスタ２、３および４と、入力データ１
１０をラッチするセレクタ５と、書込みパルス１０７を
出力する書込みパルス発生回路６と、クロック１０４を
遅延させてクロック１０８を出力する遅延回路７と、メ
モリセルアレイ１から読出されるデータを、出力データ
１０９として出力するトライステートバッファ８と、レ
ジスタ５によりラッチされた入力データ１１０をメモリ
セルアレイ１に入力するトライステートバッファ９と、
ＡＮＤ回路１０および１１とを備えて構成される。ま
た、図６（ａ）、（ｂ）、（ｃ）、（ｄ）および（ｅ）
に示されるのは、本従来例の動作に対応する各部信号の
タイミング図であり、それぞれ、クロック１０４、書込
み信号１０２、書込みパルス発生回路６から出力される
論理積出力１１２、書込みパルス１０７、および出力デ
ータ１０９／入力データ１１０を示している。
する、図５に示されるのは、本発明の第２の実施例を示
すブロック図である。図５に示されるように、本実施例
は、メモリセルアレイ１と、それぞれアドレス信号１０
１、書込み信号１０２およびチップセレクト信号１０３
をラッチするレジスタ２、３および４と、入力データ１
１０をラッチするセレクタ５と、書込みパルス１０７を
出力する書込みパルス発生回路６と、クロック１０４を
遅延させてクロック１０８を出力する遅延回路７と、メ
モリセルアレイ１から読出されるデータを、出力データ
１０９として出力するトライステートバッファ８と、レ
ジスタ５によりラッチされた入力データ１１０をメモリ
セルアレイ１に入力するトライステートバッファ９と、
ＡＮＤ回路１０および１１とを備えて構成される。ま
た、図６（ａ）、（ｂ）、（ｃ）、（ｄ）および（ｅ）
に示されるのは、本従来例の動作に対応する各部信号の
タイミング図であり、それぞれ、クロック１０４、書込
み信号１０２、書込みパルス発生回路６から出力される
論理積出力１１２、書込みパルス１０７、および出力デ
ータ１０９／入力データ１１０を示している。
【００１８】図５より明らかなように、本実施例の第１
の実施例との相違点は、図１における遅延回路７が削除
されており、遅延されたクロック１０８の代りに、書込
みパルス発生回路６において生成される論理積出力１１
２がレジスタ５に入力されていることである。なお、本
実施例における読出しサイクルにおける動作について
は、第１の実施例と同じく、従来例の場合と全く同様で
ある。また、書込みサイクルにおける一連の動作につい
ては、基本的には第１の実施例の場合と同じであり、図
６（ａ）、（ｂ）、（ｃ）、（ｄ）および（ｅ）に示さ
れるように、書込みパルス発生回路６において生成され
る論理積出力１１２は、書込みサイクルのｔW の開始時
点ｔ0 に対して、Δｔd3の時間遅れにおいて立上る。こ
の論理積出力１１２はレジスタ５に入力され、これによ
り、入力データ１１０は、時刻ｔ4 においてレジスタ５
によりラッチされる。この入力データ１１０が、トライ
ステートバッファ９に入力され、書込みパルス１０７を
介してメモリセルアレイ１に書込まれる動作について
は、既に前述したとうりである。
の実施例との相違点は、図１における遅延回路７が削除
されており、遅延されたクロック１０８の代りに、書込
みパルス発生回路６において生成される論理積出力１１
２がレジスタ５に入力されていることである。なお、本
実施例における読出しサイクルにおける動作について
は、第１の実施例と同じく、従来例の場合と全く同様で
ある。また、書込みサイクルにおける一連の動作につい
ては、基本的には第１の実施例の場合と同じであり、図
６（ａ）、（ｂ）、（ｃ）、（ｄ）および（ｅ）に示さ
れるように、書込みパルス発生回路６において生成され
る論理積出力１１２は、書込みサイクルのｔW の開始時
点ｔ0 に対して、Δｔd3の時間遅れにおいて立上る。こ
の論理積出力１１２はレジスタ５に入力され、これによ
り、入力データ１１０は、時刻ｔ4 においてレジスタ５
によりラッチされる。この入力データ１１０が、トライ
ステートバッファ９に入力され、書込みパルス１０７を
介してメモリセルアレイ１に書込まれる動作について
は、既に前述したとうりである。
【００１９】なお、本実施例においては、図３に示され
る書込みパルス発生回路６において生成される論理積出
力１１２が、遅延クロック１０８に代替えされているた
め、図１における遅延回路７が削除されるだけ回路構成
が簡易化され、且つ消費電力が軽減されるという利点が
ある。
る書込みパルス発生回路６において生成される論理積出
力１１２が、遅延クロック１０８に代替えされているた
め、図１における遅延回路７が削除されるだけ回路構成
が簡易化され、且つ消費電力が軽減されるという利点が
ある。
【００２０】
【発明の効果】以上説明したように、本発明は、ＳＴＲ
ＡＭに適用されて、読出し／書込みデータに対応する入
出力端子が共用化されるとともに、外部から入力される
クロックの“Ｈ”レベルの間に書込み動作が完了するよ
うに書込みタイミング制御が行われるため、メモリセル
アレイのアドレスを任意のアドレスに切替えるような状
況下においても、一切の書込み誤りを排除することがで
きるという効果がある。
ＡＭに適用されて、読出し／書込みデータに対応する入
出力端子が共用化されるとともに、外部から入力される
クロックの“Ｈ”レベルの間に書込み動作が完了するよ
うに書込みタイミング制御が行われるため、メモリセル
アレイのアドレスを任意のアドレスに切替えるような状
況下においても、一切の書込み誤りを排除することがで
きるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例の動作に対応する各部信号のタイ
ミング図である。
ミング図である。
【図３】本発明における書込みパルス発生回路を示す回
路図である。
路図である。
【図４】書込みパルス発生回路の動作に対応する各部信
号のタイミング図である。
号のタイミング図である。
【図５】本発明の第２の実施例を示すブロック図であ
る。
る。
【図６】第２の実施例の動作に対応する各部信号のタイ
ミング図である。
ミング図である。
【図７】従来例を示すブロック図である。
【図８】従来例の動作に対応する各部信号のタイミング
図である。
図である。
【符号の説明】
１、２１ メモリセルアレイ
２〜５、２２〜２５ レジスタ
６、２６ 書込みパルス発生回路
７、１２ 遅延回路
８、９、２８、２９ トライステートバッファ
１０、１１、１３、１４、３０、３１ ＡＮＤ回路
２７ インバータ
Claims (2)
- 【請求項１】 外部からの入力データを格納するメモリ
セルアレイと、外部から入力されるアドレス信号、書込
み信号およびチップセレクト信号を、それぞれ外部より
入力されるクロックを介してラッチする第１、第２およ
び第３のレジスタと、前記第２および第３のレジスタよ
り出力される書込み信号およびチップセレクト信号を介
して、所定の読出し制御信号ならびに書込み制御信号を
出力するデータ入出力制御回路と、前記クロックおよび
書込み制御信号を入力して、前記メモリセルアレイに対
応する書込みパルスを生成して出力する書込みパルス発
生回路と、前記クロックに時間遅延を付与して遅延クロ
ックを出力する遅延回路と、前記遅延クロックを介し
て、外部からの入力データをラッチする第４のレジスタ
と、前記書込みパルスを介して、前記第４のレジスタか
ら出力される入力データを前記メモリセルアレイに入力
するように作用する第１のゲート回路と、前記読出し制
御信号を介して、前記メモリセルアレイから読出される
データを外部に出力するように作用する第２のゲート回
路と、とを備えることを特徴とする半導体メモリ装置。 - 【請求項２】 外部からの入力データを格納するメモリ
セルアレイと、外部から入力されるアドレス信号、書込
み信号およびチップセレクト信号を、それぞれ外部より
入力されるクロックを介してラッチする第１、第２およ
び第３のレジスタと、前記第２および第３のレジスタよ
り出力される書込み信号およびチップセレクト信号を介
して、所定の読出し制御信号ならびに書込み制御信号を
出力するデータ入出力制御回路と、前記クロックおよび
書込み制御信号を入力して、前記メモリセルアレイに対
応する書込みパルスを生成して出力するとともに、前記
クロックより所定の時間遅れにて立上り、且つ当該クロ
ックの立下りに準応して立下るパルス信号を出力する書
込みパルス発生回路と、前記パルス信号を介して、外部
からの入力データをラッチする第４のレジスタと、前記
書込みパルスを介して、前記第４のレジスタから出力さ
れる入力データを前記メモリセルアレイに入力するよう
に作用する第１のゲート回路と、前記読出し制御信号を
介して、前記メモリセルアレイから読出されるデータを
外部に出力するように作用する第２のゲート回路と、と
を備えることを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153634A JPH052890A (ja) | 1991-06-26 | 1991-06-26 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153634A JPH052890A (ja) | 1991-06-26 | 1991-06-26 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052890A true JPH052890A (ja) | 1993-01-08 |
Family
ID=15566803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3153634A Pending JPH052890A (ja) | 1991-06-26 | 1991-06-26 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052890A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015005497A1 (ja) | 2013-07-10 | 2015-01-15 | パナソニックＩｐマネジメント株式会社 | 三次元形状造形物の製造方法およびその製造装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01196790A (ja) * | 1988-02-02 | 1989-08-08 | Fujitsu Ltd | 半導体メモリ装置 |
-
1991
- 1991-06-26 JP JP3153634A patent/JPH052890A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01196790A (ja) * | 1988-02-02 | 1989-08-08 | Fujitsu Ltd | 半導体メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015005497A1 (ja) | 2013-07-10 | 2015-01-15 | パナソニックＩｐマネジメント株式会社 | 三次元形状造形物の製造方法およびその製造装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970819 |