JPH10247400A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH10247400A JPH10247400A JP9048335A JP4833597A JPH10247400A JP H10247400 A JPH10247400 A JP H10247400A JP 9048335 A JP9048335 A JP 9048335A JP 4833597 A JP4833597 A JP 4833597A JP H10247400 A JPH10247400 A JP H10247400A
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- JP
- Japan
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- memory cell
- bit line
- memory device
- transistor
- semiconductor memory
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ロングサイクル不良を極めて短時間にスクリ
ーニングできる構成とした半導体記憶装置を提供するこ
と。 【解決手段】 各メモリセルを構成するＭＯＳトランジ
スタＭＴがマトリクス状に配列されたメモリセルアレイ
を有してなる半導体記憶装置に於いて、上記各ＭＯＳト
ランジスタＭＴのバックゲートＢＧに、通常動作時と比
較して、ソース−ドレイン間リーク電流が増大する方向
の所定電圧を印加する手段（端子Ｔ１）と、すべてのワ
ード線ＷＬ１、…、ＷＬｍを非選択電位に設定する手段
（端子Ｔ２、アンドゲートＡ１、…、Ａｍ）とを設け
る。
ーニングできる構成とした半導体記憶装置を提供するこ
と。 【解決手段】 各メモリセルを構成するＭＯＳトランジ
スタＭＴがマトリクス状に配列されたメモリセルアレイ
を有してなる半導体記憶装置に於いて、上記各ＭＯＳト
ランジスタＭＴのバックゲートＢＧに、通常動作時と比
較して、ソース−ドレイン間リーク電流が増大する方向
の所定電圧を印加する手段（端子Ｔ１）と、すべてのワ
ード線ＷＬ１、…、ＷＬｍを非選択電位に設定する手段
（端子Ｔ２、アンドゲートＡ１、…、Ａｍ）とを設け
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係るものであり、特には、各メモリセルを構成するＭＯ
Ｓトランジスタがマトリクス状に配列されたメモリセル
アレイを有してなる読み出し専用半導体記憶装置に関す
るものである。
係るものであり、特には、各メモリセルを構成するＭＯ
Ｓトランジスタがマトリクス状に配列されたメモリセル
アレイを有してなる読み出し専用半導体記憶装置に関す
るものである。
【０００２】
【従来の技術】従来の読み出し専用半導体記憶装置（マ
スクＲＯＭ）の構成図を図２に示す。
スクＲＯＭ）の構成図を図２に示す。
【０００３】各メモリセルを構成するｎチャネルＭＯＳ
トランジスタＭＴがマトリクス状に配列された構成とな
っており、各行のＭＯＳトランジスタＭＴのゲートＧは
共通接続されて、各ワード線ＷＬ１、…、ＷＬｍを構成
し、また、各列のＭＯＳトランジスタＭＴのドレインＤ
は共通接続されて、各ビット線ＢＬ１、…、ＢＬｎを構
成している。また、各ＭＯＳトランジスタＭＴのソース
Ｓには接地電位が印加されている。
トランジスタＭＴがマトリクス状に配列された構成とな
っており、各行のＭＯＳトランジスタＭＴのゲートＧは
共通接続されて、各ワード線ＷＬ１、…、ＷＬｍを構成
し、また、各列のＭＯＳトランジスタＭＴのドレインＤ
は共通接続されて、各ビット線ＢＬ１、…、ＢＬｎを構
成している。また、各ＭＯＳトランジスタＭＴのソース
Ｓには接地電位が印加されている。
【０００４】入力アドレスの変化が検出されると、プリ
チャージ回路ＰＣが動作して、各ビット線ＢＬに、論
理”１”の電位が与えられる。次に、入力アドレスに応
じて、ワード線ＷＬ及びビット線ＢＬの選択が行われ
て、選択メモリセルの情報の読み出しが行われる。選択
メモリセルが、閾値が高いトランジスタである場合は、
該トランジスタは、ゲート電圧にかかわらず、オフ状態
を保つため、ビット線の電位は、抵抗Ｒを介して電源よ
り供給される電源電圧レベル（１）を保持し、一方、選
択メモリセルが、閾値が低いトランジスタである場合
は、該トランジスタがオン状態となるため、ビット線の
電荷はトランジスタを介して放電され、ビット線の電位
は、接地レベルに遷移する。
チャージ回路ＰＣが動作して、各ビット線ＢＬに、論
理”１”の電位が与えられる。次に、入力アドレスに応
じて、ワード線ＷＬ及びビット線ＢＬの選択が行われ
て、選択メモリセルの情報の読み出しが行われる。選択
メモリセルが、閾値が高いトランジスタである場合は、
該トランジスタは、ゲート電圧にかかわらず、オフ状態
を保つため、ビット線の電位は、抵抗Ｒを介して電源よ
り供給される電源電圧レベル（１）を保持し、一方、選
択メモリセルが、閾値が低いトランジスタである場合
は、該トランジスタがオン状態となるため、ビット線の
電荷はトランジスタを介して放電され、ビット線の電位
は、接地レベルに遷移する。
【０００５】今、選択メモリセルトランジスタがオフ状
態を保ち、”１”が出力されている場合を考える。この
とき、選択トランジスタのソース−ドレイン間にリーク
電流ＩＬがあり、抵抗Ｒを介して電源より供給される電
流以上のリーク電流が生じていると、ビット線ＢＬの電
位は、徐々に低下し、これにより、本来、”１”データ
が出力されるべきところが、”０”となり、不良とな
る。この、抵抗Ｒを介して供給される電流と、リーク電
流との差が微小であると、ビット線の電位が下がるまで
には長い時間がかかり、これが、マスクＲＯＭのロング
サイクル不良となる。
態を保ち、”１”が出力されている場合を考える。この
とき、選択トランジスタのソース−ドレイン間にリーク
電流ＩＬがあり、抵抗Ｒを介して電源より供給される電
流以上のリーク電流が生じていると、ビット線ＢＬの電
位は、徐々に低下し、これにより、本来、”１”データ
が出力されるべきところが、”０”となり、不良とな
る。この、抵抗Ｒを介して供給される電流と、リーク電
流との差が微小であると、ビット線の電位が下がるまで
には長い時間がかかり、これが、マスクＲＯＭのロング
サイクル不良となる。
【０００６】従来は、このリーク電流によるロングサイ
クル不良をスクリーニングするために、テスト時のサイ
クル時間を長くし、時間をかけてビット線の電位が下が
るまで待ち、テストを行っていた。さらに、そのテスト
を、すべてのメモリセルを順番にアクセスして実施して
いた。
クル不良をスクリーニングするために、テスト時のサイ
クル時間を長くし、時間をかけてビット線の電位が下が
るまで待ち、テストを行っていた。さらに、そのテスト
を、すべてのメモリセルを順番にアクセスして実施して
いた。
【０００７】
【発明が解決しようとする課題】以上のように、ロング
サイクル不良をスクリーニングするためには、サイクル
時間を長くしてテストを行わなければならず、また、す
べてのメモリセルにアクセスしなければならないので、
全メモリセルをテストするためには非常に長い時間を要
する。特に、近年に於いては、マスクＲＯＭの大容量化
が進み、これに応じて、テスト時間も非常に長くなって
いる。このように、テスト時間が長くなると、製造コス
トも増大することになる。
サイクル不良をスクリーニングするためには、サイクル
時間を長くしてテストを行わなければならず、また、す
べてのメモリセルにアクセスしなければならないので、
全メモリセルをテストするためには非常に長い時間を要
する。特に、近年に於いては、マスクＲＯＭの大容量化
が進み、これに応じて、テスト時間も非常に長くなって
いる。このように、テスト時間が長くなると、製造コス
トも増大することになる。
【０００８】本発明は、上記の問題を解決すべくなされ
たものであり、ロングサイクル不良を極めて短時間にス
クリーニングできる構成とした半導体記憶装置を提供す
るものである。
たものであり、ロングサイクル不良を極めて短時間にス
クリーニングできる構成とした半導体記憶装置を提供す
るものである。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、各メモリセルを構成するＭＯＳトランジスタがマト
リクス状に配列されたメモリセルアレイを有してなる半
導体記憶装置に於いて、上記各ＭＯＳトランジスタのバ
ックゲートに、通常動作時と比較して、ソース−ドレイ
ン間リーク電流が増大する方向の所定電圧を印加する手
段と、すべてのワード線を非選択電位に設定する手段と
を設けて成ることを特徴とするものである。
は、各メモリセルを構成するＭＯＳトランジスタがマト
リクス状に配列されたメモリセルアレイを有してなる半
導体記憶装置に於いて、上記各ＭＯＳトランジスタのバ
ックゲートに、通常動作時と比較して、ソース−ドレイ
ン間リーク電流が増大する方向の所定電圧を印加する手
段と、すべてのワード線を非選択電位に設定する手段と
を設けて成ることを特徴とするものである。
【００１０】かかる本発明によれば、テスト時に於い
て、各メモリセルを構成するＭＯＳトランジスタのリー
ク電流が増大し、また、ビット線につながる全メモリセ
ルを同時にテストできるため、ロングサイクル不良のス
クリーニングのためのテスト時間を極めて短いものとす
ることができるものである。
て、各メモリセルを構成するＭＯＳトランジスタのリー
ク電流が増大し、また、ビット線につながる全メモリセ
ルを同時にテストできるため、ロングサイクル不良のス
クリーニングのためのテスト時間を極めて短いものとす
ることができるものである。
【００１１】
【発明の実施の形態】以下、本発明の一実施形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００１２】図１は、本発明に係る半導体記憶装置の一
実施形態の構成図である。
実施形態の構成図である。
【００１３】各メモリセルを構成するｎチャネルＭＯＳ
トランジスタＭＴがマトリクス状に配列された構成とな
っており、各行のＭＯＳトランジスタＭＴのゲートＧは
共通接続されて、各ワード線ＷＬ１、…、ＷＬｍを構成
し、また、各列のＭＯＳトランジスタＭＴのドレインＤ
は共通接続されて、各ビット線ＢＬ１、…、ＢＬｎを構
成している。また、各ＭＯＳトランジスタＭＴのソース
Ｓには接地電位が印加されている。
トランジスタＭＴがマトリクス状に配列された構成とな
っており、各行のＭＯＳトランジスタＭＴのゲートＧは
共通接続されて、各ワード線ＷＬ１、…、ＷＬｍを構成
し、また、各列のＭＯＳトランジスタＭＴのドレインＤ
は共通接続されて、各ビット線ＢＬ１、…、ＢＬｎを構
成している。また、各ＭＯＳトランジスタＭＴのソース
Ｓには接地電位が印加されている。
【００１４】従来と異なる第１の点は、各ＭＯＳトラン
ジスタＭＴのバックゲートＢＧが共通接続されて端子Ｔ
１に接続されている点である。また、従来と異なる第２
の点は、各ワード線ＷＬ１、…、ＷＬｍとワード線駆動
回路（図示せず）との間に、それぞれ、アンドゲートＡ
１、…、Ａｍが挿入され、該アンドゲートの他方の入力
が共通接続されて端子Ｔ２に接続されている点である。
ジスタＭＴのバックゲートＢＧが共通接続されて端子Ｔ
１に接続されている点である。また、従来と異なる第２
の点は、各ワード線ＷＬ１、…、ＷＬｍとワード線駆動
回路（図示せず）との間に、それぞれ、アンドゲートＡ
１、…、Ａｍが挿入され、該アンドゲートの他方の入力
が共通接続されて端子Ｔ２に接続されている点である。
【００１５】実動作時の動作は従来と同様であり、入力
アドレスの変化が検出されると、プリチャージ回路ＰＣ
が動作して、各ビット線ＢＬに、論理”１”の電位が与
えられる。次に、入力アドレスに応じて、ワード線ＷＬ
及びビット線ＢＬの選択が行われて、選択メモリセルの
情報の読み出しが行われる。選択メモリセルが、閾値が
高いトランジスタである場合は、該トランジスタはオフ
状態を保つため、ビット線の電位は、抵抗Ｒを介して電
源より供給される電源電圧レベル（１）を保持し、一
方、選択メモリセルが、閾値が低いトランジスタである
場合は、該トランジスタがオン状態となるため、ビット
線の電荷はトランジスタを介して放電され、ビット線の
電位は、接地レベルに遷移する。
アドレスの変化が検出されると、プリチャージ回路ＰＣ
が動作して、各ビット線ＢＬに、論理”１”の電位が与
えられる。次に、入力アドレスに応じて、ワード線ＷＬ
及びビット線ＢＬの選択が行われて、選択メモリセルの
情報の読み出しが行われる。選択メモリセルが、閾値が
高いトランジスタである場合は、該トランジスタはオフ
状態を保つため、ビット線の電位は、抵抗Ｒを介して電
源より供給される電源電圧レベル（１）を保持し、一
方、選択メモリセルが、閾値が低いトランジスタである
場合は、該トランジスタがオン状態となるため、ビット
線の電荷はトランジスタを介して放電され、ビット線の
電位は、接地レベルに遷移する。
【００１６】一方、ロングサイクル不良のスクリーニン
グのためのテスト動作時においては、上記端子Ｔ１に、
通常動作時と比較して、ソース−ドレイン間リーク電流
が増大する方向の所定電圧、すなわち、通常動作時より
も高い電圧、例えば、１Ｖ〜２Ｖが供給される。この端
子Ｔ１は、外部端子として、メモリＩＣ外部より、上記
電圧を供給するようにしてもよいし、また、内部端子と
し、テスト時に動作するテスト用電圧発生回路から出力
される所定電圧を印加するようにしてもよい。また、端
子Ｔ２に、論理”０”の電圧（接地電圧）を印加する。
これにより、すべてのワード線ＷＬ１、ＷＬ２、…、Ｗ
Ｌｍの電位は、非選択電位となる。この端子Ｔ２につい
ても、外部端子として、メモリＩＣ外部より、上記電圧
を供給するようにしてもよいし、また、内部端子とし
て、テスト時に動作するテスト用電圧発生回路から出力
される所定電圧を印加するようにしてもよい。
グのためのテスト動作時においては、上記端子Ｔ１に、
通常動作時と比較して、ソース−ドレイン間リーク電流
が増大する方向の所定電圧、すなわち、通常動作時より
も高い電圧、例えば、１Ｖ〜２Ｖが供給される。この端
子Ｔ１は、外部端子として、メモリＩＣ外部より、上記
電圧を供給するようにしてもよいし、また、内部端子と
し、テスト時に動作するテスト用電圧発生回路から出力
される所定電圧を印加するようにしてもよい。また、端
子Ｔ２に、論理”０”の電圧（接地電圧）を印加する。
これにより、すべてのワード線ＷＬ１、ＷＬ２、…、Ｗ
Ｌｍの電位は、非選択電位となる。この端子Ｔ２につい
ても、外部端子として、メモリＩＣ外部より、上記電圧
を供給するようにしてもよいし、また、内部端子とし
て、テスト時に動作するテスト用電圧発生回路から出力
される所定電圧を印加するようにしてもよい。
【００１７】テストは、ビット線単位で行う。まず、ビ
ット線ＢＬ１につながるメモリセルをテストするとする
と、ビット線ＢＬ１が選択されるアドレスを入力する。
また、端子Ｔ２に、論理”０”の電圧を印加する。これ
により、ビット線ＢＬ１につながるメモリセルを構成す
るＭＯＳトランジスタは全てオフ状態となる。次に、端
子Ｔ１に、通常動作時よりも高い電圧を印加することに
より、ソース−ドレイン間に欠陥のあるメモリセルトラ
ンジスタのリーク電流ＩＬは増大するため、ビット線Ｂ
Ｌ１の電位は通常よりも早く低下し、”０”レベルとな
る。また、同一ビット線上のメモリセルを全て同時にテ
ストすることができる。このため、極めて短時間でロン
グサイクル不良を検出することができる。
ット線ＢＬ１につながるメモリセルをテストするとする
と、ビット線ＢＬ１が選択されるアドレスを入力する。
また、端子Ｔ２に、論理”０”の電圧を印加する。これ
により、ビット線ＢＬ１につながるメモリセルを構成す
るＭＯＳトランジスタは全てオフ状態となる。次に、端
子Ｔ１に、通常動作時よりも高い電圧を印加することに
より、ソース−ドレイン間に欠陥のあるメモリセルトラ
ンジスタのリーク電流ＩＬは増大するため、ビット線Ｂ
Ｌ１の電位は通常よりも早く低下し、”０”レベルとな
る。また、同一ビット線上のメモリセルを全て同時にテ
ストすることができる。このため、極めて短時間でロン
グサイクル不良を検出することができる。
【００１８】上記のテスト動作を、ビット線の本数分の
回数、繰り返すことにより、全メモリセルのテストを行
うことができる。
回数、繰り返すことにより、全メモリセルのテストを行
うことができる。
【００１９】なお、通常動作時は、上記端子Ｔ１を、例
えば、接地レベルに、また、上記端子Ｔ２を、”１”レ
ベルに固定しておく構成とすることにより、通常動作時
に於ける問題は何ら生じない。
えば、接地レベルに、また、上記端子Ｔ２を、”１”レ
ベルに固定しておく構成とすることにより、通常動作時
に於ける問題は何ら生じない。
【００２０】図３に、動作タイミングチャートを示す。
マスクＲＯＭのアドレス変化により、プリチャージ回路
が動作して、ビット線を一時的に”１”レベルにする。
出力が”０”の場合は、メモリセルトランジスタがオン
することにより、ビット線電位が判定レベルより下が
り、”０”が出力される。一方、出力が”１”の場合
は、ビット線は、抵抗Ｒにより、”１”を保つ。しか
し、メモリセルトランジスタのソース−ドレイン間リー
ク電流が大きく、抵抗Ｒにより”１”を保てない場合
は、ビット線浮遊容量Ｃ１との時定数で決定される時間
でビット線の電位が下がり、出力電圧が判定レベルを下
回る時間ｔ１が経過すると、不良となる。本発明の半導
体記憶装置によれば、リークの多い不良メモリセルトラ
ンジスタのソース−ドレイン間リーク電流を、バックゲ
ート電圧を通常よりも高くすることにより、増大させ、
従来よりも短い時間ｔ２で、ビット線が”１”を保てな
い状態にして、不良を早期に検出するものである。
マスクＲＯＭのアドレス変化により、プリチャージ回路
が動作して、ビット線を一時的に”１”レベルにする。
出力が”０”の場合は、メモリセルトランジスタがオン
することにより、ビット線電位が判定レベルより下が
り、”０”が出力される。一方、出力が”１”の場合
は、ビット線は、抵抗Ｒにより、”１”を保つ。しか
し、メモリセルトランジスタのソース−ドレイン間リー
ク電流が大きく、抵抗Ｒにより”１”を保てない場合
は、ビット線浮遊容量Ｃ１との時定数で決定される時間
でビット線の電位が下がり、出力電圧が判定レベルを下
回る時間ｔ１が経過すると、不良となる。本発明の半導
体記憶装置によれば、リークの多い不良メモリセルトラ
ンジスタのソース−ドレイン間リーク電流を、バックゲ
ート電圧を通常よりも高くすることにより、増大させ、
従来よりも短い時間ｔ２で、ビット線が”１”を保てな
い状態にして、不良を早期に検出するものである。
【００２１】なお、上記実施形態に於いては、メモリセ
ルトランジスタとしてｎチャネルＭＯＳトランジスタを
使用しているため、バックゲートに印加する電圧を通常
動作時よりも高い電圧としているが、メモリセルトラン
ジスタとしてｐチャネルＭＯＳトランジスタを使用する
場合は、通常動作時よりも低い電圧とすればよいことは
言うまでもない。
ルトランジスタとしてｎチャネルＭＯＳトランジスタを
使用しているため、バックゲートに印加する電圧を通常
動作時よりも高い電圧としているが、メモリセルトラン
ジスタとしてｐチャネルＭＯＳトランジスタを使用する
場合は、通常動作時よりも低い電圧とすればよいことは
言うまでもない。
【００２２】
【発明の効果】以上詳細に説明したように、本発明の半
導体記憶装置は、各メモリセルを構成するＭＯＳトラン
ジスタがマトリクス状に配列されたメモリセルアレイを
有してなる半導体記憶装置に於いて、上記各ＭＯＳトラ
ンジスタのバックゲートに、通常動作時と比較して、ソ
ース−ドレイン間リーク電流が増大する方向の所定電圧
を印加する手段と、すべてのワード線を非選択電位に設
定する手段とを設けて成ることを特徴とするものであ
り、かかる本発明によれば、ロングサイクル不良のスク
リーニングを極めて短時間に行うことができ、これによ
り製造コストの低減を図ることができる極めて有用な半
導体記憶装置を提供することができるものである。
導体記憶装置は、各メモリセルを構成するＭＯＳトラン
ジスタがマトリクス状に配列されたメモリセルアレイを
有してなる半導体記憶装置に於いて、上記各ＭＯＳトラ
ンジスタのバックゲートに、通常動作時と比較して、ソ
ース−ドレイン間リーク電流が増大する方向の所定電圧
を印加する手段と、すべてのワード線を非選択電位に設
定する手段とを設けて成ることを特徴とするものであ
り、かかる本発明によれば、ロングサイクル不良のスク
リーニングを極めて短時間に行うことができ、これによ
り製造コストの低減を図ることができる極めて有用な半
導体記憶装置を提供することができるものである。
【図１】本発明に係る半導体記憶装置の一実施形態の構
成図である。
成図である。
【図２】従来の半導体記憶装置の構成図である。
【図３】本発明に係る半導体記憶装置の動作説明に供す
るタイミングチャートである。
るタイミングチャートである。
ＭＴ メモリセルトランジスタ ＢＧ バックゲート Ｔ１、Ｔ２ 端子 Ａ１、…、Ａｍ アンドゲート
Claims (1)
- 【請求項１】 各メモリセルを構成するＭＯＳトランジ
スタがマトリクス状に配列されたメモリセルアレイを有
してなる半導体記憶装置に於いて、 上記各ＭＯＳトランジスタのバックゲートに、通常動作
時と比較して、ソース−ドレイン間リーク電流が増大す
る方向の所定電圧を印加する手段と、 すべてのワード線を非選択電位に設定する手段とを設け
て成ることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9048335A JPH10247400A (ja) | 1997-03-04 | 1997-03-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9048335A JPH10247400A (ja) | 1997-03-04 | 1997-03-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10247400A true JPH10247400A (ja) | 1998-09-14 |
Family
ID=12800550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9048335A Pending JPH10247400A (ja) | 1997-03-04 | 1997-03-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10247400A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010176750A (ja) * | 2009-01-29 | 2010-08-12 | Oki Semiconductor Co Ltd | 不揮発性半導体メモリ及びそのリーク不良検出方法 |
-
1997
- 1997-03-04 JP JP9048335A patent/JPH10247400A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010176750A (ja) * | 2009-01-29 | 2010-08-12 | Oki Semiconductor Co Ltd | 不揮発性半導体メモリ及びそのリーク不良検出方法 |
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