JPH10247725A5 - - Google Patents

Description

【００２３】
まず、図６９に示す工程において、Ｐ型の半導体基板１の表面にロコス法によりＬＯＣＯＳ層（フィールド酸化膜）２を、例えば４０００オングストロームの厚さに形成する。続いて、例えばボロンイオンを、７００ｋｅＶのエネルギーで、１×１０¹³／ｃｍ²のドーズ量を注入することで、半導体基板１内にＰ型のウエル領域１０１を形成する。なお、半導体基板１内にはＰチャネル型ＭＯＳトランジスタを形成するためにＮ型のウエル領域も形成されるが、説明および図示は省略する。次に、例えばボロンイオンを、１３０ｋｅＶのエネルギーで、５×１０¹²／ｃｍ²のドーズ量を注入することで、半導体基板１内にチャネルカット層１０２を形成する。なお、チャネルカット層１０２は、ＬＯＣＯＳ層２とで素子間分離領域を形成するような形状に形成する。

【００７３】
また、１チップのフラッシュメモリ内で酸化膜厚の異なる数種類のトランジスタを形成する必要から、酸化膜の形成を複数回に分けて行う場合が生じる。例えば、高耐圧部では、酸化膜２６１は、レジストマスクＲ２２３を除去する工程（図８６）等を経て、酸化膜２５１を形成する際にさらに成長させる（図８８）ことになる。すなわち、酸化膜２６１を２回に分けて形成することになる。このため、不純物混入の機会が増えるなどしてゲート酸化膜２６の信頼性劣化が生じたり、膜厚の制御性が悪くなって、高耐圧部のＮチャネル型ＭＯＳトランジスタＴ１１の信頼性が損なわれるなどの問題が生じていた。

【００８７】
【表３】

【００９５】
まず、図９６に示す工程において、Ｐ型の半導体基板５１の表面にロコス法によりＬＯＣＯＳ層（フィールド酸化膜）５２を、例えば４０００オングストロームの厚さに形成する。続いて、例えばボロンイオンを、７００ｋｅＶのエネルギーで、１×１０¹³／ｃｍ²のドーズ量を注入することで、半導体基板５１内にＰ型のウエル領域１５１を形成する。なお、半導体基板５１内にはＰチャネル型ＭＯＳトランジスタを形成するためにＮ型のウエル領域も形成されるが、説明および図示は省略する。次に、例えばボロンイオンを、１３０ｋｅＶのエネルギーで、５×１０¹²／ｃｍ²のドーズ量を注入することで、半導体基板１内にチャネルカット層１５２を形成する。なお、チャネルカット層１５２は、ＬＯＣＯＳ層５２とで素子間分離領域を形成するような形状に形成する。

【０１２１】
フラッシュメモリ部におけるメモリセルアレイ部のＮチャネル型ＭＯＳトランジスタＴ３３は、ウエル層１７１内に独立して平行に形成された一対のソース・ドレイン層１７６を備え、ソース・ドレイン層１７６の端縁部上部にはトンネル酸化膜７３が形成され、当該トンネル酸化膜７３の上部にはフローティングゲート電極７７、層間絶縁膜７４、コントロールゲート電極７８が順次形成されている。

【０１２３】
また、フローティングゲート電極７７の下層のウエル層１７１内には、チャネルドープ層１７５が形成されている。なお、メモリセルアレイ部はゲートアレイ構造となっており、隣合うゲートどうしが１のソース・ドレイン層１７６を共有する構造となっており、その構造が連続して配設された構成となっている。

【０１２６】
【表４】

【０１３１】
ゲート電極における不純物濃度は表４に示すように、何れのトランジスタにおいても同じ量で均一になるように形成されているので、Ａ−Ａ’線、Ｂ−Ｂ’線、およびＣ−Ｃ’線は重なり合う直線（それぞれを区別するため図面的には３つの直線で示している）で示されるが、ウエル層においては、しきい値の要求が低い高耐圧部のトランジスタでは、チャネルドーズ量が少なく、酸化膜−バルク界面での不純物濃度も低い。なお、各プロファイルのピーク位置は、それぞれのチャネルドープ層の形成位置にほぼ等しい。

【０１３９】
図１１２は、図１１１を上面側（レジストマスクＲ２６１を形成する側）から見た平面図であり、レジストマスクＲ２６１はメモリセルアレイ部において、規則的に配列された矩形の島状をなすように形成されている。なお、レジストマスクＲ２６１は、矩形の島状をなす活性層ＡＬ上と、その周囲のＬＯＣＯＳ層ＬＬ上を覆うように形成されている。また、高耐圧部およびロジック部においてはレジストマスクＲ２６１が形成されていないので、活性層ＡＬが露出している。

【０１５２】
ここで、ＬＤＤ層１７７は、例えば砒素イオンを３０ｋｅＶのエネルギーで、１×１０¹³／ｃｍ²のドーズ量を注入することで形成する。また、ソース・ドレイン層１７６は、例えば砒素イオンを５０ｋｅＶのエネルギーで、５×１０¹⁵／ｃｍ²のドーズ量を注入した後、８５０℃で３０分間アニールすることで形成する。

【０１７０】
【課題を解決するための手段】
本発明に係る請求項７記載の半導体装置の製造方法は、同一の半導体基板上に、第１および第２の種類のトランジスタを有した半導体装置の製造方法であって、前記半導体基板の主面上に選択的にフィールド酸化膜を形成し、前記第１および第２の種類のトランジスタが形成される第１および第２の領域を規定する工程(ａ)と、前記第１および第２の領域上から前記フィールド酸化膜上にかけて酸化膜を形成する工程(ｂ)と、前記酸化膜上に制御電極となる導電層を形成する工程(ｃ)と、前記第１および第２の領域のうち、少なくとも一方の領域上の前記導電層にソース・ドレイン層と同じ導電型の不純物を導入する工程(ｄ)とを備え、前記工程 ( ｄ ) が、前記第１および第２の領域のうち、少なくとも前記第１の領域上の前記導電層上に、選択的にレジストを形成し、該レジストの周辺にイオン注入により前記不純物を注入する工程と、前記注入された前記不純物を、熱拡散によって拡散させることで、前記第１および第２の領域のうち、少なくとも前記第１の領域上の前記導電層内に、前記不純物を導入する工程とを含んでいる。

【０１７２】
本発明に係る請求項８記載の半導体装置の製造方法は、前記工程(ｄ)が、前記第１および第２の領域のうち、少なくとも前記第１の領域上の前記導電層の端縁部上から、前記フィールド酸化膜上にかけて選択的にレジストを形成し、該レジストで覆われない前記導電層に、イオン注入により前記不純物を注入する工程と、前記注入された前記不純物を、熱拡散によって拡散させることで、前記第１および第２の領域のうち、少なくとも前記第１の領域上の前記導電層内に、平面方向中央部では濃度が高く、端縁部に近づくにつれて濃度が低くなるように前記不純物を導入する工程とを含んでいる。

【０１７３】
本発明に係る請求項９記載の半導体装置の製造方法は、前記工程(ｃ)が、前記不純物を均一に含んだ第１の導電層と、前記不純物を含まない第２の導電層とを積層することで、前記導電層を形成する工程(ｃ−１)を含み、前記工程(ｄ)が、少なくとも前記第１の領域上の前記第１および第２の導電層において、前記第１の導電層から前記第２の導電層に前記不純物を自然拡散させることで、前記不純物を分布させる工程を含んでいる。

【０１７４】
本発明に係る請求項１０記載の半導体装置の製造方法は、前記工程(ｃ−１)が、前記第１の導電層と前記第２の導電層との間に、前記不純物の拡散量を抑制する拡散抑制膜を形成する工程を含んでいる。

【０２４４】
このため、高耐圧部では、ゲート電極において空乏層が最も広くなり、酸化膜の実効的な厚さが最も厚くなり、高い電圧にも耐えることができる。

【０２９５】
まず、図３６に示す工程において、Ｐ型の半導体基板５１の表面にロコス法によりＬＯＣＯＳ層（フィールド酸化膜）５２を、例えば４０００オングストロームの厚さに形成する。続いて、例えばボロンイオンを、７００ｋｅＶのエネルギーで、１×１０¹³／ｃｍ²のドーズ量を注入することで、半導体基板５１内にＰ型のウエル領域１５１を形成する。なお、半導体基板５１内にはＰチャネル型ＭＯＳトランジスタを形成するためにＮ型のウエル領域も形成されるが、説明および図示は省略する。次に、例えばボロンイオンを、１３０ｋｅＶのエネルギーで、５×１０¹²／ｃｍ²のドーズ量を注入することで、半導体基板１内にチャネルカット層１５２を形成する。なお、チャネルカット層１５２は、ＬＯＣＯＳ層５２とで素子間分離領域を形成するような形状に形成する。

【０３２３】
【表８】

【０３３６】
＜４−２．製造方法＞
以下に、図４２で示したロジック部、フラッシュメモリ部の高耐圧部およびメモリセルアレイ部のＮチャネル型ＭＯＳトランジスタＴ７１〜Ｔ７３の製造方法について、図４５〜図５７を用いて説明する。

【０３３８】
次に、ウエル領域１７１内にチャネルドープ層１７０を形成する。なお、チャネルドープ層１７０の形成は、例えばボロンイオンを、５０ｋｅＶのエネルギーで、１×１０¹²／ｃｍ²のドーズ量を注入することで行う。

【０３４６】
次に、図５３に示す工程において、半導体基板７１の主面全面に、ゲート電極材料として、（ノンドープ）ポリシリコン層７９０をＣＶＤ法にて形成する。なお、ポリシリコン層７９０の厚みは２０００オングストローム程度である。

【０３４８】
次に、図５５に示す工程において、高耐圧部の上部にレジストマスクＲ２７５を形成し、ロジック部およびメモリセルアレイ部のドープトポリシリコン層７９０Ｂに選択的に不純物を追加注入し、ロジック部およびメモリセルアレイ部のＮチャネル型ＭＯＳトランジスタＴ７１およびＴ７３に合わせた不純物濃度のドープトポリシリコン層７９０Ａを形成する。なお、ドープトポリシリコン層７９０Ａの形成は、例えばヒ素イオンを、３０ｋｅＶのエネルギーで、４．５×１０¹⁵／ｃｍ²のドーズ量を注入することで行う。

【０３５２】
次に、ロジック部および高耐圧部にイオン注入によりＬＤＤ層１７７を形成した後、ゲート酸化膜７６およびゲート電極７９Ａの側面、ゲート酸化膜７６およびゲート電極７９Ｂの側面、トンネル酸化膜７３、フローティングゲート電極７７、層間絶縁膜７４、コントロールゲート電極７９Ａの側面に、約１０００オングストロームの厚さのサイドウォール酸化膜８０を形成する。そして、サイドウォール酸化膜８０をマスクとして、イオン注入によりソース・ドレイン層１７６を形成することで、図４２に示すフラッシュメモリの構成が得られる。

【０３９５】
図６３において、ＬＯＣＯＳ層１００４に挟まれた活性領域ＡＬの中央部のポリシリコン層１００７上が開口部となるようにレジストマスクＲ１３が形成されている。

【０４０４】
図６５に、低電圧回路ＬＰおよび高電圧回路部ＨＰの主要部を示す。なお、図６５においては、チャネルカット層１００３およびチャネルドープ層１００５は省略されている。

【０４２５】
【発明の効果】
本発明に係る請求項７記載の半導体装置の製造方法によれば、第１および第２の領域のうち、少なくとも第１の領域上の導電層にソース・ドレイン層と同じ導電型の不純物を導入することにより、第１および第２の種類のトランジスタに対して、制御電極の不純物濃度をそれぞれ変えることでゲート酸化膜の実効的な厚みを変えてしきい値を設定することが可能な半導体装置を得ることができ、第１および第２の種類のトランジスタの制御電極に与えられる電圧がそれぞれ異なる場合であっても、酸化膜の厚さを変える必要がなく、酸化膜を作り分ける場合に比べて製造工程を簡略化できる。また、第１および第２の領域のうち、少なくとも第１の領域上の導電層内に、間接的に熱拡散によって不純物を導入するので、直接に不純物イオンを注入する場合に比べて、不純物濃度を微妙に調整することができる。

【０４２７】
本発明に係る請求項８記載の半導体装置の製造方法によれば、少なくとも第１の領域上の導電層内に、平面方向中央部では濃度が高く、端縁部に近づくにつれて濃度が低くなるように不純物を導入するので、導電層端縁部内においては空乏層の形成範囲が大きくなり、実効的な酸化膜の厚さが厚くなって、部分的にしきい値を高くすることができ、例えば、半導体基板としてＳＯＩ基板を使用する場合、端縁部の構造に起因するしきい値低下の問題を解消できる。

【０４２８】
本発明に係る請求項９記載の半導体装置の製造方法によれば、少なくとも第１の領域上の第１および第２の導電層において、第１の導電層から第２の導電層に不純物を自然拡散させることで、不純物を分布させるので、直接に不純物イオンを注入する場合に比べて、不純物濃度を微妙に調整することができる。

【０４２９】
本発明に係る請求項１０記載の半導体装置の製造方法によれば、第１の導電層と第２の導電層との間に、不純物の拡散量を抑制する拡散抑制膜を形成するので、不純物の拡散を抑制して拡散量を調整することができる。

Claims (10)

1. 半導体基板上に、第１および第２の種類のトランジスタを有した半導体装置であって、
   前記第１の種類のトランジスタは、
   フィールド酸化膜によって規定される前記半導体基板の第１の領域の表面内に形成された第１導電型の第１の半導体層と、
   前記第１の半導体層内に選択的に形成された第１導電型の第１のチャネルドープ層と、
   前記第１の半導体層の上部の、前記第１のチャネルドープ層に相対する位置に酸化膜を挟んで形成された第１の制御電極とを備え、
   前記第２の種類のトランジスタは、
   前記フィールド酸化膜によって規定される前記半導体基板の第２の領域の表面内に形成された第１導電型の第２の半導体層と、
   前記第２の半導体層内に選択的に形成された第１導電型の第２のチャネルドープ層と、
   前記第２の半導体層の上部の、前記第２のチャネルドープ層に相対する位置に前記酸化膜を挟んで形成された第２の制御電極とを備え、
   前記第１および第２の制御電極の少なくとも一方の内部に、平面方向に濃度分布を有する第２導電型の不純物層を備えることを特徴とする半導体装置。
2. 前記第１の制御電極は、前記第１の領域上から前記フィールド酸化膜の一部上部にかけて配設され、
   前記第２の制御電極は、前記第２の領域上から前記フィールド酸化膜の一部上部にかけて配設され、
   前記第２導電型の不純物層は、前記第１の領域上の前記第１の制御電極内において平面方向中央部では濃度が高く、端縁部に近づくにつれて濃度が低くなった濃度分布を有する、請求項１記載の半導体装置。
3. 半導体基板上に、第１および第２の種類のトランジスタを有した半導体装置であって、
   前記第１の種類のトランジスタは、
   フィールド酸化膜によって規定される前記半導体基板の第１の領域の表面内に形成された第１導電型の第１の半導体層と、
   前記第１の半導体層内に選択的に形成された第１導電型の第１のチャネルドープ層と、
   前記第１の半導体層の上部の、前記第１のチャネルドープ層に相対する位置に酸化膜を挟んで形成された第１の制御電極とを備え、
   前記第２の種類のトランジスタは、
   前記フィールド酸化膜によって規定される前記半導体基板の第２の領域の表面内に形成された第１導電型の第２の半導体層と、
   前記第２の半導体層内に選択的に形成された第１導電型の第２のチャネルドープ層と、
   前記第２の半導体層の上部の、前記第２のチャネルドープ層に相対する位置に前記酸化膜を挟んで形成された第２の制御電極とを備え、
   前記第１および第２の制御電極は、それぞれの内部に、深さ方向に互いに異なる濃度分布を有する第２導電型の不純物層を備え、
   前記第１および第２の制御電極の一方は、前記酸化膜上に順に積層された第１および第２の導電層を共に有し、
   前記第１および第２の制御電極の前記一方は、前記第１および第２の導電層のうち一方が、第２導電型の不純物を均一に含み、
   前記第１および第２のチャネルドープ層は同一の不純物濃度を有することを特徴とする半導体装置。
4. 前記第１の導電層と前記第２の導電層との間に、前記第２導電型の不純物の拡散量を抑制する拡散抑制膜をさらに有する、請求項３記載の半導体装置。
5. 第１導電型の半導体基板の主面に、第１および第２の種類のトランジスタを備えた半導体装置であって、
   前記第１の種類のトランジスタは、周辺回路部に配設され、
   前記半導体基板の前記主面内に所定の距離を隔てて形成された第２導電型の一対の第１のソース・ドレイン領域と、
   前記一対の第１のソース・ドレイン領域に挟まれる領域と対向するように、前記半導体基板の前記主面上に配設された第１のゲート絶縁膜と、
   前記第１のゲート絶縁膜上に配設された第１の制御電極と、を備え、
   前記第２の種類のトランジスタは、メモリセルアレイ部に配設され、
   前記半導体基板の前記主面内に所定の距離を隔てて形成された第２導電型の一対の第２のソース・ドレイン領域と、
   前記一対の第２のソース・ドレイン領域に挟まれる領域と対向するように、前記半導体基板の前記主面上に配設された第２のゲート絶縁膜と、
   前記第２のゲート絶縁膜上に配設された第２の制御電極と、を備え、
   前記一対の第２のソース・ドレイン領域の一方はキャパシタに接続され、
   前記第１および第２の制御電極は、それぞれの内部に、深さ方向の濃度分布が互いに異なる第１および第２の不純物層を有し、
   前記第２の不純物層の不純物濃度は、前記第１の不純物層の不純物濃度よりも低い、半導体装置。
6. 前記半導体基板の主面に配設された、第３の種類のトランジスタをさらに備え、
   前記第３の種類のトランジスタは、センスアンプ部に配設され、
   前記半導体基板の前記主面内に所定の距離を隔てて形成された第２導電型の一対の第３のソース・ドレイン領域と、
   前記一対の第３のソース・ドレイン領域に挟まれる領域と対向するように、前記半導体基板の前記主面上に配設された第３のゲート絶縁膜と、
   前記第３のゲート絶縁膜上に配設された第３の制御電極と、を備え、
   前記第３の制御電極は、その内部に、前記第１および第２の不純物層とは深さ方向の濃度分布が異なる第３の不純物層を有し、
   前記第３の制御電極に含まれる前記第３の不純物層の不純物濃度は、前記第１および第２の不純物層の不純物濃度よりも高い、請求項５記載の半導体装置。
7. 同一の半導体基板上に、第１および第２の種類のトランジスタを有した半導体装置の製造方法であって、
   ( ａ ) 前記半導体基板の主面上に選択的にフィールド酸化膜を形成し、前記第１および第２の種類のトランジスタが形成される第１および第２の領域を規定する工程と、
   ( ｂ ) 前記第１および第２の領域上から前記フィールド酸化膜上にかけて酸化膜を形成する工程と、
   ( ｃ ) 前記酸化膜上に制御電極となる導電層を形成する工程と、
   ( ｄ ) 前記第１および第２の領域のうち、少なくとも一方の領域上の前記導電層にソース・ドレイン層と同じ導電型の不純物を導入する工程とを備え、
   前記工程 ( ｄ ) は、
   前記第１および第２の領域のうち、少なくとも前記第１の領域上の前記導電層上に、選択的にレジストを形成し、該レジストの周辺にイオン注入により前記不純物を注入する工程と、
   前記注入された前記不純物を、熱拡散によって拡散させることで、前記第１および第２の領域のうち、少なくとも前記第１の領域上の前記導電層内に、前記不純物を導入する工程とを含む半導体装置の製造方法。
8. 前記工程 ( ｄ ) は、
   前記第１および第２の領域のうち、少なくとも前記第１の領域上の前記導電層の端縁部上から、前記フィールド酸化膜上にかけて選択的にレジストを形成し、該レジストで覆われない前記導電層に、イオン注入により前記不純物を注入する工程と、
   前記注入された前記不純物を、熱拡散によって拡散させることで、前記第１および第２ の領域のうち、少なくとも前記第１の領域上の前記導電層内に、平面方向中央部では濃度が高く、端縁部に近づくにつれて濃度が低くなるように前記不純物を導入する工程とを含む、請求項７記載の半導体装置の製造方法。
9. 前記工程 ( ｃ ) は、
   ( ｃ−１ ) 前記不純物を均一に含んだ第１の導電層と、前記不純物を含まない第２の導電層とを積層することで、前記導電層を形成する工程を含み、
   前記工程 ( ｄ ) は、
   少なくとも前記第１の領域上の前記第１および第２の導電層において、前記第１の導電層から前記第２の導電層に前記不純物を自然拡散させることで、前記不純物を分布させる工程を含む、請求項７記載の半導体装置の製造方法。
10. 前記工程 ( ｃ−１ ) は、
    前記第１の導電層と前記第２の導電層との間に、前記不純物の拡散量を抑制する拡散抑制膜を形成する工程を含む、請求項９記載の半導体装置の製造方法。