JPH10247731A

JPH10247731A - 半導体ウエハおよびその製造方法ならびに半導体集積回路装置およびその製造方法

Info

Publication number: JPH10247731A
Application number: JP9050087A
Authority: JP
Inventors: Tomomi Sato; 友美佐藤; Hirobumi Shimizu; 博文清水; Norio Suzuki; 範夫鈴木; Shigeaki Saitou; 滋晃斎藤; Yasushi Matsuda; 安司松田; Yushi Sugino; 雄史杉野; Toshihide Tanaka; 利秀田中
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1997-03-05
Filing date: 1997-03-05
Publication date: 1998-09-14

Abstract

(57)【要約】【課題】ゲッタリング能力およびゲート酸化膜特性
（ＧＯＩ）の向上したＭＩＳデバイス用エピタキシャル
ウエハを安価に提供する。【解決手段】（１００）面を主面とし、その面内にお
いて［０１０］方向のいずれか１つの軸から３５°の範
囲内で、かつ１００結晶軸から2.５°〜１５°の範囲内
の結晶軸と直行するように傾斜させた単結晶シリコンウ
エハの主面上にエピタキシャル層を成長させることによ
り、エピタキシャル層の表面（ＭＩＳＦＥＴ形成領域）
のＯＳＦ欠陥が抑制され、重金属などに対するゲッタリ
ング効果が向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体ウエハおよ
びその製造方法、ならびにそれを用いた半導体集積回路
装置およびその製造方法に関し、特に、単結晶シリコン
（Ｓｉ）ウエハの主面上に成長させたエピタキシャル層
にＭＩＳＦＥＴ(Metal Insulator Semiconductor Field
Effect Transistor) で構成された集積回路を形成する
半導体集積回路装置に適用して有効な技術に関する。

【０００２】

【従来の技術】近年、集積回路をＭＩＳＦＥＴで構成す
るＭＩＳデバイスの分野においては、ゲート酸化膜の耐
圧改善やｐｎ接合のリーク電流低減を図るために、ＣＺ
(Czochralski) 法によって製造した単結晶シリコンウエ
ハ（ＣＺウエハ）の主面上にエピタキシャル層を成長さ
せた半導体ウエハ（エピタキシャルウエハ）の導入が進
められている。

【０００３】シリコンウエハ（以下、ＣＺウエハとい
う）は、石英るつぼ（坩堝）中で溶融させたシリコンを
引き上げて作製するために、るつぼから溶出した過剰な
酸素が結晶格子間に取り込まれる（〜２０ppma（ＪＥＩ
ＤＡ換算））。この格子間酸素濃度が高くなると酸素析
出が助長され、ゲート酸化膜耐圧が劣化したり、接合リ
ーク電流が増大したりする。そのため、ＣＺウエハの主
面にＭＩＳＦＥＴを形成する場合には、基板の酸素濃度
を下げることによってウエハ表面付近の酸素析出物を低
減させる必要がある。

【０００４】これに対して、ＣＺウエハ上に形成される
エピタキシャル層は、ＣＺウエハのように成長過程で酸
素が取り込まれることがない。また、ＣＺウエハには多
数（〜２０ppma（ＪＥＩＤＡ換算））存在するグローイ
ン欠陥もエピタキシャル層中には極めて少ない。そのた
め、エピタキシャル層の表面を熱酸化して得られるＭＩ
ＳＦＥＴのゲート酸化膜は、ＣＺウエハの表面を熱酸化
して得られるゲート酸化膜よりも高品質で、信頼性が高
い。すなわち、エピタキシャルウエハを使用することに
より、ＭＩＳＦＥＴのゲート酸化膜特性(Gate Oxide in
tegrity;ＧＯＩ) を向上させることができる。

【０００５】しかし、ＣＺウエハ上に形成されたエピタ
キシャル層自体は、グローイン欠陥や酸素析出物が少な
い分、重金属などの汚染物質を捕獲する核となる欠陥も
少ないことから、ＣＺウエハに比べてゲッタリング能力
の低下が予想される。また、ＣＺウエハ上にエピタキシ
ャル層を形成するときには、あらかじめＣＺウエハの表
面の自然酸化膜を除去する目的で９５０℃〜１１００
℃、数十分程度の水素アニールを行う必要があるが、こ
の熱処理を行うとＣＺウエハ中のグローイン欠陥が溶解
・消失し、酸素析出が抑制される結果、ＣＺウエハ自体
のゲッタリング能力も低下してしまう。

【０００６】バイポーラトランジスタ用エピタキシャル
ウエハの場合は、製造プロセスの途中でエピタキシャル
層が形成される。従って、ＣＺウエハは、エピタキシャ
ル成長工程に先立って低温（例えば６５０〜７５０℃）
の熱処理を受け、その際に析出核が形成されるので、エ
ピタキシャル成長時の高温熱処理を受けてもウエハ内部
で酸素析出が起こり、ゲッタリング能力が失われない。
これに対し、ＭＩＳデバイス用エピタキシャルウエハの
場合は、このような熱処理を受けずにエピタキシャル成
長時の高温に晒されるため、析出核の収縮、消失が起こ
り、その後の熱処理において酸素析出物の成長が抑制さ
れる。

【０００７】半導体製造プロセスにおける重金属汚染
は、ゲート酸化膜の劣化や接合リーク電流の増大を招
き、かつ酸化誘起積層欠陥（ＯＳＦ；Oxidation Induce
d Stacking-fault) の核にもなる。従って、ＭＩＳＦＥ
Ｔの信頼性、製造歩留まりを向上させるためには、ＭＩ
ＳＦＥＴの電気特性に関わる領域（ウエハの表面領域）
から重金属を除去する対策が不可欠である。

【０００８】このような理由から、ＭＩＳデバイス用の
エピタキシャルウエハは、ゲッタリング能力の向上を目
的として高濃度（例えば１×１０¹⁸〜１×１０²⁰atoms/
cm³）の不純物を添加した低抵抗（例えば比抵抗0.０１
〜0.００１Ωcm）のＣＺウエハを使用する。特に、ホウ
素（Ｂ）を高濃度に添加したＣＺウエハ（ｐ+ ＣＺウエ
ハ）は、鉄（Ｆｅ）などの重金属に対するゲッタリング
能力の向上に有効と考えられている。また、低抵抗のＣ
Ｚウエハ上にエピタキシャル層を成長させたエピタキシ
ャルウエハを使用することは、ＭＩＳデバイスの耐ラッ
チアップ特性や耐α線強度を改善する対策としても有効
である。

【０００９】なお、ｐ型の低抵抗ＣＺウエハ上にｐ型の
エピタキシャル層を形成したエピタキシャルウエハ（ｐ
／ｐエピタキシャルウエハ）については、応用物理学
会、１９９１年８月１０日発行、「応用物理第６０巻
第８号」ｐ７６２〜ｐ７６３および特開平１−２６０
８３２号公報に記載がある。

【００１０】

【発明が解決しようとする課題】ところが、不純物を高
濃度に添加したＣＺウエハ上にエピタキシャル層を形成
すると、エピタキシャル成長時（あるいは製造プロセス
途中）の熱処理でＣＺウエハ中の不純物がその裏面から
外方拡散(Out Diffuse) してエピタキシャル層の表面に
ドーピング（オートドーピング）したり、ＣＺウエハの
主面からエピタキシャル層に不純物が湧き上がったりす
るために、素子形成領域の不純物濃度プロファイルが変
動してしきい値電圧（Ｖth）がばらつくなど、ＭＩＳＦ
ＥＴの特性が劣化する虞れがある。

【００１１】他方、上記の問題を回避するために、例え
ばエピタキシャル層を厚く（例えば８〜１０μｍ程度）
成長させてＣＺウエハからの不純物の湧き上りの影響を
低減したり、エピタキシャル層形成前にＣＺウエハの裏
面（および側面）を酸化シリコンなどの絶縁膜で覆って
不純物の外方拡散を防止したりすると、エピタキシャル
ウエハの製造コストが高くなってしまう。また、不純物
を高濃度に添加した低抵抗（例えば比抵抗0.０１〜0.０
０１Ωcm程度）のＣＺウエハは、それ自体、比抵抗が１
０Ωcm程度の通常のＣＺウエハに比べて製造コストが高
い。

【００１２】このように、従来のＭＩＳデバイス用エピ
タキシャルウエハは、高品質で、しかもゲッタリング能
力の向上したエピタキシャル層を得ようとすると、その
製造コストが増加し、結果的にＭＩＳデバイスの製造コ
ストが増加してしまうという問題があった。

【００１３】本発明の目的は、ゲッタリング能力および
ゲート酸化膜特性（ＧＯＩ）の向上したＭＩＳデバイス
用エピタキシャルウエハを低コストで提供することにあ
る。

【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１６】（１）本発明の半導体ウエハは、チョクラ
ルスキ法によって製造したＣＺウエハの主面上にエピタ
キシャル層を成長させたエピタキシャルウエハであっ
て、前記ＣＺウエハの主面を（１００）面とし、その面
内において［０１０］方向のいずれか１つの軸から３５
°の範囲内で、かつ１００結晶軸から2.５°〜１５°の
範囲内の結晶軸と直行するように傾斜させたものであ
る。

【００１７】（２）本発明のエピタキシャルウエハは、
前記エピタキシャル層の膜厚が0.３〜５μｍである。

【００１８】（３）本発明のエピタキシャルウエハは、
前記ＣＺウエハの初期酸素濃度が１７ppma（ＪＥＩＤＡ
換算）以上である。

【００１９】（４）本発明のエピタキシャルウエハは、
前記ＣＺウエハに所定の導電型の不純物が１×１０¹⁵at
oms/cm³以上、３×１０¹⁶atoms/cm³未満の濃度範囲で
ドープされ、前記エピタキシャル層に前記不純物と同一
導電型の不純物が前記濃度範囲とほぼ同一またはそれ以
下の濃度でドープされている。

【００２０】（５）本発明のエピタキシャルウエハは、
前記ＣＺウエハの直径が８インチ以上である。

【００２１】（６）本発明のエピタキシャルウエハの製
造方法は、（ａ）（１００）面を主面とし、その面内に
おいて［０１０］方向のいずれか１つの軸から３５°の
範囲内で、かつ１００結晶軸から2.５°〜１５°の範囲
内の結晶軸と直行するように傾斜させたＣＺウエハを用
意する工程、（ｂ）前記ＣＺウエハの少なくとも裏面に
不純物の外方拡散を防止するための絶縁膜を形成するこ
となく、前記ＣＺウエハの主面上にエピタキシャル層を
成長させる工程、を含んでいる。

【００２２】（７）本発明のエピタキシャルウエハの製
造方法は、（１００）面内において［０１０］方向のい
ずれか１つの軸から３５°の範囲内で、かつ１００結晶
軸から2.５°〜１５°の範囲内の結晶軸と直行するよう
に傾斜させた種結晶を使用してインゴットの引き上げを
行った後、前記インゴットを引き上げ方向に対して直交
する面でスライスすることによって、前記ＣＺウエハを
形成する。

【００２３】（８）本発明のエピタキシャルウエハの製
造方法は、（１００）面を主面とする種結晶を使用して
インゴットの引き上げを行った後、前記インゴットを
［０１０］方向のいずれか１つの軸から３５°の範囲内
で、かつ１００結晶軸から2.５°〜１５°の範囲内の結
晶軸と直行するように傾斜させた（１００）面が露出す
るようにスライスすることによって、前記ＣＺウエハを
形成する。

【００２４】（９）本発明のエピタキシャルウエハの製
造方法は、前記（ａ）工程の後、前記（ｂ）工程に先立
って、前記ＣＺウエハを少なくとも６００℃以上、かつ
少なくとも３０分以上アニールすることによって、前記
ＣＺウエハ中の酸素ドナーを消去する処理を行う。

【００２５】（１０）本発明のエピタキシャルウエハの
製造方法は、前記エピタキシャル層の膜厚を0.３〜５μ
ｍとする。

【００２６】（１１）本発明のエピタキシャルウエハの
製造方法は、前記ＣＺウエハには、インゴットの引き上
げ時に所定の導電型の不純物を１×１０¹⁵atoms/cm³以
上、３×１０¹⁶atoms/cm³未満の濃度範囲でドープし、
前記エピタキシャル層には、エピタキシャル成長時に前
記不純物と同一導電型の不純物を前記濃度範囲とほぼ同
一またはそれ以下の濃度でドープする。

【００２７】（１２）本発明の半導体集積回路装置は、
前記エピタキシャル層の表面を熱酸化して形成したＭＩ
ＳＦＥＴのゲート酸化膜を有している。

【００２８】（１３）本発明の半導体集積回路装置は、
前記エピタキシャル層の不純物濃度が前記ＭＩＳＦＥＴ
のチャネル領域の不純物濃度よりも低い。

【００２９】（１４）本発明の半導体集積回路装置は、
前記エピタキシャル層の一部に形成された第１導電型ウ
エルに第２導電型ＭＩＳＦＥＴが形成され、前記エピタ
キシャル層の他の一部に形成された第２導電型ウエルに
第１導電型ＭＩＳＦＥＴが形成されている。

【００３０】（１５）本発明の半導体集積回路装置は、
前記第１導電型ウエルと前記第２導電型ウエルとが、そ
の内部の不純物濃度が表面の不純物濃度よりも高いレト
ログレード構造で構成されている。

【００３１】（１６）本発明の半導体集積回路装置は、
前記第１導電型ウエルと前記第２導電型ウエルとが、前
記エピタキシャル層に形成された素子分離溝によって互
いに分離されている。

【００３２】（１７）本発明の半導体集積回路装置は、
前記第１導電型ウエルの一部にＤＲＡＭのメモリセルを
構成する第２導電型ＭＩＳＦＥＴが形成され、前記第１
導電型ウエルの他の一部と前記第２導電型ウエルとに前
記ＤＲＡＭの周辺回路を構成する相補型ＭＩＳＦＥＴが
形成されている。

【００３３】（１８）本発明の半導体集積回路装置は、
前記第１導電型ウエルの一部にＳＲＡＭのメモリセルの
一部を構成する第２導電型ＭＩＳＦＥＴが形成され、前
記第１導電型ウエルの他の一部と前記第２導電型ウエル
とに前記ＳＲＡＭの周辺回路を構成する相補型ＭＩＳＦ
ＥＴが形成されている。

【００３４】（１９）本発明の半導体集積回路装置は、
前記第１導電型ウエルの一部に不揮発性メモリのメモリ
セルを構成する第２導電型ＭＩＳＦＥＴが形成され、前
記第１導電型ウエルの他の一部と前記第２導電型ウエル
とに前記不揮発性メモリの周辺回路を構成する相補型Ｍ
ＩＳＦＥＴが形成されている。

【００３５】（２０）本発明の半導体集積回路装置の製
造方法は、以下の工程（ａ）〜（ｃ）を含んでいる。

【００３６】（ａ）（１００）面を主面とし、その面内
において［０１０］方向のいずれか１つの軸から３５°
の範囲内で、かつ１００結晶軸から2.５°〜１５°の範
囲内の結晶軸と直行するように傾斜させたＣＺウエハを
用意する工程、（ｂ）前記ＣＺウエハの少なくとも裏面
に不純物の外方拡散を防止するための絶縁膜を形成する
ことなく、前記ＣＺウエハの主面上にエピタキシャル層
を成長させる工程、（ｃ）前記エピタキシャル層の表面
を熱酸化してＭＩＳＦＥＴのゲート酸化膜を形成する工
程。

【００３７】（２１）本発明の半導体集積回路装置の製
造方法は、以下の工程（ａ）〜（ｄ）を含んでいる。

【００３８】（ａ）（１００）面を主面とし、その面内
において［０１０］方向のいずれか１つの軸から３５°
の範囲内で、かつ１００結晶軸から2.５°〜１５°の範
囲内の結晶軸と直行するように傾斜させたＣＺウエハを
用意する工程、（ｂ）前記ＣＺウエハを少なくとも６０
０℃以上、かつ少なくとも３０分以上アニールすること
によって、前記ＣＺウエハ中の酸素ドナーを消去する処
理を行う工程、（ｃ）前記ＣＺウエハの少なくとも裏面
に不純物の外方拡散を防止するための絶縁膜を形成する
ことなく、前記ＣＺウエハの主面上にエピタキシャル層
を成長させる工程、（ｄ）前記エピタキシャル層の表面
を熱酸化してＭＩＳＦＥＴのゲート酸化膜を形成する工
程。

【００３９】（２２）本発明の半導体集積回路装置の製
造方法は、前記エピタキシャル層の膜厚を0.３〜５μｍ
とする。

【００４０】（２３）本発明の半導体集積回路装置の製
造方法は、前記ＣＺウエハには、インゴットの引き上げ
時に所定の導電型の不純物を１×１０¹⁵atoms/cm³以
上、３×１０¹⁶atoms/cm³未満の濃度範囲でドープし、
前記エピタキシャル層には、エピタキシャル成長時に前
記不純物と同一導電型の不純物を前記濃度範囲とほぼ同
一またはそれ以下の濃度でドープする。

【００４１】（２４）本発明の半導体集積回路装置の製
造方法は、前記エピタキシャル層の一部に第１導電型の
不純物をイオン打ち込みして第１導電型ウエルを形成
し、前記エピタキシャル層の他の一部に第２導電型の不
純物をイオン打ち込みして第２導電型ウエルを形成す
る。

【００４２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。

【００４３】（実施の形態１）図１および図２を用いて
本実施の形態のエピタキシャルウエハ（半導体ウエハ）
の製造方法を説明する。

【００４４】まず、図１（ａ）に示すように、チョクラ
ルスキ（ＣＺ）法を用いて単結晶シリコンのインゴット
１００を製造する。このインゴット１００の引き上げに
は、（１００）面内において［０１０］方向のいずれか
１つの軸から３５°の範囲内で、かつ１００結晶軸から
2.５°〜１５°の範囲内の結晶軸と直行するような傾斜
角を有する種結晶を使用する。

【００４５】また、引き上げ時にドーパントとして、例
えばホウ素（Ｂ）を添加し、上記インゴット１００の不
純物（ホウ素）濃度を約1.５×１０¹⁵atoms/cm³(比抵抗
＝約１０Ω・cm）とする。インゴット１００の不純物
（ホウ素）濃度は、後のエピタキシャル層形成時にウエ
ハから外方拡散する不純物によって、エピタキシャル層
の素子形成領域の不純物濃度プロファイルが変動しない
範囲であれば上記の濃度より高くてもよいが、エピタキ
シャルウエハの裏面に不純物の外方拡散を防止するため
の絶縁膜を形成する工程を不要とするためには、１０¹⁵
atoms/cm³のオーダーを大幅に超えない濃度とするのが
適当である。

【００４６】すなわち、不純物（ホウ素）濃度は、後述
するＭＩＳＦＥＴのチャネル濃度（例えば１×１０¹⁷at
oms/cm³)よりも１桁程度低い３×１０¹⁶atoms/cm³(比抵
抗＝約0.５Ωcm）以下であればよく、またＭＩＳＦＥＴ
のデバイス特性を決定しているウエルの不純物濃度（例
えば約６×１０¹⁷atoms/cm³)に影響を及ぼさない範囲で
あればよい。

【００４７】なお、インゴット１００の引き上げ時に
は、石英るつぼからの酸素溶解量、溶融シリコンの対流
および表面からの蒸発量などを制御することによって、
インゴット１００に取り込まれる酸素濃度の設定を行う
のが通常であるが、本実施の形態ではこのような制御は
不要である。すなわち、インゴット１００の初期酸素濃
度は、例えば１７ppma（ＪＥＩＤＡ換算）以上の高濃度
となっても構わないし、それ以下であっても構わない。

【００４８】次に、同図（ｂ）に示すように、インゴッ
ト１００の一部を切断し、不純物濃度が上記した範囲内
にある領域のインゴット１００のみを残す。

【００４９】次に、同図（ｃ）に示すように、インゴッ
ト１００の外周研削加工およびオリエンテーションフラ
ット（またはオリエンテーションノッチ）加工を行った
後、同図（ｄ）に示すように、インゴット１００を引き
上げ方向に対して直交する面で薄くスライスしてシリコ
ンウエハ（ＣＺウエハ）１を作製し、次いでチッピング
を防止するために、ＣＺウエハ１の外周部の面取り加工
を行う。

【００５０】次に、同図（ｅ）に示すように、厚さおよ
び平坦度を整えるためにＣＺウエハ１の両面をラッピン
グした後、このラッピングによって生じた機械歪みを除
去するために、酸またはアルカリ液を用いてＣＺウエハ
１の両面をウェットエッチングする。

【００５１】次に、同図（ｆ）に示すように、ＣＺウエ
ハ１を例えば窒素雰囲気中、約６００℃、３０分程度ア
ニールすることによって、インゴット１００の引き上げ
中に混入した酸素によって生じる酸素ドナーを消去する
熱処理を行う。これは、結晶引き上げの冷却中、４５０
℃付近で酸素のドナー化が起こり、ウエハ面内の抵抗率
が大きく変動するため、所望の抵抗率を得るためには上
記酸素ドナーを消去する熱処理が必要となるからであ
る。

【００５２】次に、同図（ｇ）に示すように、ＣＺウエ
ハ１のエピタキシャル層形成面を鏡面研磨加工すること
により、（１００）面を主面とし、この（１００）面内
において［０１０］方向のいずれか１つの軸から３５°
の範囲内で、かつ１００結晶軸から2.５°〜１５°の範
囲内の結晶軸と直行するような傾斜角を持つｐ型のＣＺ
ウエハ１が得られる。なお、インゴット１００の引き上
げ時にドーパントとしてｎ型不純物（例えばリン
（Ｐ））を添加すれば、ｎ型の単結晶ＣＺウエハ（ＣＺ
ウエハ）が得られる。

【００５３】ＣＺウエハ１の他の製造方法として、上記
のような傾斜角を持たない（傾斜角＝０゜の）種結晶を
使用してインゴット１００を作製した後、前記図１
（ｄ）の工程で前記のような傾斜角を持った（１００）
面が露出するようにインゴット１００をスライスしても
よい。

【００５４】次に、図２に示すように、上記ＣＺウエハ
１の表面にＣＺウエハ１と同じ導電型（ｐ型）のエピタ
キシャル層２を成長させてエピタキシャルウエハ（ｐ／
ｐエピタキシャルウエハ）２ＥＷを作製する。ＣＺウエ
ハ１の主面に前記のような傾斜角を持たせたことによ
り、その主面上に成長したエピタキシャル層２の主面も
同じ傾斜角を持つ。すなわち、（１００）面を主面と
し、この（１００）面内において［０１０］方向のいず
れか１つの軸から３５°の範囲内で、かつ１００結晶軸
から2.５°〜１５°の範囲内の結晶軸と直行するような
傾斜角を持ったｐ型のエピタキシャル層２を有するエピ
タキシャルウエハ２ＥＷが得られる。

【００５５】上記エピタキシャル層２を形成するには、
例えばまずＣＺウエハ１をエピタキシャル成長炉に投入
し、約９５０〜１１００℃の水素雰囲気中、１０分程度
のアニールを行って表面の自然酸化膜を除去した後、炉
内の温度を上記アニール温度よりも低い温度（約９００
〜１０００℃）に設定し、次いでモノシラン＋Ｂ₂Ｈ₆
を約１０分間流してエピタキシャル成長を行う。

【００５６】エピタキシャル層２を成長させる時間を短
縮してエピタキシャルウエハ２ＥＷの製造コストを低減
するためには、エピタキシャル層２の膜厚の上限を５〜
６μｍ以下、好ましくは３μｍ以下とするのが適当であ
る。一方、エピタキシャル層２の膜厚の下限は、ゲート
酸化膜形成までの熱酸化による削れ量や熱処理条件など
を考慮して決めればよいが、後述する理由から、少なく
とも0.３μｍ以上とするのが適当である。

【００５７】また、エピタキシャル層２の不純物（ホウ
素）濃度は、ＣＺウエハ１とほぼ同じ値（約1.５×１０
¹⁵atoms/cm³)もしくはそれ以下とするが、ＭＩＳＦＥＴ
のチャネル濃度（例えば１×１０¹⁷atoms/cm³)よりも一
桁程度低ければ、すなわち３×１０¹⁶atoms/cm³以下で
あれば支障はない。

【００５８】図３は、ＣＺウエハ１の初期酸素濃度［Ｏ
ｉ］とゲート酸化膜欠陥密度との関係を示すグラフであ
る。横軸は初期酸素濃度（ppma（ＪＥＩＤＡ換算））、
縦軸はゲート酸化膜欠陥密度（相対値）を示す。初期酸
素濃度が１８ppma（ＪＥＩＤＡ換算）のゲート酸化膜欠
陥密度を１とすると、酸素濃度の低下と共にゲート酸化
膜欠陥密度が低下することが分かる。従って、ＣＺウエ
ハ１の場合は、その表面に形成されるゲート酸化膜の欠
陥密度を低減するためには、初期酸素濃度を１７ppma
（ＪＥＩＤＡ換算）以下に設定する必要がある。

【００５９】図４は、エピタキシャル層２の膜厚とゲー
ト酸化膜欠陥密度との関係を示すグラフである。横軸は
エピタキシャル層２の膜厚（μｍ）、縦軸はゲート酸化
膜欠陥密度（ＣＺウエハに対する相対値）を示す。エピ
タキシャル層２の初期酸素濃度は、１５、１6.５、１
９、２０ppma（ＪＥＩＤＡ換算）である。

【００６０】このグラフから、ゲート酸化膜欠陥密度は
ＣＺウエハ１の初期酸素濃度に依存しない、またエピタ
キシャル層２の膜厚が増えるに従って減少し、膜厚が0.
３μｍ以上になるとＣＺウエハ１の約３０分の１になる
ことが分かる。すなわち、エピタキシャルウエハ２ＥＷ
の場合は、初期酸素濃度を１７ppma（ＪＥＩＤＡ換算）
より高くしてもゲート酸化膜欠陥密度が増えることはな
い。従って、エピタキシャル層２の膜厚は、少なくとも
0.３μｍ以上とするのが適当である。

【００６１】以上のことから、エピタキシャルウエハ２
ＥＷにおいては、初期酸素濃度を１７ppma（ＪＥＩＤＡ
換算）以上に高くしても、熱処理によるＣＺウエハ１か
らの酸素の湧き出しによってエピタキシャル層２の表面
のゲート酸化膜の耐圧が劣化することはない。

【００６２】次に、酸化膜の形成後に残るエピタキシャ
ル層の厚さとゲート酸化膜特性（ＧＯＩ）との関係を検
討した。図５は、エピタキシャル層２の膜厚を一定（１
μｍ）にして、所定の酸化膜形成によって故意にエピタ
キシャル層２を表面から削り、エピタキシャル層２の残
りの膜厚を0.１μｍ（図中の△印）と０μｍ（図中の□
印）にした場合の破壊電圧と累積不良率との関係を示し
ている。また、膜厚１μｍのエピタキシャル層２につい
てのデータも示した（図中の○印）。

【００６３】このグラフから、酸化によってエピタキシ
ャル層２が消滅してしまうと（図中の□印）、ゲート酸
化膜特性（ＧＯＩ）は、膜厚１μｍのエピタキシャル層
２（図中の○印）に比べて劣化することが判明した。ま
た、エピタキシャル層２の残りの膜厚が0.１μｍある場
合（図中の△印）でも、膜厚１μｍのエピタキシャル層
２に比べて劣化する。この結果は、エピタキシャル層２
の膜厚が〜0.３μｍ以上になるとゲート酸化膜特性（Ｇ
ＯＩ）が向上することを裏付けている（エピタキシャル
層２の膜厚が〜0.３μｍ以上あれば、ゲート酸化膜形成
工程までエピタキシャル層２が残っている）。

【００６４】図６は、エピタキシャルウエハ２ＥＷのＣ
Ｚウエハ１中における微小欠陥密度（ＢＭＤ；Bulk Mic
ro Defect)と初期酸素濃度との関係を示すグラフであ
る。横軸は初期酸素濃度（ppma（ＪＥＩＤＡ換算））、
縦軸はＢＭＤ濃度（個/cm³）を示す。比較のため、この
エピタキシャルウエハ２ＥＷ（図中の黒丸）と同一の酸
素濃度を持つＣＺウエハ１（図中の白丸）についても示
した。

【００６５】微小欠陥密度の観察は、ＪＥＩＤＡ−２４
「シリコン鏡面ウエハの外観検査に関する標準仕様」
（昭和４９年３月制定）に準じて行った。観察精度を上
げるために、ウエハ（エピタキシャルウエハおよび比較
用ＣＺウエハ）に酸素析出用アニール（窒素雰囲気中、
８００℃、４時間＋１０００℃、１６時間）を施した
後、ウエハを劈開し、劈開面をエッチング液（Ｋ₂Ｃｒ
₂Ｏ₇１１ｇ＋ＨＦ５００ml＋Ｈ₂Ｏ₂５０ml）に１分
間浸して１μｍエッチングした。その後、ウエハの深さ
方向の約２５０μｍ付近を顕微鏡で観察して微小欠陥密
度を計測した。

【００６６】製造ラインの汚染レベルにも依存するが、
通常、ＢＭＤ濃度が１×１０⁶個/cm³未満になると、ゲ
ッタリング能力の低下によりゲート耐圧が劣化し、一
方、１×１０⁹個/cm³を超えると、結晶強度の低下によ
り熱処理工程でウエハに反りが発生し易くなる。

【００６７】ＣＺウエハ１ではＢＭＤ濃度が大きくなる
につれてゲート耐圧が劣化する（すなわち、前記図３に
示すように、ＣＺウエハ１では初期酸素濃度が１４ppma
（ＪＥＩＤＡ換算）でゲート耐圧が劣化する）が、ｐ／
ｐエピタキシャルウエハ２ＥＷの場合は、エピタキシャ
ル層２のＢＭＤ濃度は増加せず、支持基板であるＣＺウ
エハ１のゲッタリング能力に注目したＢＭＤ濃度範囲
は、１×１０⁶〜１×１０⁹個/cm³であることが望まし
いといえる。すなわち、エピタキシャルウエハ２ＥＷで
はこのＢＭＤ濃度範囲においても、前記図４に示すよう
に、ゲート耐圧は劣化せず、ゲート酸化膜特性（ＧＯ
Ｉ）は向上する。

【００６８】図７は、サイズが２０nm以上の微小欠陥の
密度をウエハの深さ方向５μｍまでの集積密度として観
察できるＯＳＤＡ装置(Optical Shallow Defect Analyz
er)を用いて観察した微小欠陥密度と初期酸素濃度との
関係を示すグラフである。横軸は初期酸素濃度（ppma
（ＪＥＩＤＡ換算））、縦軸は微小欠陥密度（個/cm³）
である。以下、ＯＳＤＡ装置を用いて観察した微小欠陥
密度をＯＳＤＡ欠陥、その密度をＯＳＤＡ欠陥密度とい
う。

【００６９】製造ラインの汚染レベルにも依存するが、
通常、ｐ／ｐエピタキシャルウエハ２ＥＷにおいては、
ＯＳＤＡ欠陥密度が６×１０⁶個/cm³以上であれば、汚
染によるゲート耐圧の劣化は生じないが、その上限はウ
エハの反りによって規定される。

【００７０】これにより、ｐ／ｐエピタキシャルウエハ
２ＥＷのＯＳＤＡ欠陥密度範囲は、６×１０⁶〜２×１
０⁸個/cm³が望ましいといえる。すなわち、エピタキシ
ャルウエハ２ＥＷではこのＯＳＤＡ欠陥密度範囲におい
ても、前記図４に示すように、ゲート耐圧は劣化せず、
ゲート酸化膜特性（ＧＯＩ）は向上する。

【００７１】上記ＯＳＤＡ装置の概要を図８（ＯＳＤＡ
装置の光学系を示す図）を用いて簡単に説明する。

【００７２】図示のように、ＯＳＤＡ装置は、ウエハを
回転させながら各領域に順次２種類の波長（５３２nmお
よび８１０nm）のレーザ光を照射し、光が散乱する様子
を解析する。光は、欠陥のある部分でのみ散乱し、それ
以外の欠陥のない部分では減衰してウエハに吸収され
る。散乱した光を５３２nm用と８１０nm用の２種類の検
出器で検出し、それらのデータを解析することで欠陥の
平面分布、深さ、大きさを識別することができる。これ
により、サイズが２０nm以上の微小欠陥（ＯＳＤＡ欠
陥）をウエハの深さ方向５μｍまで観察することができ
る。

【００７３】本発明者がこのＯＳＤＡ装置を用いてＣＺ
ウエハ１およびエピタキシャルウエハ２ＥＷのＯＳＤＡ
欠陥を調べたところ、前記図７に示すように、エピタキ
シャルウエハ２ＥＷはＣＺウエハ１に比べてＯＳＤＡ欠
陥が少ないことが明らかになった。

【００７４】なお、ＯＳＤＡ装置については、例えば"E
xtended Abstract of the 1996 International Confere
nce on Solid State Devices and Material, 1996," p1
51に記載されている。

【００７５】図９は、初期酸素濃度と酸素析出量との関
係を示すグラフである。サンプルウエハは、ＣＺウエハ
１とエピタキシャルウエハ２ＥＷである。酸素析出を促
進するために、酸素析出用アニール（窒素雰囲気中、８
００℃、４時間＋１０００℃、１６時間）を行った。酸
素析出量は、フーリエ変換型赤外分光光度計により、熱
処理前後の酸素濃度の差分で求めた。図示のように、Ｃ
Ｚウエハ１では初期酸素濃度の増加と共に酸素析出量が
増大するが、エピタキシャルウエハ２ＥＷではわずかで
ある。

【００７６】また、このグラフには、エピタキシャル成
長工程の前加熱（自然酸化膜除去のための前加熱）まで
の熱処理を施したＣＺウエハ１の酸素析出量についても
示してある。前加熱までの熱処理で酸素析出が抑制され
ることが分かる。これは、前加熱までの高温熱処理によ
ってＣＺウエハ１中のグローイン欠陥が溶解・消失し、
酸素析出が抑制されるためであると考えられる。

【００７７】図１０は、ウエハ中の酸素濃度を１０００
℃、３０分熱処理した前後でＳＩＭＳ(Secondary Ion M
ass Spectroscopy) 分析した結果を示すグラフである。
ここで用いたエピタキシャルウエハ２ＥＷの膜厚は１μ
ｍである。比較のため、このエピタキシャルウエハ２Ｅ
Ｗと同一の酸素濃度を持つＣＺウエハ１についても示し
た。

【００７８】図示のように、熱処理前ではエピタキシャ
ルウエハ２ＥＷの酸素濃度はＣＺウエハ１に比べて低い
が、１０００℃、３０分の熱処理を行うだけで、エピタ
キシャルウエハ２ＥＷとＣＺウエハ１の酸素濃度分布に
差はなくなる。従って、製造プロセス中の熱処理でＣＺ
ウエハ１からエピタキシャルウエハ２ＥＷへ酸素が涌き
出してくるが、エピタキシャルウエハ２ＥＷ中の酸素の
存在そのものがゲート酸化膜耐圧を劣化させていないこ
とが分かる。

【００７９】図１１は、前記のような傾斜角を持った本
実施の形態のエピタキシャルウエハ２ＥＷ（○印：傾斜
ウエハ）と、傾斜角が０のエピタキシャルウエハ（△
印：justウエハ）の不純物ドーズ量と酸化誘起積層欠陥
（ＯＳＦ) による転位密度との関係を示すグラフであ
る。横軸は、エピタキシャル層２の表面（ＭＩＳＦＥＴ
形成領域）にイオン打ち込みした不純物（ホウ素）のド
ーズ量、縦軸は、この領域のＯＳＦ転位密度を示してい
る。

【００８０】図示のように、傾斜ウエハとjustウエハと
では転位密度に有意な差が認められた。すなわち、傾斜
ウエハは、justウエハに比べてＭＩＳＦＥＴ形成領域の
ＯＳＦ欠陥が抑制されるため、ＯＳＦ発生の一要因であ
る重金属に対するゲッタリング効果が高いことが判明し
た。

【００８１】このように、（１００）面を主面とし、こ
の（１００）面内において［０１０］方向のいずれか１
つの軸から３５°の範囲内で、かつ１００結晶軸から2.
５°〜１５°の範囲内の結晶軸と直行するような傾斜角
を持った本実施の形態のエピタキシャルウエハ２ＥＷに
よれば、後の工程でエピタキシャル層２の表面に形成さ
れるゲート酸化膜の特性（ＧＯＩ）が向上すると共に、
重金属汚染に対するゲッタリング効果が向上する。

【００８２】また、エピタキシャル層２の不純物（ホウ
素）濃度をＣＺウエハ１とほぼ同じ値（約1.５×１０¹⁵
atoms/cm³)もしくはそれ以下とすると共に、エピタキシ
ャル層２の膜厚を約0.３μｍ〜５μｍとした本実施の形
態のエピタキシャルウエハ２ＥＷによれば、その製造コ
ストを低減することができる。

【００８３】すなわち、本実施の形態によれば、ゲート
酸化膜特性（ＧＯＩ）が向上すると共に、重金属汚染に
対するゲッタリング効果が向上したエピタキシャルウエ
ハ２ＥＷを低コストで実現することができる。

【００８４】本実施の形態のエピタキシャルウエハ２Ｅ
Ｗのゲッタリング効果をさらに向上させるためには、イ
ンゴット１００の引き上げ中に混入した酸素によって生
じる酸素ドナーを消去する前記の熱処理（図１（ｆ）参
照）をより長時間（例えば７００℃、３時間程度）行う
ことが有効である。このようにすると、その後の高温熱
処理で酸素析出が促進されるため、不純物濃度の低いｐ
／ｐエピタキシャルウエハ２ＥＷであっても、ゲッタリ
ング効果が向上する。なお、ここでは酸素ドナー消去の
熱処理温度を７００℃としたが、酸素ドナーが消去さ
れ、かつ析出核が成長する温度（例えば６００℃〜８５
０℃）であればゲッタリング効果の向上が期待できる。

【００８５】図１２は、上記エピタキシャル層２の主面
に相補型ＭＩＳＦＥＴ（ＣＭＯＳＦＥＴ）を形成した半
導体集積回路装置の要部断面図である。

【００８６】エピタキシャル層２にはｎ型ウエル３ｎと
ｐ型ウエル３ｐとが形成されている。特に限定はされな
いが、ｎ型ウエル３ｎとｐ型ウエル３ｐのそれぞれは、
ＣＭＯＳのラッチアップ耐性を向上させるために、エピ
タキシャル層２に形成された素子分離溝４を介して互い
に分離されている。

【００８７】エピタキシャル層２に形成されたｎ型ウエ
ル３ｎにはｐチャネル型ＭＩＳＦＥＴＱｐが形成され、
ｐ型ウエル３ｐにはｎチャネル型ＭＩＳＦＥＴＱｎが形
成されている。ｐチャネル型ＭＩＳＦＥＴＱｐは、主と
してｎ型ウエル３ｎに形成された一対のｐ型半導体領域
（ソース領域、ドレイン領域）６、６と、ｎ型ウエル３
ｎの表面に形成されたゲート酸化膜７と、このゲート酸
化膜７上に形成されたゲート電極８とで構成されてい
る。ｎチャネル型ＭＩＳＦＥＴＱｎは、主としてｐ型ウ
エル３ｐに形成された一対のｎ型半導体領域（ソース領
域、ドレイン領域）９、９と、ｐ型ウエル３ｐの表面に
形成されたゲート酸化膜７と、このゲート酸化膜７上に
形成されたゲート電極８とで構成されている。ゲート電
極８は、例えばｎ型多結晶シリコン膜上にＷ（タングス
テン）シリサイド膜を積層したポリサイド膜などで構成
されている。ゲート電極８の上部には、例えば酸化シリ
コン膜１０が形成され、側壁には酸化シリコン膜からな
るサイドウォールスペーサ１１が形成されている。酸化
シリコン膜１０およびサイドウォールスペーサ１１は、
ゲート電極８とその上層に形成された配線（１３ａ〜１
３ｄ）とを電気的に分離する絶縁膜である。

【００８８】ｐチャネル型ＭＩＳＦＥＴＱｐとｎチャネ
ル型ＭＩＳＦＥＴＱｎのそれぞれの上部には、酸化シリ
コン膜１２を介して第１層目の配線１３ａ〜１３ｄが形
成されている。配線１３ａは、酸化シリコン膜１２に開
孔された接続孔１４ａを通じてｐチャネル型ＭＩＳＦＥ
ＴＱｐの一方のｐ型半導体領域６と電気的に接続され、
配線１３ｂは、接続孔１４ｂを通じてｐチャネル型ＭＩ
ＳＦＥＴＱｐの他方のｐ型半導体領域６と電気的に接続
されている。また、配線１３ｃは、接続孔１４ｃを通じ
てｎチャネル型ＭＩＳＦＥＴＱｎの一方のｎ型半導体領
域９と電気的に接続され、配線１３ｄは、接続孔１４ｄ
を通じてｎチャネル型ＭＩＳＦＥＴＱｎの他方のｎ型半
導体領域９と電気的に接続されている。配線１３ａ〜１
３ｄは、例えばＳｉ（シリコン）とＣｕ（銅）とが添加
されたＡｌ（アルミニウム）合金で構成されている。

【００８９】第１層目の配線１３ａ〜１３ｄの上部に
は、酸化シリコン膜などからなる層間絶縁膜１５を介し
て第２層目の配線１６ａ、１６ｂが形成されている。配
線１６ａは、層間絶縁膜１５に開孔された接続孔１７ａ
を通じて第１層目の配線１３ｂと電気的に接続され、配
線１６ｂは、接続孔１７ｂを通じて第１層目の配線１３
ｃと電気的に接続されている。配線１６ａ、１６ｂは、
例えばＳｉとＣｕとが添加されたＡｌ合金で構成されて
いる。

【００９０】配線１６ａ、１６ｂの上部には、酸化シリ
コン膜と窒化シリコン膜との積層膜などで構成されたパ
ッシベーション膜１８が形成されている。

【００９１】次に、上記した半導体集積回路装置の製造
方法を図１３〜図２２を用いて説明する。

【００９２】まず、図１３に示すように、ｐ型の単結晶
シリコンからなるＣＺウエハ１の上部にｐ型のエピタキ
シャル層２を形成したエピタキシャルウエハ（図２参
照）を用意する。前記のように、ＣＺウエハ１およびエ
ピタキシャル層２は、（１００）面を主面とし、この
（１００）面内において［０１０］方向のいずれか１つ
の軸から３５°の範囲内で、かつ１００結晶軸から2.５
°〜１５°の範囲内の結晶軸と直行するような傾斜角を
持っている。エピタキシャル層２の膜厚は、例えば１μ
ｍであり、不純物（ホウ素）濃度は、ＣＺウエハ１とほ
ぼ同じ約1.５×１０¹⁵atoms/cm³である。

【００９３】次に、図１４に示すように、エピタキシャ
ル層２の上部にＣＶＤ(chemical Vapor Deposition) 法
で酸化シリコン膜２２（膜厚＝約４０nm）と窒化シリコ
ン膜２３（膜厚＝約５０nm）とを堆積し、次いでフォト
レジストをマスクにして窒化シリコン膜２３をパターニ
ングした後、窒化シリコン膜２３をマスクにして酸化シ
リコン膜２２とエピタキシャル層２とを順次エッチング
して溝４ａを形成する。続いて９００〜１１５０℃の熱
酸化処理を施して溝４ａの内壁に酸化シリコン膜（図示
せず）を形成する。

【００９４】次に、図１５に示すように、エピタキシャ
ル層２の上部にＣＶＤ法で酸化シリコン膜２４を堆積
し、約１０００℃の熱処理を施して膜をデンシファイし
た後、エッチバックあるいは化学的機械研磨で酸化シリ
コン膜２４を平坦化し、溝４ａの内部に残すことによ
り、素子分離溝４を形成する。

【００９５】次に、図１６に示すように、エピタキシャ
ル層２の表面の一部にｎ型不純物（例えばＰ）をイオン
打ち込みし、他の一部にｐ型不純物（例えばＢ）をイオ
ン打ち込みした後、不純物引き伸ばし用の熱処理を１２
００℃、数時間行って不純物をエピタキシャル層２の内
部に熱拡散させることにより、ｎ型ウエル３ｎとｐ型ウ
エル３ｐとを形成する。ｎ型ウエル３ｎおよびｐ型ウエ
ル３ｐの不純物濃度は、例えば６×１０¹⁶atoms/cm³と
する。

【００９６】図１７は、エピタキシャル層２の表面から
不純物をイオン打ち込みして形成したウエル領域の不純
物濃度プロファイルを示している（ここでは、代表的に
ｐ型ウエル３ｐの不純物濃度プロファイルを示す）。図
示のように、ウエル領域の不純物濃度は、エピタキシャ
ル層２の表面から深さ方向に沿って単調に減少し、ウエ
ルの底部はＣＺウエハ１の一部にまで延びている。

【００９７】このとき、ｎ型不純物とｐ型不純物を高加
速電圧でイオン打ち込みすることによって、ｎ型ウエル
３ｎとｐ型ウエル３ｐとを、内部の不純物濃度が表面の
不純物濃度よりも高いレトログレード構造で構成しても
よい。このようにすると、ＣＭＯＳのラッチアップ耐性
をさらに向上させることができる。

【００９８】次に、図１８に示すように、エピタキシャ
ル層２を熱酸化して活性領域の表面にゲート酸化膜７を
形成した後、ゲート酸化膜７の上部にゲート電極８を形
成する。ゲート酸化膜７は、ＯＳＦ転位密度の低いエピ
タキシャル層２の表面に形成されるので、膜の信頼性が
高い。ゲート電極８は、このゲート酸化膜７を形成した
エピタキシャル層２の上部にＣＶＤ法でｎ型多結晶シリ
コン膜、Ｗ（タングステン）シリサイド膜および酸化シ
リコン膜１０を順次堆積し、フォトレジストをマスクに
したドライエッチングでこれらの膜をパターニングして
形成する。ゲート電極８は、ｎ型多結晶シリコン膜の上
部にＷシリサイド膜を積層したポリサイド膜などで構成
されている。ゲート電極８は、ｎ型多結晶シリコンの単
層膜またはｎ型多結晶シリコン膜、ＴｉＮ（チタンナイ
トライド膜）、Ｗ膜を積層した３層膜などで構成しても
よい。

【００９９】次に、図１９に示すように、ゲート電極８
の両側のｐ型ウエル３ｐにｎ型不純物をイオン打ち込み
してｎ型半導体領域９、９（ソース、ドレイン）を形成
し、ｎ型ウエル３ｎにｐ型不純物をイオン打ち込みして
ｐ型半導体領域６、６（ソース、ドレイン）を形成する
ことにより、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチ
ャネル型ＭＩＳＦＥＴＱｐを形成する。ｎ型半導体領域
９、９は、例えば１０¹⁵atoms/cm²程度のヒ素（Ａｓ）
をイオン打ち込みして形成し、ｐ型半導体領域６、６
は、例えば１０¹⁵atoms/cm²程度のＢＦ₂をイオン打ち
込みして形成する。その後、エピタキシャル層２の上部
にＣＶＤ法で堆積した酸化シリコン膜を異方性エッチン
グで加工してゲート電極８の側壁にサイドウォールスペ
ーサ１１を形成する。ｎチャネル型ＭＩＳＦＥＴＱｎの
ソース、ドレインおよびｐチャネル型ＭＩＳＦＥＴＱｐ
のソース、ドレインは、二重拡散ドレイン(Double Diff
usedDrain) 構造あるいはＬＤＤ(Lightly Doped Drain)
構造で構成することもできる。

【０１００】次に、図２０に示すように、ｎチャネル型
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
を形成したエピタキシャル層２の上部にＣＶＤ法で酸化
シリコン膜１２を堆積した後、フォトレジストをマスク
にしたドライエッチングで酸化シリコン膜１２の一部を
開孔することにより、ｐチャネル型ＭＩＳＦＥＴＱｐの
ｐ型半導体領域６、６の上部に接続孔１４ａ、１４ｂを
形成し、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導体領
域９、９の上部に接続孔１４ｃ、１４ｄを形成する。

【０１０１】次に、図２１に示すように、接続孔１４ａ
〜１４ｄを形成した酸化シリコン膜１２の上部に例えば
スパッタリング法でＡｌ合金膜を堆積した後、フォトレ
ジストをマスクにしたドライエッチングでＡｌ合金膜を
パターニングすることにより、ｐチャネル型ＭＩＳＦＥ
ＴＱｐのｐ型半導体領域６、６と電気的に接続された配
線１３ａ、１３ｂ、およびｎチャネル型ＭＩＳＦＥＴＱ
ｎのｎ型半導体領域９、９と電気的に接続された配線１
３ｃ、１３ｄを形成する。

【０１０２】次に、図２２に示すように、配線１３ａ〜
１３ｄの上部にＣＶＤ法で酸化シリコン膜などを堆積し
て層間絶縁膜１５を形成した後、フォトレジストをマス
クにしたドライエッチングで層間絶縁膜１５の一部を開
孔することにより、配線１３ｂの上部に接続孔１７ａを
形成し、配線１３ｃの上部に接続孔１７ｂを形成する。
続いて、層間絶縁膜１５の上部に例えばスパッタリング
法でＡｌ合金膜を堆積した後、フォトレジストをマスク
にしたドライエッチングでこのＡｌ合金膜をパターニン
グすることにより、配線１３ｂと電気的に接続された配
線１６ａ、および配線１３ｃと電気的に接続された配線
１６ｂを形成する。

【０１０３】その後、配線１６ａ、１６ｂの上部にＣＶ
Ｄ法で酸化シリコン膜と窒化シリコン膜とを堆積してパ
ッシベーション膜１８を形成することにより、本実施の
形態１の相補型ＭＩＳＦＥＴを有する半導体集積回路装
置が完成する。

【０１０４】本実施の形態によれば、ゲート酸化膜７の
耐圧および膜質を向上でき、かつゲッタリング能力の向
上したエピタキシャルウエハ２ＥＷを使用することによ
り、相補型ＭＩＳＦＥＴを有する半導体集積回路装置の
信頼性および製造歩留まりを向上させることができる。

【０１０５】本実施の形態によれば、上記エピタキシャ
ルウエハ２ＥＷを安価に製造することができるので、相
補型ＭＩＳＦＥＴを有する半導体集積回路装置の製造コ
ストを低減することができる。

【０１０６】なお、本実施の形態では、ｐ型のＣＺウエ
ハ１の表面にｐ型のエピタキシャル層を成長させたｐ／
ｐエピタキシャルウエハ２ＥＷを使用したが、ｎ型のＣ
Ｚウエハの表面にｎ型エピタキシャル層を成長させたｎ
／ｎエピタキシャルウエハとしてもよいことは勿論であ
る。

【０１０７】（実施の形態２）図２３は、本実施の形態
２の半導体集積回路装置を示す要部断面図である。

【０１０８】本実施の形態２の半導体集積回路装置は、
前記実施の形態１のエピタキシャルウエハ２ＥＷの主面
にＤＲＡＭ(Dynamic Random Access Memory)を形成した
ものである。

【０１０９】エピタキシャル層２に形成されたｐ型ウエ
ル３ｐの一部には、ＤＲＡＭのメモリセルを構成するｎ
チャネル型のメモリセル選択用ＭＩＳＦＥＴＱｓが形成
されており、他の一部には周辺回路のｎチャネル型ＭＩ
ＳＦＥＴＱｎが形成されている。また、エピタキシャル
層２に形成されたｎ型ウエル３ｎには周辺回路のｐチャ
ネル型ＭＩＳＦＥＴＱｐが形成されている。メモリセル
選択用ＭＩＳＦＥＴＱｔ、ｎチャネル型ＭＩＳＦＥＴＱ
ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐは、エピタキシ
ャル層２の表面にＬＯＣＯＳ(Local Oxidation of Sili
con)法で形成したフィールド酸化膜２８によって互いに
分離されている。

【０１１０】メモリセル選択用ＭＩＳＦＥＴＱｔとｎチ
ャネル型ＭＩＳＦＥＴＱｎは、主としてｐ型ウエル３ｐ
に形成された一対のｎ型半導体領域（ソース、ドレイ
ン）９、９と、ｐ型ウエル３ｐの表面に形成されたゲー
ト酸化膜７と、このゲート酸化膜７上に形成されたゲー
ト電極８とで構成されている。ｐチャネル型ＭＩＳＦＥ
ＴＱｐは、主としてｎ型ウエル３ｎに形成された一対の
ｐ型半導体領域（ソース、ドレイン）６、６と、ｎ型ウ
エル３ｎの表面に形成されたゲート酸化膜７と、このゲ
ート酸化膜７上に形成されたゲート電極８とで構成され
ている。ゲート電極８は、ｎ型多結晶シリコン膜上にＷ
（タングステン）シリサイド膜を積層したポリサイド膜
などで構成されている。

【０１１１】メモリセル選択用ＭＩＳＦＥＴＱｔの上部
にはビット線ＢＬ₁、ＢＬ₂が形成されており、周辺回
路のｐチャネル型ＭＩＳＦＥＴＱｐとｎチャネル型ＭＩ
ＳＦＥＴＱｎのそれぞれの上部には第１層目の配線１３
ｅ、１３ｆが形成されている。ビット線ＢＬ₁、ＢＬ₂
の上部には下部電極２５と容量絶縁膜２６と上部電極２
７とからなる情報蓄積用容量素子Ｃが形成され、さらに
その上部には、第２層目の配線１６ｃ〜１６ｆが形成さ
れている。

【０１１２】本実施の形態によれば、ゲート酸化膜７の
耐圧および膜質を向上でき、かつゲッタリング能力の向
上したエピタキシャルウエハ２ＥＷを使用することによ
り、ＤＲＡＭの信頼性および製造歩留まりを向上させる
ことができる。

【０１１３】本実施の形態によれば、上記エピタキシャ
ルウエハ２ＥＷを安価に製造することができるので、Ｄ
ＲＡＭの製造コストを低減することができる。

【０１１４】（実施の形態３）図２４は、本実施の形態
３の半導体集積回路装置を示す要部断面図である。

【０１１５】本実施の形態３の半導体集積回路装置は、
前記実施の形態１のエピタキシャルウエハ２ＥＷの主面
にフラッシュメモリを形成したものである。エピタキシ
ャル層２に形成されたｐ型ウエル３ｐの一部には、フラ
ッシュメモリのメモリセルを構成するｎチャネル型ＭＩ
ＳＦＥＴＱｍと転送用ＭＩＳＦＥＴを構成するｎチャネ
ル型ＭＩＳＦＥＴＱｔとが形成されており、他の一部に
は周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎが形成され
ている。メモリセルはＡＮＤ型で構成され、そのドレイ
ン領域は、転送用ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦ
ＥＴＱｔｒ）のソース、ドレインのパスを介してデータ
線１３ｉと電気的に接続されている。

【０１１６】また、エピタキシャル層２に形成されたｎ
型ウエル３ｎには周辺回路のｐチャネル型ＭＩＳＦＥＴ
Ｑｐが形成されている。ｎチャネル型ＭＩＳＦＥＴＱ
ｍ、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型
ＭＩＳＦＥＴＱｐは、エピタキシャル層２の表面にＬＯ
ＣＯＳ法で形成したフィールド酸化膜２８によって互い
に分離されている。

【０１１７】メモリセルのｎチャネル型ＭＩＳＦＥＴＱ
ｍは、主としてｐ型ウエル３ｐに形成された一対のｎ型
半導体領域（ソース、ドレイン）９、９と、ｐ型ウエル
３ｐの表面に形成されたゲート酸化膜７と、ゲート酸化
膜７上に形成されたゲート電極（フローティングゲー
ト）８と、ゲート電極８上に形成された第２ゲート酸化
膜２９と、第２ゲート酸化膜２９上に形成されたコント
ロールゲート３０とで構成されている。周辺回路のｎチ
ャネル型ＭＩＳＦＥＴＱｎは、主としてｐ型ウエル３ｐ
に形成された一対のｎ型半導体領域（ソース、ドレイ
ン）９、９と、ｐ型ウエル３ｐの表面に形成されたゲー
ト酸化膜７と、このゲート酸化膜７上に形成されたゲー
ト電極８とで構成されている。ｐチャネル型ＭＩＳＦＥ
ＴＱｐは、主としてｎ型ウエル３ｎに形成された一対の
ｐ型半導体領域（ソース、ドレイン）６、６と、ｎ型ウ
エル３ｎの表面に形成されたゲート酸化膜７と、このゲ
ート酸化膜７上に形成されたゲート電極８とで構成され
ている。

【０１１８】メモリセルのｎチャネル型ＭＩＳＦＥＴＱ
ｍの上部には第１層目の配線１３ｇ〜１３ｉが形成され
ており、さらにその上部には、第２層目の配線１６ｇが
形成されている。周辺回路のｐチャネル型ＭＩＳＦＥＴ
Ｑｐとｎチャネル型ＭＩＳＦＥＴＱｎのそれぞれの上部
には第１層目の配線１３ｊが形成されており、さらにそ
の上部には、第２層目の配線１６ｈが形成されている。

【０１１９】本実施の形態によれば、ゲート酸化膜７の
耐圧および膜質を向上でき、かつゲッタリング能力の向
上したエピタキシャルウエハ２ＥＷを使用することによ
り、フラッシュメモリの信頼性および製造歩留まりを向
上させることができる。

【０１２０】本実施の形態によれば、上記エピタキシャ
ルウエハ２ＥＷを安価に実現することができるので、フ
ラッシュメモリの製造コストを低減することができる。

【０１２１】（実施の形態４）図２５は、本実施の形態
４の半導体集積回路装置を示す要部断面図である。

【０１２２】本実施の形態４の半導体集積回路装置は、
前記実施の形態１のエピタキシャルウエハ２ＥＷの主面
にＳＲＡＭ(Static Random Access Memory) を形成した
ものである。このＳＲＡＭのメモリセルは、エピタキシ
ャル層２の主面のフィールド絶縁膜２８で周囲を囲まれ
た活性領域に形成されている。メモリセルを構成する６
個のＭＩＳＦＥＴのうち、ｎチャネル型で構成される一
対の駆動用ＭＩＳＦＥＴと一対の転送用ＭＩＳＦＥＴは
ｐ型ウエル３ｐの活性領域に形成され、ｐチャネル型で
構成される一対の負荷用ＭＩＳＦＥＴは駆動用ＭＩＳＦ
ＥＴの上部に形成されている。

【０１２３】一対の転送用ＭＩＳＦＥＴは、ｐ型ウエル
３ｎの活性領域に形成されたｎ⁺型半導体領域３８およ
びｎ^-型半導体領域４５（ソース、ドレイン）と、この
活性領域の表面に形成された酸化シリコン膜からなるゲ
ート酸化膜４１と、このゲート酸化膜４１上に形成され
たポリサイドからなるゲート電極４２とで構成されてい
る。転送用ＭＩＳＦＥＴのゲート電極４２は、ワード線
ＷＬと一体に構成されている。

【０１２４】一対の駆動用ＭＩＳＦＥＴは、ｐ型ウエル
３ｎの活性領域に形成されたｎ⁺型半導体領域３８およ
びｎ^-型半導体領域３７（ソース、ドレイン）と、この
活性領域の表面に形成されたゲート酸化膜３５と、この
ゲート酸化膜３５上に形成された多結晶シリコンからな
るゲート電極３６とで構成されている。

【０１２５】一対の負荷用ＭＩＳＦＥＴは、駆動用ＭＩ
ＳＦＥＴの上部に形成された多結晶シリコンからなるゲ
ート電極４７と、ゲート電極４７の上部に形成されたゲ
ート酸化膜４６と、ゲート酸化膜４６のさらに上部に形
成された多結晶シリコンからなるｐ型半導体領域４８
（ソース、ドレイン）とで構成されている。

【０１２６】なお、符号３４はｐ型のチャネルストッパ
層、Ｖccは電源線、ＶssはＧＮＤ線、ＤＬはデータ線、
４９〜５１は第１層目のメタル配線である。

【０１２７】本実施の形態によれば、ゲート酸化膜３
５、４１の耐圧および膜質を向上でき、かつゲッタリン
グ能力の向上したエピタキシャルウエハ２ＥＷを使用す
ることにより、ＳＲＡＭのデータリテンション不良を
低減して信頼性および製造歩留まりを向上させることが
できる。

【０１２８】本実施の形態によれば、上記エピタキシャ
ルウエハ２ＥＷを安価に実現することができるので、Ｓ
ＲＡＭの製造コストを低減することができる。

【０１２９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【０１３０】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１３１】本発明によれば、（１００）面を主面と
し、その面内において［０１０］方向のいずれか１つの
軸から３５°の範囲内で、かつ１００結晶軸から2.５°
〜１５°の範囲内の結晶軸と直行するように傾斜させた
ＣＺウエハの主面上にエピタキシャル層を成長させるこ
とにより、エピタキシャル層の表面（ＭＩＳＦＥＴ形成
領域）のＯＳＦ欠陥が抑制され、重金属などに対するゲ
ッタリング効果が向上する。

【０１３２】本発明によれば、エピタキシャルウエハの
主面にＭＩＳＦＥＴを形成することにより、ＭＩＳＦＥ
Ｔのゲート酸化膜特性(Gate Oxide integrity;ＧＯＩ)
を向上させることができる。

【０１３３】本発明によれば、ＣＺウエハおよびエピタ
キシャル層の不純物濃度を低くすることにより、エピタ
キシャルウエハの製造コストを低減できる。また、エピ
タキシャル層形成時にＣＺウエハの裏面から不純物が外
方拡散したりオートドーピングしたりするのを防止する
目的でＣＺウエハ裏面に酸化シリコン膜を形成する工程
が不要となる。さらに、ＣＺウエハからの不純物の涌き
上がり量が低減されるため、エピタキシャル層の膜厚を
薄くできると共に、エピタキシャル層に形成されるウエ
ルやチャネル領域の不純物濃度プロファイルの変動を防
止できる。

【０１３４】本発明によれば、エピタキシャル層を薄く
形成することにより、エピタキシャルウエハの製造コス
トを低減できる。また、エピタキシャル層を薄く形成す
ることにより、低い成長速度でもコスト的に見合うの
で、低温成長が可能となる。これにより、スリップフリ
ーを実現できるため、８インチあるいはそれ以上の大口
径ウエハに適用した場合でもエピタキシャル成長時の熱
によるウエハの反りを防止できる。

【０１３５】本発明によれば、インゴットの引き上げ中
に石英るつぼ（坩堝）から溶け込む酸素量を制御するた
めの処理が不要となる。

【図面の簡単な説明】

【図１】（ａ）〜（ｇ）は、本発明の実施の形態１であ
るＣＺウエハの製造方法を示す説明図である。

【図２】本発明の実施の形態１であるエピタキシャルウ
エハの要部断面図である。

【図３】ＣＺウエハの初期酸素濃度とゲート酸化膜欠陥
密度との関係を示すグラフである。

【図４】ＣＺウエハ上に形成したエピタキシャル層の膜
厚とゲート酸化膜欠陥密度との関係を示すグラフであ
る。

【図５】エピタキシャルウエハに形成した酸化膜の破壊
耐圧と累積不良率との関係を示すグラフである。

【図６】ウエハの初期酸素濃度と微小欠陥（ＢＭＤ）密
度との関係を示すグラフである。

【図７】ウエハの初期酸素濃度とＯＳＤＡ装置を用いて
観察した微小欠陥密度との関係を示すグラフである。

【図８】ＯＳＤＡ装置の光学系を示す概略説明図であ
る。

【図９】ウエハの初期酸素濃度と酸素析出量との関係を
示すグラフである。

【図１０】ウエハ表面からの深さと酸素濃度との関係を
熱処理の前後でＳＩＭＳ分析したグラフである。

【図１１】エピタキシャルウエハの不純物ドーズ量とＯ
ＳＦ転位密度との関係を示すグラフである。

【図１２】本発明の実施の形態１である半導体集積回路
装置の要部断面図である。

【図１３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す要部断面図である。

【図１４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す要部断面図である。

【図１５】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す要部断面図である。

【図１６】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す要部断面図である。

【図１７】エピタキシャル層の表面から不純物をイオン
打ち込みして形成したウエル領域の不純物濃度プロファ
イルを示すグラフである。

【図１８】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す要部断面図である。

【図１９】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す要部断面図である。

【図２０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す要部断面図である。

【図２１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す要部断面図である。

【図２２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す要部断面図である。

【図２３】本発明の実施の形態２である半導体集積回路
装置を示す要部断面図である。

【図２４】本発明の実施の形態３である半導体集積回路
装置を示す要部断面図である。

【図２５】本発明の実施の形態４である半導体集積回路
装置を示す要部断面図である。

【符号の説明】

１シリコンウエハ（ＣＺウエハ）２エピタキシャル層２ＥＷエピタキシャルウエハ３ｎｎ型ウエル３ｐｐ型ウエル４素子分離溝４ａ溝６ｐ型半導体領域（ソース領域、ドレイン領域）７ゲート酸化膜８ゲート電極９ｎ型半導体領域（ソース領域、ドレイン領域）１０酸化シリコン膜１１サイドウォールスペーサ１２酸化シリコン膜１３ａ〜１３ｊ配線１４ａ〜１４ｄ接続孔１５層間絶縁膜１６ａ〜１６ｈ配線１７ａ接続孔１７ｂ接続孔１８パッシベーション膜２０酸化シリコン膜２１酸化シリコン膜２２酸化シリコン膜２３窒化シリコン膜２４酸化シリコン膜２５下部電極２６容量絶縁膜２７上部電極２８フィールド酸化膜２９第２ゲート酸化膜３０コントロールゲート３４チャネルストッパ層３５ゲート酸化膜３６ゲート電極３７ｎ^-型半導体領域３８ｎ⁺型半導体領域４１ゲート酸化膜４２ゲート電極４５ｎ^-型半導体領域４６ゲート酸化膜４７ゲート電極４８ｐ型半導体領域４９〜５１メタル配線１００インゴットＢＬ₁、ＢＬ₂ ビット線ＤＬデータ線Ｃ情報蓄積用容量素子Ｑｍｎチャネル型ＭＩＳＦＥＴＱｎｎチャネル型ＭＩＳＦＥＴＱｐｐチャネル型ＭＩＳＦＥＴＱｓメモリセル選択用ＭＩＳＦＥＴＱｔ転送用ＭＩＳＦＥＴＶcc 電源線Ｖss ＧＮＤＷＬワード線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＣ３０Ｂ 29/06 ５０４Ｃ３０Ｂ 29/06 ５０４Ｋ 31/22 31/22 33/02 33/02 Ｈ０１Ｌ 21/20 Ｈ０１Ｌ 21/20 21/322 Ｇ 21/322 27/10 ４８１ 21/8244 21/205 27/11 27/10 ３８１ 27/10 ４８１６８１Ｆ 27/108 21/8242 // Ｈ０１Ｌ 21/205 (72)発明者清水博文東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者鈴木範夫東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者斎藤滋晃東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者松田安司東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者杉野雄史東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者田中利秀東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】チョクラルスキ法によって製造した単結
晶シリコンウエハの主面上にエピタキシャル層を成長さ
せた半導体ウエハであって、前記単結晶シリコンウエハ
の主面を（１００）面とし、その面内において［０１
０］方向のいずれか１つの軸から３５°の範囲内で、か
つ１００結晶軸から2.５°〜１５°の範囲内の結晶軸と
直行するように傾斜させたことを特徴とする半導体ウエ
ハ。
【請求項２】請求項１記載の半導体ウエハであって、
前記エピタキシャル層の膜厚が0.３〜５μｍであること
を特徴とする半導体ウエハ。
【請求項３】請求項１記載の半導体ウエハであって、
前記単結晶シリコンウエハの初期酸素濃度が１７ppma
（ＪＥＩＤＡ換算）以上であることを特徴とする半導体
ウエハ。
【請求項４】請求項１記載の半導体ウエハであって、
前記単結晶シリコンウエハには、所定の導電型の不純物
が１×１０¹⁵atoms/cm³以上、３×１０¹⁶atoms/cm³未
満の濃度範囲でドープされており、前記エピタキシャル
層には、前記不純物と同一導電型の不純物が前記濃度範
囲とほぼ同一またはそれ以下の濃度でドープされている
ことを特徴とする半導体ウエハ。
【請求項５】請求項１記載の半導体ウエハであって、
前記単結晶シリコンウエハの直径が８インチ以上である
ことを特徴とする半導体ウエハ。
【請求項６】チョクラルスキ法によって製造した単結
晶シリコンウエハの主面上にエピタキシャル層を成長さ
せた半導体ウエハの製造方法であって、（ａ）（１０
０）面を主面とし、その面内において［０１０］方向の
いずれか１つの軸から３５°の範囲内で、かつ１００結
晶軸から2.５°〜１５°の範囲内の結晶軸と直行するよ
うに傾斜させた単結晶シリコンウエハを用意する工程、
（ｂ）前記単結晶シリコンウエハの少なくとも裏面に不
純物の外方拡散を防止するための絶縁膜を形成すること
なく、前記単結晶シリコンウエハの主面上にエピタキシ
ャル層を成長させる工程、を含むことを特徴とする半導
体ウエハの製造方法。
【請求項７】請求項６記載の半導体ウエハの製造方法
であって、前記単結晶シリコンウエハは、（１００）面
内において［０１０］方向のいずれか１つの軸から３５
°の範囲内で、かつ１００結晶軸から2.５°〜１５°の
範囲内の結晶軸と直行するように傾斜させた種結晶を使
用してインゴットの引き上げを行った後、前記インゴッ
トを引き上げ方向に対して直交する面でスライスして形
成することを特徴とする半導体ウエハの製造方法。
【請求項８】請求項６記載の半導体ウエハの製造方法
であって、前記単結晶シリコンウエハは、（１００）面
を主面とする種結晶を使用してインゴットの引き上げを
行った後、前記インゴットを［０１０］方向のいずれか
１つの軸から３５°の範囲内で、かつ１００結晶軸から
2.５°〜１５°の範囲内の結晶軸と直行するように傾斜
させた（１００）面が露出するようにスライスして形成
することを特徴とする半導体ウエハの製造方法。
【請求項９】請求項６、７または８記載の半導体ウエ
ハの製造方法であって、前記（ａ）工程の後、前記
（ｂ）工程に先立って、前記単結晶シリコンウエハを少
なくとも６００℃以上、かつ少なくとも３０分以上アニ
ールすることによって、前記単結晶シリコンウエハ中の
酸素ドナーを消去する処理を行うことを特徴とする半導
体ウエハの製造方法。
【請求項１０】請求項６〜９のいずれか１項に記載の
半導体ウエハの製造方法であって、前記エピタキシャル
層の膜厚を0.３〜５μｍとすることを特徴とする半導体
ウエハの製造方法。
【請求項１１】請求項６〜１０のいずれか１項に記載
の半導体ウエハの製造方法であって、前記単結晶シリコ
ンウエハには、インゴットの引き上げ時に所定の導電型
の不純物を１×１０¹⁵atoms/cm³以上、３×１０¹⁶atom
s/cm³未満の濃度範囲でドープし、前記エピタキシャル
層には、エピタキシャル成長時に前記不純物と同一導電
型の不純物を前記濃度範囲とほぼ同一またはそれ以下の
濃度でドープすることを特徴とする半導体ウエハの製造
方法。
【請求項１２】請求項１〜５のいずれか１項に記載の
半導体ウエハのエピタキシャル層の表面を熱酸化して形
成したＭＩＳＦＥＴのゲート酸化膜を有することを特徴
とする半導体集積回路装置。
【請求項１３】請求項１２記載の半導体集積回路装置
であって、前記エピタキシャル層の不純物濃度は、前記
ＭＩＳＦＥＴのチャネル領域の不純物濃度よりも低いこ
とを特徴とする半導体集積回路装置。
【請求項１４】請求項１２記載の半導体集積回路装置
であって、前記エピタキシャル層の一部に形成された第
１導電型ウエルに第２導電型ＭＩＳＦＥＴが形成され、
前記エピタキシャル層の他の一部に形成された第２導電
型ウエルに第１導電型ＭＩＳＦＥＴが形成されているこ
とを特徴とする半導体集積回路装置。
【請求項１５】請求項１４記載の半導体集積回路装置
であって、前記第１導電型ウエルと前記第２導電型ウエ
ルとは、その内部の不純物濃度が表面の不純物濃度より
も高いレトログレード構造で構成されていることを特徴
とする半導体集積回路装置。
【請求項１６】請求項１４記載の半導体集積回路装置
であって、前記第１導電型ウエルと前記第２導電型ウエ
ルとは、前記エピタキシャル層に形成された素子分離溝
によって互いに分離されていることを特徴とする半導体
集積回路装置。
【請求項１７】請求項１４、１５または１６記載の半
導体集積回路装置であって、前記第１導電型ウエルの一
部には、ＤＲＡＭのメモリセルを構成する第２導電型Ｍ
ＩＳＦＥＴが形成され、前記第１導電型ウエルの他の一
部と前記第２導電型ウエルとには、前記ＤＲＡＭの周辺
回路を構成する相補型ＭＩＳＦＥＴが形成されているこ
とを特徴とする半導体集積回路装置。
【請求項１８】請求項１４、１５または１６記載の半
導体集積回路装置であって、前記第１導電型ウエルの一
部には、ＳＲＡＭのメモリセルの一部を構成する第２導
電型ＭＩＳＦＥＴが形成され、前記第１導電型ウエルの
他の一部と前記第２導電型ウエルとには、前記ＳＲＡＭ
の周辺回路を構成する相補型ＭＩＳＦＥＴが形成されて
いることを特徴とする半導体集積回路装置。
【請求項１９】請求項１４、１５または１６記載の半
導体集積回路装置であって、前記第１導電型ウエルの一
部には、不揮発性メモリのメモリセルを構成する第２導
電型ＭＩＳＦＥＴが形成され、前記第１導電型ウエルの
他の一部と前記第２導電型ウエルとには、前記不揮発性
メモリの周辺回路を構成する相補型ＭＩＳＦＥＴが形成
されていることを特徴とする半導体集積回路装置。
【請求項２０】以下の工程（ａ）〜（ｃ）を含むこと
を特徴とする半導体集積回路装置の製造方法；（ａ）（１００）面を主面とし、その面内において［０
１０］方向のいずれか１つの軸から３５°の範囲内で、
かつ１００結晶軸から2.５°〜１５°の範囲内の結晶軸
と直行するように傾斜させた単結晶シリコンウエハを用
意する工程、（ｂ）前記単結晶シリコンウエハの少なく
とも裏面に不純物の外方拡散を防止するための絶縁膜を
形成することなく、前記単結晶シリコンウエハの主面上
にエピタキシャル層を成長させる工程、（ｃ）前記エピ
タキシャル層の表面を熱酸化してＭＩＳＦＥＴのゲート
酸化膜を形成する工程。
【請求項２１】以下の工程（ａ）〜（ｄ）を含むこと
を特徴とする半導体集積回路装置の製造方法；（ａ）（１００）面を主面とし、その面内において［０
１０］方向のいずれか１つの軸から３５°の範囲内で、
かつ１００結晶軸から2.５°〜１５°の範囲内の結晶軸
と直行するように傾斜させた単結晶シリコンウエハを用
意する工程、（ｂ）前記単結晶シリコンウエハを少なく
とも６００℃以上、かつ少なくとも３０分以上アニール
することによって、前記単結晶シリコンウエハ中の酸素
ドナーを消去する処理を行う工程、（ｃ）前記単結晶シ
リコンウエハの少なくとも裏面に不純物の外方拡散を防
止するための絶縁膜を形成することなく、前記単結晶シ
リコンウエハの主面上にエピタキシャル層を成長させる
工程、（ｄ）前記エピタキシャル層の表面を熱酸化して
ＭＩＳＦＥＴのゲート酸化膜を形成する工程。
【請求項２２】請求項２０または２１記載の半導体集
積回路装置の製造方法であって、前記エピタキシャル層
の膜厚を0.３〜５μｍとすることを特徴とする半導体集
積回路装置の製造方法。
【請求項２３】請求項２０または２１記載の半導体集
積回路装置の製造方法であって、前記単結晶シリコンウ
エハには、インゴットの引き上げ時に所定の導電型の不
純物を１×１０¹⁵atoms/cm³以上、３×１０¹⁶atoms/cm
³未満の濃度範囲でドープし、前記エピタキシャル層に
は、エピタキシャル成長時に前記不純物と同一導電型の
不純物を前記濃度範囲とほぼ同一またはそれ以下の濃度
でドープすることを特徴とする半導体集積回路装置の製
造方法。
【請求項２４】請求項２０〜２３のいずれか１項に記
載の半導体集積回路装置の製造方法であって、前記エピ
タキシャル層の一部に第１導電型の不純物をイオン打ち
込みして第１導電型ウエルを形成し、前記エピタキシャ
ル層の他の一部に第２導電型の不純物をイオン打ち込み
して第２導電型ウエルを形成することを特徴とする半導
体集積回路装置の製造方法。