JPH10209170A

JPH10209170A - 半導体ウエハおよびその製造方法ならびに半導体集積回路装置およびその製造方法

Info

Publication number: JPH10209170A
Application number: JP9007006A
Authority: JP
Inventors: Norio Suzuki; 範夫鈴木; Shogo Kiyota; 省吾清田; Hirobumi Shimizu; 博文清水; Shigeaki Saitou; 滋晃斎藤; Tomomi Sato; 友美佐藤; Yasushi Matsuda; 安司松田; Yushi Sugino; 雄史杉野; Toshihide Tanaka; 利秀田中; Seiichi Isomae; 誠一磯前; Kazuo Takeda; 一男武田
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1997-01-17
Filing date: 1997-01-17
Publication date: 1998-08-07

Abstract

(57)【要約】【課題】ゲッタリング能力およびゲート酸化膜特性
（ＧＯＩ）の向上したＭＩＳデバイス用エピタキシャル
ウエハを安価に提供する。【解決手段】チョクラルスキ（ＣＺ）法によって製造
した単結晶シリコンウエハの主面上にエピタキシャル層
を成長させた本発明のエピタキシャルウエハは、エピタ
キシャル成長後の単結晶シリコンウエハの微少欠陥密度
が１×１０⁶〜１×１０⁹個/cm³である。また、エピタ
キシャル層は、その膜厚が0.３〜３μｍであり、単結晶
シリコンウエハ１と同一導電型の不純物（ホウ素）を３
×１０¹⁶atoms/cm³未満含んでいる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体ウエハとそ
の製造方法ならびに半導体集積回路装置とその製造方法
に関し、特に、単結晶シリコン（Ｓｉ）ウエハの主面上
に成長させたエピタキシャル層にＭＩＳＦＥＴ(Metal I
nsulator Semiconductor Field Effect Transistor) で
構成された集積回路を形成する半導体集積回路装置に適
用して有効な技術に関する。

【０００２】

【従来の技術】近年、集積回路をＭＩＳＦＥＴで構成す
るＭＩＳデバイスの分野においては、ゲート酸化膜の耐
圧改善やｐｎ接合のリーク電流低減を図るために、ＣＺ
(Czochralski) 法によって製造した単結晶シリコンウエ
ハ（ＣＺウエハ）の主面上にエピタキシャル層を成長さ
せた半導体ウエハ（エピタキシャルウエハ）の導入が進
められている。

【０００３】従来、結晶の観点からゲート酸化膜の特性
(Gate Oxide integrity;ＧＯＩ) に影響を及ぼす因子と
して、グローイン(grow-in) 欠陥に起因する酸素析出物
の存在が知られている。酸素析出物は、空孔や格子間シ
リコンに伴う微小転移ループや不純物などを析出核とし
て過飽和酸素の存在により形成され、これがゲート酸化
膜にいわゆるウィークスポットとして作用したり、汚染
金属を集めてリーク電流の増大を引き起こしたりすると
考えられている。また、グローイン欠陥の一つとされる
ＣＯＰ(Crystal Originated Pit)は、例えば局所的に膜
厚が薄くなったり、膜の耐圧が劣化したりするといった
酸化膜の形状異常を引き起こす。従って、シリコンウエ
ハの表面を熱酸化してＭＩＳＦＥＴのゲート酸化膜を形
成する際に、信頼性の高いゲート酸化膜を得るために
は、上記したグローイン欠陥や酸素析出物を低減する必
要がある。

【０００４】エピタキシャルウエハの場合、シリコンウ
エハ（ＣＺウエハ）上に形成されたエピタキシャル層
は、シリコンウエハのように成長過程で不純物酸素が取
り込まれることがなく、またシリコンウエハには多数
（〜２０ppma（ＪＥＩＤＡ換算））存在するグローイン
欠陥もエピタキシャル層中には極めて少ないことから、
高品質なゲート酸化膜を得ることが期待できる。すなわ
ち、エピタキシャルウエハは、エピタキシャル層の表面
を熱酸化してＭＩＳＦＥＴのゲート酸化膜を形成するの
で、ゲート酸化膜の特性(Gate Oxide integrity;ＧＯ
Ｉ) を向上することができる。

【０００５】なお、以下の説明では主としてＪＥＩＤＡ
換算のppma単位を用いるが、ＯｌｄＡＳＴＭ換算のppma
単位を用いる場合もある。ＡＳＴＭ換算のppma単位は、
次の式、１ppma（ＯｌｄＡＳＴＭ換算）＝1.６０５ppma（ＪＥ
ＩＤＡ換算）に従ってＪＥＩＤＡ換算のppmaに変換できる。

【０００６】

【発明が解決しようとする課題】本発明者が検討したと
ころによれば、シリコンウエハ上に形成したエピタキシ
ャル層は、グローイン欠陥や酸素析出物が少ない分、重
金属などの汚染物質を捕獲する核となる欠陥も少ないこ
とから、シリコンウエハに比べてゲッタリング能力が低
いという問題がある。また、シリコンウエハ上にエピタ
キシャル層を形成するときには、エピタキシャル層の形
成前にあらかじめシリコンウエハの表面の自然酸化膜を
除去する目的で９５０℃〜１１００℃、数十分程度の水
素アニールを行うため、この熱処理によってシリコンウ
エハ中のグローイン欠陥が消失し、酸素析出が抑制され
る結果、シリコンウエハ自体のゲッタリング能力も低下
する。

【０００７】エピタキシャルウエハにゲッタリング能力
を付加させる方法としては、シリコンウエハにゲッタリ
ングサイトとなる不純物を導入する方法が公知である。

【０００８】例えば特開平１−２６０８３２号公報は、
シリコンウエハの主面に不純物をイオン打ち込みした
後、核生成熱処理を行い、次いでエピタキシャル層を成
長させる方法を開示している。また、特開平８−１６２
４０６号公報は、単結晶シリコンをＣＺ法で引き上げる
際の引き上げ速度あるいは坩堝（るつぼ）の回転数を速
めることによって、単結晶シリコン中に高密度のレーザ
散乱体（赤外レーザをウエハに入射した際に生じる散乱
光によって検出される欠陥）を形成し、その後、シリコ
ンウエハ上にエピタキシャル層を成長させる方法を開示
している。

【０００９】前記のように、ＭＩＳデバイス用のエピタ
キシャルウエハは、ゲッタリング能力の向上を目的とし
て高濃度の不純物を添加した低抵抗（例えば比抵抗0.０
１〜0.００１Ωcm）のシリコンウエハを使用する。特
に、ホウ素（Ｂ）の高濃度添加は、鉄（Ｆｅ）などの重
金属に対するゲッタリング能力の向上に有効と考えられ
ている。また、低抵抗のシリコンウエハ上にエピタキシ
ャル層を成長させたエピタキシャルウエハ（ｐエピタキ
シャル層／ｐ⁺シリコンウエハ）を使用することによ
り、ＭＩＳデバイスの耐ラッチアップ特性や耐α線強度
が向上するという効果も期待できる。

【００１０】しかし、不純物を高濃度に添加したシリコ
ンウエハ上にエピタキシャル層を形成すると、エピタキ
シャル成長時（あるいは製造プロセス途中）の熱処理で
シリコンウエハ中の不純物がその裏面から外方拡散(Out
Diffuse) してエピタキシャル層にドーピング（オート
ドーピング）されたり、シリコンウエハの主面からエピ
タキシャル層に不純物が湧き上がったりすることによっ
て、素子形成領域の不純物濃度プロファイルが変動する
結果、しきい値電圧（Ｖth）がばらつくなど、ＭＩＳＦ
ＥＴの特性が劣化する虞れがある。

【００１１】このような悪影響を回避するため、ＭＩＳ
デバイス用のエピタキシャルウエハは、エピタキシャル
層を厚く（例えば８〜１０μｍ程度）成長させてシリコ
ンウエハからの不純物の湧き上りの影響を低減させた
り、エピタキシャル層形成前にシリコンウエハの裏面
（および側面）に不純物の外方拡散を防ぐための絶縁膜
（例えば酸化シリコン膜）を形成したりしなければなら
ない。すなわち、外方拡散によってエピタキシャル層に
不純物がドーピングされるのを防ぐために、シリコンウ
エハの裏面（および側面）のみを絶縁膜で覆う工程が必
要になるので、製造コストが高くなる。また、不純物を
高濃度に添加した低抵抗（例えば比抵抗0.０１〜0.００
１Ωcm程度）のシリコンウエハは、それ自体、比抵抗が
１０Ωcm程度の通常のシリコンウエハに比べて製造コス
トが高い。

【００１２】このような理由から、エピタキシャルウエ
ハを使用してＭＩＳデバイスを製造するにあたっては、
エピタキシャルウエハの導入によって信頼性や製造歩留
まりが向上することにより得られるＭＩＳデバイスの製
造コスト低減効果が、エピタキシャルウエハの製造コス
ト増によって相殺されてしまうことのないような対策を
講じる必要がある。

【００１３】本発明の目的は、ゲッタリング能力の向上
したＭＩＳデバイス用エピタキシャルウエハを提供する
ことにある。

【００１４】本発明の他の目的は、ゲート酸化膜特性
（ＧＯＩ）の向上したＭＩＳデバイス用エピタキシャル
ウエハを提供することにある。

【００１５】本発明の他の目的は、ゲッタリング能力お
よびゲート酸化膜特性（ＧＯＩ）の向上したＭＩＳデバ
イス用エピタキシャルウエハを安価に製造することので
きる技術を提供することにある。

【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１８】（１）本発明の半導体ウエハは、チョクラ
ルスキ（ＣＺ）法によって製造した単結晶シリコンウエ
ハの主面上にエピタキシャル層を成長させたエピタキシ
ャルウエハであって、エピタキシャル成長後の前記単結
晶シリコンウエハの微少欠陥密度（ＢＭＰ密度）が１×
１０⁶〜１×１０⁹個/cm³である。

【００１９】（２）本発明の半導体ウエハは、前記エピ
タキシャル層の膜厚が0.３〜５μｍ、好ましくは0.３〜
３μｍである。

【００２０】（３）本発明の半導体ウエハは、前記単結
晶シリコンウエハの不純物濃度が１×１０¹⁵atoms/cm³
以上、３×１０¹⁶atoms/cm³未満である。

【００２１】（４）本発明の半導体ウエハは、前記エピ
タキシャル層に前記単結晶シリコンウエハと同一導電型
の不純物（ホウ素またはリン）が１×１０¹⁶atoms/cm³
未満添加されている。

【００２２】（５）本発明の半導体ウエハは、前記単結
晶シリコンウエハの直径が１２インチである。

【００２３】（６）本発明の半導体ウエハは、チョクラ
ルスキ法によって製造した単結晶シリコンウエハの主面
上にエピタキシャル層を成長させたエピタキシャルウエ
ハであって、エピタキシャル成長後の前記単結晶シリコ
ンウエハの、ＯＳＤＡ装置によって測定される微少欠陥
密度が６×１０⁶〜２×１０⁸個/cm³である。

【００２４】（７）本発明の半導体ウエハの製造方法
は、以下の工程を含んでいる。

【００２５】（ａ）初期酸素濃度が１７〜２１ppma（Ｊ
ＥＩＤＡ換算）で不純物濃度が１×１０¹⁵atoms/cm³以
上、３×１０¹⁶atoms/cm³未満の単結晶シリコンウエハ
を用意する工程、（ｂ）前記単結晶シリコンウエハ上に
前記単結晶シリコンウエハと同一導電型で１×１０¹⁶at
oms/cm³未満の不純物が添加された、膜厚が0.３〜５μ
ｍ、好ましくは0.３〜３μｍのエピタキシャル層を成長
させる工程。

【００２６】（８）本発明の半導体ウエハの製造方法
は、以下の工程を含んでいる。

【００２７】（ａ）初期酸素濃度が１４〜２１ppma（Ｊ
ＥＩＤＡ換算）で不純物濃度が１×１０¹⁵atoms/cm³以
上、３×１０¹⁶atoms/cm³未満の単結晶シリコンウエハ
を用意する工程、（ｂ）前記単結晶シリコンウエハを少
なくとも６００℃以上、かつ少なくとも３０分以上アニ
ールすることによって、前記単結晶シリコンウエハ中の
酸素ドナーを消去する処理を行う工程、（ｃ）前記単結
晶シリコンウエハ上に前記単結晶シリコンウエハと同一
導電型で１×１０¹⁶atoms/cm³未満の不純物が添加され
た、膜厚が0.３〜５μｍ、好ましくは0.３〜３μｍのエ
ピタキシャル層を成長させる工程。

【００２８】（９）本発明の半導体ウエハの製造方法
は、前記（ｂ）工程の後の前記単結晶シリコンウエハの
微少欠陥密度（ＢＭＰ密度）が１×１０⁶〜１×１０⁹
個/cm³である。

【００２９】（１０）本発明の半導体ウエハの製造方法
は、前記（ｂ）工程の後の前記単結晶シリコンウエハ
の、ＯＳＤＡ装置によって測定される微少欠陥密度が６
×１０⁶〜２×１０⁸個/cm³である。

【００３０】（１１）本発明の半導体集積回路装置は、
前記半導体ウエハのエピタキシャル層の表面を熱酸化し
て形成したＭＩＳＦＥＴのゲート酸化膜を有している。

【００３１】（１２）本発明の半導体集積回路装置は、
前記エピタキシャル層の不純物濃度が、前記ＭＩＳＦＥ
Ｔのチャネル領域の不純物濃度よりも低い。

【００３２】（１３）本発明の半導体集積回路装置は、
前記エピタキシャル層の一部に形成された第１導電型ウ
エルに第２導電型ＭＩＳＦＥＴが形成され、前記エピタ
キシャル層の他の一部に形成された第２導電型ウエルに
第１導電型ＭＩＳＦＥＴが形成されている。

【００３３】（１４）本発明の半導体集積回路装置は、
前記第１導電型ウエルの一部に、ＤＲＡＭのメモリセル
を構成する第２導電型ＭＩＳＦＥＴが形成され、前記第
１導電型ウエルの他の一部と前記第２導電型ウエルに、
前記ＤＲＡＭの周辺回路を構成する相補型ＭＩＳＦＥＴ
が形成されている。

【００３４】（１５）本発明の半導体集積回路装置は、
前記第１導電型ウエルの一部に、不揮発性メモリのメモ
リセルを構成する第２導電型ＭＩＳＦＥＴが形成され、
前記第１導電型ウエルの他の一部と前記第２導電型ウエ
ルに、前記不揮発性メモリの周辺回路を構成する相補型
ＭＩＳＦＥＴが形成されている。

【００３５】（１６）本発明の半導体集積回路装置は、
前記第１導電型ウエルと前記第２導電型ウエルが、その
内部の不純物濃度が表面の不純物濃度よりも高いレトロ
グレード構造で構成されている。

【００３６】（１７）本発明の半導体集積回路装置は、
前記第１導電型ウエルと前記第２導電型ウエルが、前記
エピタキシャル層に形成された素子分離溝によって互い
に分離されている。

【００３７】（１８）本発明の半導体集積回路装置の製
造方法は、以下の工程を含んでいる。

【００３８】（ａ）初期酸素濃度が１７〜２１ppma（Ｊ
ＥＩＤＡ換算）で不純物濃度が１×１０¹⁵atoms/cm³以
上、３×１０¹⁶atoms/cm³未満の単結晶シリコンウエハ
を用意する工程、（ｂ）前記単結晶シリコンウエハ上に
前記単結晶シリコンウエハと同一導電型で１×１０¹⁶at
oms/cm³未満の不純物が添加された、膜厚が0.３〜５μ
ｍ、好ましくは0.３〜３μｍのエピタキシャル層を成長
させる工程、（ｃ）前記エピタキシャル層の表面を熱酸
化してＭＩＳＦＥＴのゲート酸化膜を形成する工程。

【００３９】（１９）本発明の半導体集積回路装置の製
造方法は、前記（ｂ）工程の後の前記単結晶シリコンウ
エハの微少欠陥密度（ＢＭＰ密度）が１×１０⁶〜１×
１０⁹個/cm³である。

【００４０】（２０）本発明の半導体集積回路装置の製
造方法は、前記（ｂ）工程の後の前記単結晶シリコンウ
エハの、ＯＳＤＡ装置によって測定される微少欠陥密度
が６×１０⁶〜２×１０⁸個/cm³である。

【００４１】（２１）本発明の半導体集積回路装置の製
造方法は、以下の工程を含んでいる。

【００４２】（ａ）初期酸素濃度が１４〜２１ppma（Ｊ
ＥＩＤＡ換算）で不純物濃度が１×１０¹⁵atoms/cm³以
上、３×１０¹⁶atoms/cm³未満の単結晶シリコンウエハ
を用意する工程、（ｂ）前記単結晶シリコンウエハを少
なくとも６００℃以上、かつ少なくとも３０分以上アニ
ールすることによって、前記単結晶シリコンウエハ中の
酸素ドナーを消去する処理を行う工程、（ｃ）前記単結
晶シリコンウエハ上に前記単結晶シリコンウエハと同一
導電型で１×１０¹⁶atoms/cm³未満の不純物が添加され
た、膜厚が0.３〜５μｍ、好ましくは0.３〜３μｍのエ
ピタキシャル層を成長させる工程、（ｄ）前記エピタキ
シャル層の表面を熱酸化してＭＩＳＦＥＴのゲート酸化
膜を形成する工程。

【００４３】（２２）本発明の半導体集積回路装置の製
造方法は、以下の工程を含んでいる。

【００４４】（ａ）初期酸素濃度が１４〜２１ppma（Ｊ
ＥＩＤＡ換算）で不純物濃度が１×１０¹⁵atoms/cm³以
上、３×１０¹⁶atoms/cm³未満の単結晶シリコンウエハ
を用意する工程、（ｂ）前記単結晶シリコンウエハ上に
前記単結晶シリコンウエハと同一導電型で１×１０¹⁶at
oms/cm³未満の不純物が添加された、膜厚が0.３〜５μ
ｍのエピタキシャル層を成長させる工程、（ｃ）前記エ
ピタキシャル層の表面を熱酸化してＭＩＳＦＥＴのゲー
ト酸化膜を形成する工程、（ｄ）前記エピタキシャル層
にＭＩＳＦＥＴを形成するいずれかの工程で、前記単結
晶シリコンウエハを少なくとも６００℃以上、かつ少な
くとも３０分以上アニールすることによって、前記単結
晶シリコンウエハ中の酸素ドナーを消去する処理を行う
工程。

【００４５】（２３）本発明の半導体集積回路装置の製
造方法は、前記（ｂ）工程の後の前記単結晶シリコンウ
エハの微少欠陥密度（ＢＭＰ密度）が１×１０⁶〜１×
１０⁹個/cm³である。

【００４６】（２４）本発明の半導体集積回路装置の製
造方法は、前記（ｂ）工程の後の前記単結晶シリコンウ
エハの、ＯＳＤＡ装置によって測定される微少欠陥密度
が６×１０⁶〜２×１０⁸個/cm³である。

【００４７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。

【００４８】（実施の形態１）図１および図２を用いて
本実施の形態のエピタキシャルウエハ（半導体ウエハ）
の製造方法を説明する。

【００４９】まず、図１（ａ）に示すように、チョクラ
ルスキ（ＣＺ）法を用いて単結晶シリコンのインゴット
１００を製造する。このとき、インゴット１００の初期
酸素濃度が１７ppma（ＪＥＩＤＡ換算）以上となるよう
に引き上げ条件を調整する。ただし、酸素が過剰になる
と結晶強度が低下し、プロセス中の熱処理でウエハの反
りが発生し易くなるので、酸素濃度の上限は２１ppma
（ＪＥＩＤＡ換算）とする。酸素濃度の設定は、例えば
石英るつぼからの溶解量、溶融シリコンの対流および表
面からの蒸発量などを制御することにより行う。

【００５０】また、引き上げ時にドーパントとして、例
えばホウ素（Ｂ）を添加することにより、上記インゴッ
ト１００の不純物（ホウ素）濃度を約1.５×１０¹⁵atom
s/cm³(比抵抗＝約１０Ωcm）とする。インゴット１００
の不純物（ホウ素）濃度は、後のエピタキシャル層形成
時にウエハから外方拡散する不純物によって、エピタキ
シャル層の素子形成領域の不純物濃度プロファイルが変
動しない範囲であれば上記の濃度より高くてもよいが、
エピタキシャルウエハの裏面に不純物の外方拡散を防止
するための酸化膜を形成する工程を不要とするために
は、１０¹⁵atoms/cm³のオーダーを超えない濃度とする
のが適当である。

【００５１】すなわち、不純物（ホウ素）濃度は、後述
するＭＩＳＦＥＴのチャネル濃度（例えば１×１０¹⁷at
oms/cm³)よりも１桁程度低い３×１０¹⁶atoms/cm³(比抵
抗＝約0.５Ωcm）以下であればよく、またＭＩＳＦＥＴ
のデバイス特性を決定しているウエルの不純物濃度（例
えば約６×１０¹⁷atoms/cm³)に影響を及ぼさない範囲で
あればよい。

【００５２】次に、同図（ｂ）に示すように、インゴッ
ト１００の一部を切断し、酸素濃度と不純物濃度が上記
した範囲内にある領域のインゴット１００のみを残す。

【００５３】次に、同図（ｃ）に示すように、インゴッ
ト１００の外周研削加工およびオリエンテーションフラ
ット（またはオリエンテーションノッチ）加工を行った
後、同図（ｄ）に示すように、インゴット１００を薄く
スライスしてシリコンウエハ１を形成し、次いでチッピ
ングを防止するために、シリコンウエハ１の外周部の面
取り加工を行う。

【００５４】次に、同図（ｅ）に示すように、厚さおよ
び平坦度を整えるためにシリコンウエハ１の両面をラッ
ピングした後、このラッピングによって生じた機械歪み
を除去するために、酸またはアルカリ液を用いてシリコ
ンウエハ１の両面をエッチングする。

【００５５】次に、同図（ｆ）に示すように、シリコン
ウエハ１を例えば窒素雰囲気中、約６００℃、３０分程
度アニールすることによって、インゴット１００の引き
上げ中に混入した酸素によって生じる酸素ドナーを消去
する熱処理を行う。これは、結晶引き上げの冷却中、４
５０℃付近で酸素のドナー化が起こり、ウエハ面内の抵
抗率が大きく変動するため、所望の抵抗率を得るために
は上記酸素ドナーを消去する熱処理が必要となるからで
ある。

【００５６】次に、同図（ｇ）に示すように、シリコン
ウエハ１のエピタキシャル層形成面を鏡面研磨加工する
ことにより、（１００）の方位面を有するｐ^-型の単結
晶シリコンウエハ（ＣＺウエハ）１を得る。なお、イン
ゴット１００の引き上げ時にドーパントとしてｎ型不純
物（例えばリン（Ｐ））を添加すれば、ｎ^-型の単結晶
シリコンウエハ（ＣＺウエハ）を得ることができる。

【００５７】次に、図２に示すように、上記シリコンウ
エハ１の表面にシリコンウエハ１と同じ導電型（ｐ型）
のエピタキシャル層２を成長させてエピタキシャルウエ
ハ（ｐ^-／ｐ^-エピタキシャルウエハ）２ＥＷを得る。
エピタキシャル層２を形成するには、例えばまずシリコ
ンウエハ１をエピタキシャル成長炉に投入し、約９５０
〜１１００℃の水素雰囲気中、１０分程度のアニールを
行って表面の自然酸化膜を除去した後、炉内の温度を上
記アニール温度よりも低い温度（約９００〜１０００
℃）に設定し、次いでモノシラン＋Ｂ₂Ｈ₆を約１０分
間流してエピタキシャル成長を行う。その後、エピタキ
シャル層２を熱酸化してＭＩＳＦＥＴのゲート酸化膜を
形成するが、ＭＩＳＦＥＴを形成するプロセスについて
は、後に詳述する。

【００５８】図３は、シリコンウエハ（ＣＺウエハ）の
初期酸素濃度Ｏｉとゲート酸化膜欠陥密度との関係
を示すグラフである。横軸は初期酸素濃度（ppma（ＪＥ
ＩＤＡ換算））、縦軸はゲート酸化膜欠陥密度（相対
値）を示す。初期酸素濃度が１８ppma（ＪＥＩＤＡ換
算）のゲート酸化膜欠陥密度を１とすると、酸素濃度の
低下と共にゲート酸化膜欠陥密度が低下することが分か
る。従って、シリコンウエハ（ＣＺウエハ）１において
ゲート酸化膜欠陥密度を低減するためには、初期酸素濃
度を１７ppma（ＪＥＩＤＡ換算）以下とする必要があ
る。

【００５９】図４は、エピタキシャル層２の膜厚とゲー
ト酸化膜欠陥密度との関係を示すグラフである。横軸は
エピタキシャル層の膜厚（μｍ）、縦軸はゲート酸化膜
欠陥密度（ＣＺウエハに対する相対値）を示す。エピタ
キシャル層２の初期酸素濃度は、１５、１6.５、１９、
２０ppma（ＪＥＩＤＡ換算）である。

【００６０】このグラフから、ゲート酸化膜欠陥密度は
初期酸素濃度に依存しない、またエピタキシャル層の膜
厚が増えるに従って減少し、膜厚が0.３μｍ以上になる
とＣＺウエハの約３０分の１になることが分かる。すな
わち、エピタキシャルウエハの場合は、初期酸素濃度を
１７ppma（ＪＥＩＤＡ換算）より高くしてもゲート酸化
膜欠陥密度は増えないことが本発明者によって明らかに
された。

【００６１】従って、エピタキシャル層２の膜厚は、少
なくとも0.３μｍ以上とする。エピタキシャル層２の膜
厚の上限および下限は、ゲート酸化膜形成までの熱酸化
による削れ量や熱処理条件などを考慮して決めればよい
が、特に上限は、エピタキシャルウエハの製造コストを
低減する観点から、５〜６μｍ以下、好ましくは３μｍ
以下とするのが適当である。

【００６２】以上のことから、エピタキシャルウエハに
おいては、シリコンウエハの初期酸素濃度を１７ppma
（ＪＥＩＤＡ換算）以上に高くしても、熱処理によるシ
リコンウエハからの不純物の湧き出しによってエピタキ
シャル層の表面のゲート酸化膜の耐圧が劣化することは
ない。

【００６３】次に、犠牲酸化によって食われるシリコン
の厚さとゲート酸化膜特性（ＧＯＩ）との関係を検討し
た。図５は、エピタキシャル層の膜厚を一定（１μｍ）
にして、犠牲酸化により故意にエピタキシャル層を表面
から削り、エピタキシャル層の残りの膜厚を0.１μｍ
（図中の△印）と０μｍ（図中の□印）にした場合の破
壊電圧と累積不良率との関係を示している。また、膜厚
１μｍのエピタキシャル層についてのデータも示した
（図中の○印）。

【００６４】このグラフから、酸化によってエピタキシ
ャル層が消滅してしまうと（図中の□印）、ゲート酸化
膜特性（ＧＯＩ）は、膜厚１μｍのエピタキシャル層
（図中の○印）に比べて劣化することが判明した。ま
た、エピタキシャル層の残りの膜厚が0.１μｍある場合
（図中の△印）でも、膜厚１μｍのエピタキシャル層に
比べて劣化する。この結果は、エピタキシャル層の膜厚
が〜0.３μｍ以上になるとゲート酸化膜特性（ＧＯＩ）
が向上することを裏付けている（エピタキシャル層の膜
厚が〜0.３μｍ以上あれば、ゲート酸化膜形成工程まで
エピタキシャル層が残っている）。

【００６５】本実施の形態のエピタキシャルウエハ２Ｅ
Ｗは、エピタキシャル層２の不純物濃度をシリコンウエ
ハ１とほぼ同じ値（約1.５×１０¹⁵atoms/cm³)もしくは
それ以下とするが、ＭＩＳＦＥＴのチャネル濃度（例え
ば１×１０¹⁷atoms/cm³)よりも一桁程度低ければ、すな
わち３×１０¹⁶atoms/cm³以下であれば支障はない。

【００６６】図６は、エピタキシャルウエハ２ＥＷのシ
リコンウエハ１中における微小欠陥密度（ＢＭＤ；Bulk
Micro Defect)と初期酸素濃度との関係を示すグラフで
ある。横軸は初期酸素濃度（ppma（ＪＥＩＤＡ換
算））、縦軸はＢＭＤ濃度（個/cm³）を示す。比較のた
め、このエピタキシャルウエハ２ＥＷ（図中の黒丸）と
同一の酸素濃度を持つシリコンウエハ（ＣＺウエハ）
（図中の白丸）についても示した。

【００６７】微小欠陥密度の観察は、ＪＥＩＤＡ−２４
「シリコン鏡面ウエハの外観検査に関する標準仕様」
（昭和４９年３月制定）に準じて行った。観察精度を上
げるために、ウエハ（エピタキシャルウエハおよび比較
用シリコンウエハ）に酸素析出用アニール（窒素雰囲気
中、８００℃、４時間＋１０００℃、１６時間）を施し
た後、ウエハを劈開し、劈開面をエッチング液（Ｋ₂Ｃ
ｒ₂Ｏ₇１１ｇ＋ＨＦ５００ml＋Ｈ₂Ｏ₂５０ml）に１
分間浸して１μｍエッチングした。その後、ウエハの深
さ方向の約２５０μｍ付近を顕微鏡で観察して微小欠陥
密度を計測した。

【００６８】通常の製造ラインでのプロセス汚染レベル
の場合、ＢＭＤ濃度が１×１０⁶個/cm³未満になると、
ゲッタリング能力の低下によりゲート耐圧が劣化し、一
方、１×１０⁹個/cm³を超えると、結晶強度の低下によ
り熱処理工程でウエハに反りが発生し易くなる。

【００６９】ＣＺウエハではＢＭＤ濃度が大きくなるに
つれてゲート耐圧が劣化する（すなわち、前記図３に示
すように、ＣＺウエハでは初期酸素濃度が１４ppma（Ｊ
ＥＩＤＡ換算）でゲート耐圧が劣化する）が、ｐ／ｐエ
ピタキシャルウエハの場合は、エピタキシャル層のＢＭ
Ｄ濃度は増加せず、支持基板であるＣＺウエハのゲッタ
リング能力に注目したＢＭＤ濃度範囲は、１×１０⁶〜
１×１０⁹個/cm³であることが望ましいといえる。すな
わち、エピタキシャルウエハではこのＢＭＤ濃度範囲に
おいても、前記図４に示すように、ゲート耐圧は劣化せ
ず、ゲート酸化膜特性（ＧＯＩ）は向上する。これによ
り、ゲート酸化膜特性（ＧＯＩ）およびゲッタリング能
力を向上させることができる。

【００７０】図７は、サイズが２０nm以上の微小欠陥の
密度をウエハの深さ方向５μｍまでの集積密度として観
察できるＯＳＤＡ装置(Optical Shallow Defect Analyz
er)を用いて観察した微小欠陥密度と初期酸素濃度との
関係を示すグラフである。横軸は初期酸素濃度（ppma
（ＪＥＩＤＡ換算））、縦軸は微小欠陥密度（個/cm³）
である。以下、ＯＳＤＡ装置を用いて観察した微小欠陥
密度をＯＳＤＡ欠陥、その密度をＯＳＤＡ欠陥密度とい
う。

【００７１】通常の製造ラインでのプロセス汚染レベル
の場合、ｐ／ｐエピタキシャルウエハにおいては、ＯＳ
ＤＡ欠陥密度が６×１０⁶個/cm³以上であれば、汚染に
よるゲート耐圧の劣化は生じない（すなわち、ゲッタリ
ング能力が向上する）が、その上限はウエハの反りによ
って規定される。

【００７２】これにより、ｐ／ｐエピタキシャルウエハ
のＯＳＤＡ欠陥密度範囲は、６×１０⁶〜２×１０⁸個
/cm³が望ましいといえる。すなわち、エピタキシャルウ
エハではこのＯＳＤＡ欠陥密度範囲においても、前記図
４に示すように、ゲート耐圧は劣化せず、ゲート酸化膜
特性（ＧＯＩ）は向上する。これにより、ゲート酸化膜
特性（ＧＯＩ）およびゲッタリング能力を向上させるこ
とができる。

【００７３】以下、ＯＳＤＡ装置の概要を図８（ＯＳＤ
Ａ装置の光学系を示す図）を用いて簡単に説明する。

【００７４】図示のように、ＯＳＤＡ装置は、ウエハを
回転させながら各領域に順次２種類の波長（５３２nmお
よび８１０nm）のレーザ光を照射し、光が散乱する様子
を解析する。光は、欠陥のある部分でのみ散乱し、それ
以外の欠陥のない部分では減衰してウエハに吸収され
る。散乱した光を５３２nm用と８１０nm用の２種類の検
出器で検出し、それらのデータを解析することで欠陥の
平面分布、深さ、大きさを識別することができる。これ
により、サイズが２０nm以上の微小欠陥（ＯＳＤＡ欠
陥）をウエハの深さ方向５μｍまで観察することができ
る。

【００７５】本発明者がこのＯＳＤＡ装置を用いてシリ
コンウエハ（ＣＺウエハ）およびエピタキシャルウエハ
のＯＳＤＡ欠陥を調べたところ、前記図７に示すよう
に、エピタキシャルウエハはシリコンウエハに比べてＯ
ＳＤＡ欠陥が少ないことが明らかになった。

【００７６】なお、ＯＳＤＡ装置については、例えば"E
xtended Abstract of the 1996 International Confere
nce on Solid State Devices and Material, 1996," p1
51に記載されている。

【００７７】図９は、初期酸素濃度と酸素析出量との関
係を示すグラフである。サンプルウエハは、シリコンウ
エハ（ＣＺウエハ）１とエピタキシャルウエハ２ＥＷで
ある。酸素析出を促進するために、酸素析出用アニール
（窒素雰囲気中、８００℃、４時間＋１０００℃、１６
時間）を行った。酸素析出量は、フーリエ変換型赤外分
光光度計により、熱処理前後の酸素濃度の差分で求め
た。図示のように、シリコンウエハ１では初期酸素濃度
の増加と共に酸素析出量が増大するが、エピタキシャル
ウエハ２ＥＷではわずかである。

【００７８】また、このグラフには、エピタキシャル成
長工程の前加熱（自然酸化膜除去のための前加熱）まで
の熱処理を施したシリコンウエハの酸素析出量について
も示してある。前加熱までの熱処理で酸素析出が抑制さ
れることが分かる。これは、前加熱までの高温熱処理に
よってシリコンウエハ中のグローイン欠陥が溶解・消失
し、酸素析出が抑制されるためであると考えられる。

【００７９】図１０は、ウエハ中の酸素濃度を１０００
℃、３０分熱処理した前後でＳＩＭＳ(Secondary Ion M
ass Spectroscopy) 分析した結果を示すグラフである。
ここで用いたエピタキシャルウエハの膜厚は１μｍであ
る。比較のため、このエピタキシャルウエハと同一の酸
素濃度を持つ単結晶シリコンウエハ（ＣＺウエハ）につ
いても示した。

【００８０】図示のように、熱処理前ではエピタキシャ
ルウエハの酸素濃度はシリコンウエハに比べて低いが、
１０００℃、３０分の熱処理を行うだけで、エピタキシ
ャルウエハとシリコンウエハの酸素濃度分布に差はなく
なる。従って、製造プロセス中の熱処理でシリコンウエ
ハからエピタキシャルウエハへ酸素が涌き出してくる
が、エピタキシャルウエハ中の酸素の存在そのものがゲ
ート酸化膜耐圧を劣化させていないことが分かる。

【００８１】このように、本実施の形態のウエハは、チ
ョクラルスキ（ＣＺ）法によって製造した単結晶シリコ
ンウエハ１の主面上にエピタキシャル層２を成長させた
エピタキシャルウエハ２ＥＷであって、エピタキシャル
成長後の前記単結晶シリコンウエハ１の微少欠陥密度
（ＢＭＰ密度）が１×１０⁶〜１×１０⁹個/cm³であ
る。

【００８２】また、本実施の形態のウエハは、チョクラ
ルスキ法によって製造した単結晶シリコンウエハ１の主
面上にエピタキシャル層２を成長させたエピタキシャル
ウエハ２ＥＷであって、エピタキシャル成長後の前記単
結晶シリコンウエハ１の、ＯＳＤＡ欠陥密度が６×１０
⁶〜２×１０⁸個/cm³である。

【００８３】また、本実施の形態のウエハの製造方法
は、以下の工程を含んでいる。

【００８４】（ａ）初期酸素濃度が１７〜２１ppma（Ｊ
ＥＩＤＡ換算）で不純物濃度が１×１０¹⁵atoms/cm³以
上、３×１０¹⁶atoms/cm³未満の単結晶シリコンウエハ
１を用意する工程、（ｂ）前記単結晶シリコンウエハ１
上に前記単結晶シリコンウエハ１と同一導電型で１×１
０¹⁶atoms/cm³未満の不純物が添加された、膜厚が0.３
〜５μｍ、好ましくは0.３〜３μｍのエピタキシャル層
２を成長させる工程。

【００８５】本実施の形態によれば、シリコンウエハ１
中にゲッタリングサイトとなる微小欠陥が高濃度に形成
されるため、重金属などの汚染物質に対するゲッタリン
グ能力の向上したエピタキシャルウエハ２ＥＷを実現す
ることができる。

【００８６】また、本実施の形態によれば、シリコンウ
エハ１の初期酸素濃度を高くすることにより、エピタキ
シャルウエハ２ＥＷ中に微小欠陥が高濃度に形成される
ため、ゲッタリング能力の向上したエピタキシャルウエ
ハ２ＥＷを実現することができる。

【００８７】図１１は、上記エピタキシャル層２の主面
に相補型ＭＩＳＦＥＴ（ＣＭＯＳＦＥＴ）を形成した半
導体集積回路装置の要部断面図である。

【００８８】エピタキシャル層２にはｎ型ウエル３ｎと
ｐ型ウエル３ｐとが形成されている。特に限定はされな
いが、ｎ型ウエル３ｎとｐ型ウエル３ｐのそれぞれは、
ＣＭＯＳのラッチアップ耐性を向上させるために、内部
の不純物濃度を表面の不純物濃度よりも高くしたレトロ
グレード構造で構成され、かつエピタキシャル層２に形
成された素子分離溝４を介して互いに分離されている。

【００８９】エピタキシャル層２に形成されたｎ型ウエ
ル３ｎにはｐチャネル型ＭＩＳＦＥＴＱｐが形成され、
ｐ型ウエル３ｐにはｎチャネル型ＭＩＳＦＥＴＱｎが形
成されている。ｐチャネル型ＭＩＳＦＥＴＱｐは、主と
してｎ型ウエル３ｎに形成された一対のｐ型半導体領域
（ソース領域、ドレイン領域）６、６と、ｎ型ウエル３
ｎの表面に形成されたゲート酸化膜７と、このゲート酸
化膜７上に形成されたゲート電極８とで構成されてい
る。ｎチャネル型ＭＩＳＦＥＴＱｎは、主としてｐ型ウ
エル３ｐに形成された一対のｎ型半導体領域（ソース領
域、ドレイン領域）９、９と、ｐ型ウエル３ｐの表面に
形成されたゲート酸化膜７と、このゲート酸化膜７上に
形成されたゲート電極８とで構成されている。ゲート電
極８は、例えばｎ型多結晶シリコン膜上にＷ（タングス
テン）シリサイド膜を積層したポリサイド膜などで構成
されている。ゲート電極８の上部には、例えば酸化シリ
コン膜１０が形成され、側壁には酸化シリコン膜からな
るサイドウォールスペーサ１１が形成されている。酸化
シリコン膜１０およびサイドウォールスペーサ１１は、
ゲート電極８とその上層に形成された配線（１３ａ〜１
３ｄ）とを電気的に分離する絶縁膜である。

【００９０】ｐチャネル型ＭＩＳＦＥＴＱｐとｎチャネ
ル型ＭＩＳＦＥＴＱｎのそれぞれの上部には、酸化シリ
コン膜１２を介して第１層目の配線１３ａ〜１３ｄが形
成されている。配線１３ａは、酸化シリコン膜１２に開
孔された接続孔１４ａを通じてｐチャネル型ＭＩＳＦＥ
ＴＱｐの一方のｐ型半導体領域６と電気的に接続され、
配線１３ｂは、接続孔１４ｂを通じてｐチャネル型ＭＩ
ＳＦＥＴＱｐの他方のｐ型半導体領域６と電気的に接続
されている。また、配線１３ｃは、接続孔１４ｃを通じ
てｎチャネル型ＭＩＳＦＥＴＱｎの一方のｎ型半導体領
域９と電気的に接続され、配線１３ｄは、接続孔１４ｄ
を通じてｎチャネル型ＭＩＳＦＥＴＱｎの他方のｎ型半
導体領域９と電気的に接続されている。配線１３ａ〜１
３ｄは、例えばＳｉ（シリコン）とＣｕ（銅）とが添加
されたＡｌ（アルミニウム）合金で構成されている。

【００９１】第１層目の配線１３ａ〜１３ｄの上部に
は、酸化シリコン膜などからなる層間絶縁膜１５を介し
て第２層目の配線１６ａ、１６ｂが形成されている。配
線１６ａは、層間絶縁膜１５に開孔された接続孔１７ａ
を通じて第１層目の配線１３ｂと電気的に接続され、配
線１６ｂは、接続孔１７ｂを通じて第１層目の配線１３
ｃと電気的に接続されている。配線１６ａ、１６ｂは、
例えばＳｉとＣｕとが添加されたＡｌ合金で構成されて
いる。

【００９２】配線１６ａ、１６ｂの上部には、酸化シリ
コン膜と窒化シリコン膜との積層膜などで構成されたパ
ッシベーション膜１８が形成されている。

【００９３】次に、上記した半導体集積回路装置の製造
方法を図１２〜図２０を用いて説明する。

【００９４】まず、図１２に示すように、ｐ^-型の単結
晶シリコンからなるシリコンウエハ１の上部にｐ^-型の
エピタキシャル層２を形成したエピタキシャルウエハ
（図２参照）を用意する。

【００９５】次に、図１３に示すように、エピタキシャ
ル層２の上部にＣＶＤ(chemical Vapor Deposition) 法
で酸化シリコン膜２２と窒化シリコン膜２３とを堆積
し、次いでフォトレジストをマスクにして窒化シリコン
膜２３をパターニングした後、窒化シリコン膜２３をマ
スクにして酸化シリコン膜２２とエピタキシャル層２と
を順次エッチングして溝４ａを形成する。続いて９００
〜１１５０℃の熱酸化処理を施して溝４ａの内壁に酸化
シリコン膜（図示せず）を形成する。

【００９６】次に、図１４に示すように、エピタキシャ
ル層２の上部にＣＶＤ法で堆積した酸化シリコン膜２４
をエッチバックあるいは化学的機械研磨で平坦化し、溝
４ａの内部に残すことにより、素子分離溝４を形成す
る。続いて約１０００℃の熱処理を施して素子分離溝４
の内部の酸化シリコン膜２４をデンシファイする。これ
らの熱処理や熱酸化処理は、本実施の形態１の製造工程
の中でも最も高温の熱処理に属している。

【００９７】次に、図１５に示すように、エピタキシャ
ル層２の一部にｎ型不純物（例えばＰ）をイオン打ち込
みし、他の一部にｐ型不純物（例えばＢ）をイオン打ち
込みした後、これらの不純物をエピタキシャル層２の内
部に熱拡散させてｎ型ウエル３ｎとｐ型ウエル３ｐとを
形成する。ｎ型ウエル３ｎおよびｐ型ウエル３ｐの不純
物濃度は、例えば６×１０¹⁶atoms/cm³とする。このと
き、ｎ型不純物とｐ型不純物を高加速電圧でイオン打ち
込みすることによって、ｎ型ウエル３ｎとｐ型ウエル３
ｐとをレトログレード構造で構成してもよい。

【００９８】次に、図１６に示すように、エピタキシャ
ル層２の活性領域にゲート酸化膜７を形成した後、ゲー
ト酸化膜７の上部にゲート電極８を形成する。ゲート電
極８は、ゲート酸化膜７を形成したエピタキシャル層２
の上部にＣＶＤ法でｎ型多結晶シリコン膜、Ｗ（タング
ステン）シリサイド膜および酸化シリコン膜１０を順次
堆積し、フォトレジストをマスクにしたドライエッチン
グでこれらの膜をパターニングして形成する。ゲート電
極８は、ｎ型多結晶シリコン膜の上部にＷシリサイド膜
を積層したポリサイド膜などで構成されている。ゲート
電極８は、ｎ型多結晶シリコンの単層膜またはｎ型多結
晶シリコン膜、ＴｉＮ（チタンナイトライド膜）、Ｗ膜
を積層した３層膜などで構成してもよい。

【００９９】次に、図１７に示すように、ゲート電極８
の両側のｐ型ウエル３ｐにｎ型不純物（例えばＰ）をイ
オン打ち込みしてｎ型半導体領域９、９を形成し、ｎ型
ウエル３ｎにｐ型不純物（Ｂ）をイオン打ち込みしてｐ
型半導体領域６、６を形成することにより、ｎチャネル
型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱ
ｐを形成する。その後、エピタキシャル層２の上部にＣ
ＶＤ法で堆積した酸化シリコン膜を異方性エッチングで
加工してゲート電極８の側壁にサイドウォールスペーサ
１１を形成する。

【０１００】次に、図１８に示すように、ｎチャネル型
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
を形成したエピタキシャル層２の上部にＣＶＤ法で酸化
シリコン膜１２を堆積した後、フォトレジストをマスク
にしたドライエッチングで酸化シリコン膜１２の一部を
開孔することにより、ｐチャネル型ＭＩＳＦＥＴＱｐの
ｐ型半導体領域６、６の上部に接続孔１４ａ、１４ｂを
形成し、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導体領
域９、９の上部に接続孔１４ｃ、１４ｄを形成する。

【０１０１】次に、図１９に示すように、接続孔１４ａ
〜１４ｄを形成した酸化シリコン膜１２の上部に例えば
スパッタリング法でＡｌ合金膜を堆積した後、フォトレ
ジストをマスクにしたドライエッチングでＡｌ合金膜を
パターニングすることにより、ｐチャネル型ＭＩＳＦＥ
ＴＱｐのｐ型半導体領域６、６と電気的に接続された配
線１３ａ、１３ｂ、およびｎチャネル型ＭＩＳＦＥＴＱ
ｎのｎ型半導体領域９、９と電気的に接続された配線１
３ｃ、１３ｄを形成する。

【０１０２】次に、図２０に示すように、配線１３ａ〜
１３ｄの上部にＣＶＤ法で酸化シリコン膜などを堆積し
て層間絶縁膜１５を形成した後、フォトレジストをマス
クにしたドライエッチングで層間絶縁膜１５の一部を開
孔することにより、配線１３ｂの上部に接続孔１７ａを
形成し、配線１３ｃの上部に接続孔１７ｂを形成する。
続いて、層間絶縁膜１５の上部に例えばスパッタリング
法でＡｌ合金膜を堆積した後、フォトレジストをマスク
にしたドライエッチングでこのＡｌ合金膜をパターニン
グすることにより、配線１３ｂと電気的に接続された配
線１６ａ、および配線１３ｃと電気的に接続された配線
１６ｂを形成する。

【０１０３】その後、配線１６ａ、１６ｂの上部にＣＶ
Ｄ法で酸化シリコン膜と窒化シリコン膜とを堆積してパ
ッシベーション膜１８を形成することにより、本実施の
形態１の相補型ＭＩＳＦＥＴを有する半導体集積回路装
置が完成する。

【０１０４】このように、本実施の形態の半導体集積回
路装置の製造方法は、以下の工程を含んでいる。

【０１０５】（ａ）初期酸素濃度が１７〜２１ppma（Ｊ
ＥＩＤＡ換算）で不純物濃度が１×１０¹⁵atoms/cm³以
上、３×１０¹⁶atoms/cm³未満の単結晶シリコンウエハ
１を用意する工程、（ｂ）前記単結晶シリコンウエハ１
上に前記単結晶シリコンウエハ１と同一導電型で１×１
０¹⁶atoms/cm³未満の不純物が添加された、膜厚が0.３
〜５μｍ、好ましくは0.３〜３μｍのエピタキシャル層
２を成長させる工程、（ｃ）前記エピタキシャル層２の
表面を熱酸化してＭＩＳＦＥＴのゲート酸化膜７を形成
する工程。

【０１０６】また、本実施の形態の半導体集積回路装置
の製造方法は、前記（ｂ）工程の後の前記シリコンウエ
ハ１の微少欠陥密度（ＢＭＰ密度）が１×１０⁶〜１×
１０⁹個/cm³である。

【０１０７】また、本実施の形態の半導体集積回路装置
の製造方法は、前記（ｂ）工程の後の前記シリコンウエ
ハ１のＯＳＤＡ欠陥密度が６×１０⁶〜２×１０⁸個/c
m³である。

【０１０８】本実施の形態によれば、ゲート酸化膜７の
耐圧および膜質を向上でき、かつゲッタリング能力を向
上できるエピタキシャルウエハを使用することにより、
相補型ＭＩＳＦＥＴを有する半導体集積回路装置の信頼
性および製造歩留まりを向上させることができる。

【０１０９】本実施の形態によれば、上記エピタキシャ
ルウエハを安価に実現することができるので、相補型Ｍ
ＩＳＦＥＴを有する半導体集積回路装置の製造コストを
低減することができる。

【０１１０】なお、本実施の形態では、ｐ^-型シリコン
ウエハの表面にｐ^-型エピタキシャル層を成長させたｐ
^-／ｐ^-エピタキシャルウエハを使用したが、ｎ^-型シ
リコンウエハの表面にｎ^-型エピタキシャル層を成長さ
せたｎ^-／ｎ^-エピタキシャルウエハとしてもよいこと
は勿論である。

【０１１１】（実施の形態２）図２１は、本実施の形態
２の半導体集積回路装置を示す要部断面図である。

【０１１２】本実施の形態２の半導体集積回路装置は、
シリコンウエハ１とその主面上に成長させたエピタキシ
ャル層２とからなるエピタキシャルウエハにＤＲＡＭ(D
ynamic Random Access Memory)を形成したものである。
前記実施の形態１と同様、シリコンウエハ１は、微少欠
陥密度が１×１０⁶〜１×１０⁹個/cm³で、ホウ素濃度
が約1.５×１０¹⁵atoms/cm³のｐ^-型単結晶シリコンか
らなり、エピタキシャル層２は、ホウ素濃度がこのシリ
コンウエハ１とほぼ同じ値で、膜厚が0.３〜３μｍのｐ
^-型エピタキシャル層で構成されている。

【０１１３】エピタキシャル層２に形成されたｐ型ウエ
ル３ｐの一部には、ＤＲＡＭのメモリセルを構成するｎ
チャネル型のメモリセル選択用ＭＩＳＦＥＴＱｔが形成
されており、他の一部には周辺回路のｎチャネル型ＭＩ
ＳＦＥＴＱｎが形成されている。また、エピタキシャル
層２に形成されたｎ型ウエル３ｎには周辺回路のｐチャ
ネル型ＭＩＳＦＥＴＱｐが形成されている。メモリセル
選択用ＭＩＳＦＥＴＱｔ、ｎチャネル型ＭＩＳＦＥＴＱ
ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐは、エピタキシ
ャル層２の表面にＬＯＣＯＳ(Local Oxidation of Sili
con)法で形成したフィールド酸化膜２８によって互いに
分離されている。

【０１１４】メモリセル選択用ＭＩＳＦＥＴＱｔとｎチ
ャネル型ＭＩＳＦＥＴＱｎは、主としてｐ型ウエル３ｐ
に形成された一対のｎ型半導体領域（ソース領域、ドレ
イン領域）９、９と、ｐ型ウエル３ｐの表面に形成され
たゲート酸化膜７と、このゲート酸化膜７上に形成され
たゲート電極８とで構成されている。ｐチャネル型ＭＩ
ＳＦＥＴＱｐは、主としてｎ型ウエル３ｎに形成された
一対のｐ型半導体領域（ソース領域、ドレイン領域）
６、６と、ｎ型ウエル３ｎの表面に形成されたゲート酸
化膜７と、このゲート酸化膜７上に形成されたゲート電
極８とで構成されている。ゲート電極８は、ｎ型多結晶
シリコン膜上にＷ（タングステン）シリサイド膜を積層
したポリサイド膜などで構成されている。

【０１１５】メモリセル選択用ＭＩＳＦＥＴＱｔの上部
にはビット線ＢＬ₁、ＢＬ₂が形成されており、周辺回
路のｐチャネル型ＭＩＳＦＥＴＱｐとｎチャネル型ＭＩ
ＳＦＥＴＱｎのそれぞれの上部には第１層目の配線１３
ｅ、１３ｆが形成されている。ビット線ＢＬ₁、ＢＬ₂
の上部には下部電極２５と容量絶縁膜２６と上部電極２
７とからなる情報蓄積用容量素子Ｃが形成され、さらに
その上部には、第２層目の配線１６ｃ〜１６ｆが形成さ
れている。

【０１１６】本実施の形態によれば、ゲート酸化膜７の
耐圧および膜質を向上でき、かつゲッタリング能力を向
上できるエピタキシャルウエハを使用することにより、
ＤＲＡＭの信頼性および製造歩留まりを向上させること
ができる。

【０１１７】本実施の形態によれば、上記エピタキシャ
ルウエハを安価に実現することができるので、ＤＲＡＭ
の製造コストを低減することができる。

【０１１８】（実施の形態３）図２２は、本実施の形態
３の半導体集積回路装置を示す要部断面図である。

【０１１９】本実施の形態３の半導体集積回路装置は、
シリコンウエハ１とその主面上に成長させたエピタキシ
ャル層２とからなるエピタキシャルウエハにフラッシュ
メモリを形成したものである。前記実施の形態１と同
様、シリコンウエハ１は、微少欠陥密度が１×１０⁶〜
１×１０⁹個/cm³で、ホウ素濃度が約1.５×１０¹⁵atom
s/cm³のｐ^-型単結晶シリコンからなり、エピタキシャ
ル層２は、ホウ素濃度がこのシリコンウエハ１とほぼ同
じ値で、膜厚が0.３〜３μｍのｐ^-型エピタキシャル層
で構成されている。

【０１２０】エピタキシャル層２に形成されたｐ型ウエ
ル３ｐの一部には、フラッシュメモリのメモリセルを構
成するｎチャネル型ＭＩＳＦＥＴＱｍと転送用ＭＩＳＦ
ＥＴを構成するｎチャネル型ＭＩＳＦＥＴＱｔｒとが形
成されており、他の一部には周辺回路のｎチャネル型Ｍ
ＩＳＦＥＴＱｎが形成されている。メモリセルはＡＮＤ
型で構成され、そのドレイン領域は、転送用ＭＩＳＦＥ
Ｔ（ｎチャネル型ＭＩＳＦＥＴＱｔｒ）のソース、ドレ
インのパスを介してデータ線１３ｉと電気的に接続され
る。

【０１２１】また、エピタキシャル層２に形成されたｎ
型ウエル３ｎには周辺回路のｐチャネル型ＭＩＳＦＥＴ
Ｑｐが形成されている。ｎチャネル型ＭＩＳＦＥＴＱ
ｍ、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型
ＭＩＳＦＥＴＱｐは、エピタキシャル層２の表面にＬＯ
ＣＯＳ法で形成したフィールド酸化膜２８によって互い
に分離されている。

【０１２２】メモリセルのｎチャネル型ＭＩＳＦＥＴＱ
ｍは、主としてｐ型ウエル３ｐに形成された一対のｎ型
半導体領域（ソース領域、ドレイン領域）９、９と、ｐ
型ウエル３ｐの表面に形成されたゲート酸化膜７と、ゲ
ート酸化膜７上に形成されたゲート電極（フローティン
グゲート）８と、ゲート電極８上に形成された第２ゲー
ト酸化膜２９と、第２ゲート酸化膜２９上に形成された
コントロールゲート３０とで構成されている。周辺回路
のｎチャネル型ＭＩＳＦＥＴＱｎは、主としてｐ型ウエ
ル３ｐに形成された一対のｎ型半導体領域（ソース領
域、ドレイン領域）９、９と、ｐ型ウエル３ｐの表面に
形成されたゲート酸化膜７と、このゲート酸化膜７上に
形成されたゲート電極８とで構成されている。ｐチャネ
ル型ＭＩＳＦＥＴＱｐは、主としてｎ型ウエル３ｎに形
成された一対のｐ型半導体領域（ソース領域、ドレイン
領域）６、６と、ｎ型ウエル３ｎの表面に形成されたゲ
ート酸化膜７と、このゲート酸化膜７上に形成されたゲ
ート電極８とで構成されている。

【０１２３】メモリセルのｎチャネル型ＭＩＳＦＥＴＱ
ｍの上部には第１層目の配線１３ｇ〜１３ｉが形成され
ており、さらにその上部には、第２層目の配線１６ｇが
形成されている。周辺回路のｐチャネル型ＭＩＳＦＥＴ
Ｑｐとｎチャネル型ＭＩＳＦＥＴＱｎのそれぞれの上部
には第１層目の配線１３ｊが形成されており、さらにそ
の上部には、第２層目の配線１６ｈが形成されている。

【０１２４】本実施の形態によれば、ゲート酸化膜７の
耐圧および膜質を向上でき、かつゲッタリング能力を向
上できるエピタキシャルウエハを使用することにより、
フラッシュメモリの信頼性および製造歩留まりを向上さ
せることができる。

【０１２５】本実施の形態によれば、上記エピタキシャ
ルウエハを安価に実現することができるので、フラッシ
ュメモリの製造コストを低減することができる。

【０１２６】（実施の形態４）図２３は、本実施の形態
４の半導体集積回路装置を示す要部断面図である。

【０１２７】本実施の形態４の半導体集積回路装置は、
シリコンウエハ１とその主面上に成長させたエピタキシ
ャル層２とからなるエピタキシャルウエハにＳＲＡＭ(S
tatic Random Access Memory) を形成したものである。
前記実施の形態１と同様、シリコンウエハ１は、微少欠
陥密度が１×１０⁶〜１×１０⁹個/cm³で、ホウ素濃度
が約1.５×１０¹⁵atoms/cm³のｐ^-型単結晶シリコンか
らなり、エピタキシャル層２は、ホウ素濃度がこのシリ
コンウエハ１とほぼ同じ値で、膜厚が0.３〜３μｍのｐ
^-型エピタキシャル層で構成されている。

【０１２８】ＳＲＡＭのメモリセルは、エピタキシャル
層２の主面のフィールド絶縁膜２８で周囲を囲まれた活
性領域に形成されている。メモリセルを構成する６個の
ＭＩＳＦＥＴのうち、ｎチャネル型で構成される一対の
駆動用ＭＩＳＦＥＴと一対の転送用ＭＩＳＦＥＴはｐ型
ウエル３ｐの活性領域に形成され、ｐチャネル型で構成
される一対の負荷用ＭＩＳＦＥＴは駆動用ＭＩＳＦＥＴ
の上部に形成されている。

【０１２９】一対の転送用ＭＩＳＦＥＴは、ｐ型ウエル
３ｎの活性領域に形成されたｎ+ 型半導体領域３８およ
びｎ^-型半導体領域４５（ソース領域、ドレイン領域）
と、この活性領域の表面に形成された酸化シリコン膜か
らなるゲート酸化膜４１と、このゲート酸化膜４１上に
形成されたポリサイドからなるゲート電極４２とで構成
されている。転送用ＭＩＳＦＥＴのゲート電極４２は、
ワード線ＷＬと一体に構成されている。

【０１３０】一対の駆動用ＭＩＳＦＥＴは、ｐ型ウエル
３ｎの活性領域に形成されたｎ+ 型半導体領域３８およ
びｎ^-型半導体領域３７（ソース領域、ドレイン領域）
と、この活性領域の表面に形成されたゲート酸化膜３５
と、このゲート酸化膜３５上に形成された多結晶シリコ
ンからなるゲート電極３６とで構成されている。

【０１３１】一対の負荷用ＭＩＳＦＥＴは、駆動用ＭＩ
ＳＦＥＴの上部に形成された多結晶シリコンからなるゲ
ート電極４７と、ゲート電極４７の上部に形成されたゲ
ート酸化膜４６と、ゲート酸化膜４６のさらに上部に形
成された多結晶シリコンからなるｐ型半導体領域４８
（ソース領域、ドレイン領域）とで構成されている。

【０１３２】なお、符号３４はｐ型のチャネルストッパ
層、Ｖccは電源線、ＶssはＧＮＤ線、ＤＬはデータ線、
４９〜５１は第１層目のメタル配線である。

【０１３３】本実施の形態によれば、ゲート酸化膜３
５、４１の耐圧および膜質を向上でき、かつゲッタリン
グ能力を向上できるエピタキシャルウエハを使用するこ
とにより、ＳＲＡＭのデータリテンション不良を低減
して信頼性および製造歩留まりを向上させることができ
る。

【０１３４】本実施の形態によれば、上記エピタキシャ
ルウエハを安価に実現することができるので、ＳＲＡＭ
の製造コストを低減することができる。

【０１３５】（実施の形態５）前記実施の形態１では、
初期酸素濃度が１７ppma（ＪＥＩＤＡ換算）以上のシリ
コンウエハを用いることによって、エピタキシャル成長
後のシリコンウエハの微少欠陥密度を１×１０⁶個/cm³
以上としたが、初期酸素濃度が１４〜２１ppma（ＪＥＩ
ＤＡ換算）のシリコンウエハを前記実施の形態１の方法
に準じて製造し、このシリコンウエハ中の酸素ドナーを
消去するアニールを少なくとも６００℃以上、かつ少な
くとも３０分以上（例えば７００℃、１時間程度）行う
ことによっても、エピタキシャル成長後のシリコンウエ
ハの微少欠陥密度を１×１０⁶個/cm³以上とすることが
できる。

【０１３６】上記６００℃以上、かつ３０分以上のアニ
ールは、酸素ドナーを消去するアニールと別工程で行っ
てもよい。このアニール（グローイン欠陥を成長させる
アニール）によりグローイン欠陥が成長し、それによっ
てエピタキシャル層を形成する前の水素アニール工程で
グローイン欠陥が消失、溶解するのを防止することがで
きるので、エピタキシャル層を形成した後も、微小欠陥
密度を１×１０⁶個/cm³以上とすることができる。

【０１３７】また、初期酸素濃度が１４〜２１ppma（Ｊ
ＥＩＤＡ換算）のシリコンウエハ上にエピタキシャル層
を形成した後、このエピタキシャル層にＭＩＳＦＥＴを
形成するいずれかの工程で、少なくとも６００℃以上、
かつ少なくとも３０分以上のアニールを別途行うことに
よっても、シリコンウエハの微少欠陥密度を１×１０⁶
個/cm³以上とすることができる。このとき、シリコンウ
エハにホウ素あるいはアルゴン（Ａｒ）などの不純物を
イオン打ち込みすることにより、微少欠陥が析出し易く
なる。

【０１３８】このように、本実施の形態の半導体集積回
路装置の製造方法は、以下の工程を含んでいる。

【０１３９】（ａ）初期酸素濃度が１４〜２１ppma（Ｊ
ＥＩＤＡ換算）で不純物濃度が１×１０¹⁵atoms/cm³以
上、３×１０¹⁶atoms/cm³未満のシリコンウエハ１を用
意する工程、（ｂ）前記シリコンウエハ１を少なくとも
６００℃以上、かつ少なくとも３０分以上アニールする
ことによって、シリコンウエハ１中の酸素ドナーを消去
する処理を行う工程、（ｃ）前記シリコンウエハ１上に
シリコンウエハ１と同一導電型で１×１０¹⁶atoms/cm³
未満の不純物が添加された、膜厚が0.３〜５μｍ、好ま
しくは0.３〜３μｍのエピタキシャル層２を成長させる
工程、また、本実施の形態の半導体集積回路装置の製造
方法は、以下の工程を含んでいる。

【０１４０】（ａ）初期酸素濃度が１４〜２１ppma（Ｊ
ＥＩＤＡ換算）で不純物濃度が１×１０¹⁵atoms/cm³以
上、３×１０¹⁶atoms/cm³未満のシリコンウエハ１を用
意する工程、（ｂ）前記シリコンウエハ１を少なくとも
６００℃以上、かつ少なくとも３０分以上アニールする
ことによって、シリコンウエハ１中の酸素ドナーを消去
する処理を行う工程、（ｃ）前記シリコンウエハ１上に
シリコンウエハ１と同一導電型で１×１０¹⁶atoms/cm³
未満の不純物が添加された、膜厚が0.３〜５μｍ、好ま
しくは0.３〜３μｍのエピタキシャル層２を成長させる
工程、（ｄ）前記エピタキシャル層２の表面を熱酸化し
てＭＩＳＦＥＴのゲート酸化膜７を形成する工程。

【０１４１】また、本実施の形態のシリコンウエハ１お
よび半導体集積回路装置の製造方法は、前記（ｂ）工程
の後の前記シリコンウエハ１の微少欠陥密度（ＢＭＰ密
度）が１×１０⁶〜１×１０⁹個/cm³である。

【０１４２】また、本実施の形態のシリコンウエハ１お
よび半導体集積回路装置の製造方法は、前記（ｂ）工程
の後の前記シリコンウエハ１のＯＳＤＡ欠陥密度が６×
１０⁶〜２×１０⁸個/cm³である。

【０１４３】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【０１４４】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１４５】本発明によれば、シリコンウエハの酸素濃
度を高くすることにより、シリコンウエハ中にゲッタリ
ングサイトとなる微小欠陥が高濃度に形成されるため、
重金属などの汚染物質に対するゲッタリング能力の向上
したエピタキシャルウエハを実現できる。

【０１４６】また、本発明によれば、シリコンウエハ上
に形成した微小欠陥の極めて少ないエピタキシャル層に
ＭＩＳＦＥＴのゲート酸化膜を形成することにより、こ
のゲート酸化膜の耐圧や膜質を向上できる。すなわち、
ゲート酸化膜特性（ＧＯＩ）を向上できる。

【０１４７】本発明によれば、シリコンウエハおよびエ
ピタキシャル層の不純物濃度を低くすることにより、エ
ピタキシャルウエハの製造コストを低減できる。また、
エピタキシャル層形成時にシリコンウエハの裏面から不
純物が外方拡散したりオートドーピングしたりするのを
防止する目的でシリコンウエハ裏面に酸化シリコン膜を
形成する工程が不要となる。さらに、シリコンウエハか
らの不純物の涌き上がり量が低減されるため、エピタキ
シャル層の膜厚を薄くできると共に、エピタキシャル層
に形成されるウエルやチャネル領域の不純物濃度プロフ
ァイルの変動を防止できる。

【０１４８】本発明によれば、エピタキシャル層を薄く
形成することにより、エピタキシャルウエハの製造コス
トを低減できる。また、エピタキシャル層を薄く形成す
ることにより、低い成長速度でもコスト的に見合うの
で、低温成長が可能となる。これにより、スリップフリ
ーを実現できるため、１２インチあるいはそれ以上の大
口径ウエハに適用した場合でもエピタキシャル成長時の
熱によるウエハの反りを防止できる。

【０１４９】本発明によれば、初期酸素濃度の高いシリ
コンウエハを使用することにより、インゴットの引き上
げ中に石英るつぼ（坩堝）から酸素が高濃度に溶け込む
のを防止するための処理が不要となる。

【図面の簡単な説明】

【図１】（ａ）〜（ｇ）は、本発明の実施の形態１であ
るシリコンウエハの製造方法を示す説明図である。

【図２】本発明の実施の形態１であるエピタキシャルウ
エハの要部断面図である。

【図３】シリコンウエハの初期酸素濃度とゲート酸化膜
欠陥密度との関係を示すグラフである。

【図４】シリコンウエハ上に形成したエピタキシャル層
の膜厚とゲート酸化膜欠陥密度との関係を示すグラフで
ある。

【図５】エピタキシャルウエハに形成した酸化膜の破壊
耐圧と累積不良率との関係を示すグラフである。

【図６】ウエハの初期酸素濃度と微小欠陥（ＢＭＤ）密
度との関係を示すグラフである。

【図７】ウエハの初期酸素濃度とＯＳＤＡ装置を用いて
観察した微小欠陥密度との関係を示すグラフである。

【図８】ＯＳＤＡ装置の光学系を示す概略説明図であ
る。

【図９】ウエハの初期酸素濃度と酸素析出量との関係を
示すグラフである。

【図１０】ウエハ表面からの深さと酸素濃度との関係を
熱処理の前後でＳＩＭＳ分析したグラフである。

【図１１】本発明の実施の形態１である半導体集積回路
装置の要部断面図である。

【図１２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す要部断面図である。

【図１３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す要部断面図である。

【図１４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す要部断面図である。

【図１５】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す要部断面図である。

【図１６】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す要部断面図である。

【図１７】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す要部断面図である。

【図１８】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す要部断面図である。

【図１９】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す要部断面図である。

【図２０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す要部断面図である。

【図２１】本発明の実施の形態２である半導体集積回路
装置を示す要部断面図である。

【図２２】本発明の実施の形態３である半導体集積回路
装置を示す要部断面図である。

【図２３】本発明の実施の形態４である半導体集積回路
装置を示す要部断面図である。

【符号の説明】

１シリコンウエハ２エピタキシャル層２ＥＷエピタキシャルウエハ３ｎｎ型ウエル３ｐｐ型ウエル４素子分離溝４ａ溝６ｐ型半導体領域（ソース領域、ドレイン領域）７ゲート酸化膜８ゲート電極９ｎ型半導体領域（ソース領域、ドレイン領域）１０酸化シリコン膜１１サイドウォールスペーサ１２酸化シリコン膜１３ａ〜１３ｊ配線１４ａ〜１４ｄ接続孔１５層間絶縁膜１６ａ〜１６ｈ配線１７ａ接続孔１７ｂ接続孔１８パッシベーション膜２０酸化シリコン膜２１酸化シリコン膜２２酸化シリコン膜２３窒化シリコン膜２４酸化シリコン膜２５下部電極２６容量絶縁膜２７上部電極２８フィールド酸化膜２９第２ゲート酸化膜３０コントロールゲート３４チャネルストッパ層３５ゲート酸化膜３６ゲート電極３７ｎ^-型半導体領域３８ｎ⁺型半導体領域４１ゲート酸化膜４２ゲート電極４５ｎ^-型半導体領域４６ゲート酸化膜４７ゲート電極４８ｐ型半導体領域４９〜５１メタル配線１００インゴットＢＬ₁、ＢＬ₂ ビット線ＤＬデータ線Ｃ情報蓄積用容量素子Ｑｍｎチャネル型ＭＩＳＦＥＴＱｎｎチャネル型ＭＩＳＦＥＴＱｐｐチャネル型ＭＩＳＦＥＴＱｔメモリセル選択用ＭＩＳＦＥＴＱｔｒ転送用ＭＩＳＦＥＴＶcc 電源線Ｖss ＧＮＤＷＬワード線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 27/115 Ｈ０１Ｌ 27/10 ６２１Ｂ 27/108 29/78 ３０１Ｘ 21/8242 ３７１ 29/78 21/8247 29/788 29/792 // Ｈ０１Ｌ 21/205 (72)発明者清田省吾東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者清水博文東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者斎藤滋晃東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者佐藤友美東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者松田安司東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者杉野雄史東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者田中利秀東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者磯前誠一東京都国分寺市東恋ヶ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者武田一男東京都国分寺市東恋ヶ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者石原徹也東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】チョクラルスキ法によって製造した単結
晶シリコンウエハの主面上にエピタキシャル層を成長さ
せた半導体ウエハであって、エピタキシャル成長後の前
記単結晶シリコンウエハの微少欠陥密度（ＢＭＰ密度）
が１×１０⁶〜１×１０⁹個/cm³であることを特徴とす
る半導体ウエハ。
【請求項２】請求項１記載の半導体ウエハであって、
前記エピタキシャル層の膜厚が0.３〜５μｍであること
を特徴とする半導体ウエハ。
【請求項３】請求項１記載の半導体ウエハであって、
前記単結晶シリコンウエハの不純物濃度が１×１０¹⁵at
oms/cm³以上、３×１０¹⁶atoms/cm³未満であることを
特徴とする半導体ウエハ。
【請求項４】請求項１記載の半導体ウエハであって、
前記単結晶シリコンウエハと前記エピタキシャル層に
は、同一導電型でほぼ同一濃度の不純物が添加されてい
ることを特徴とする半導体ウエハ。
【請求項５】請求項４記載の半導体ウエハであって、
前記単結晶シリコンウエハの直径が１２インチであるこ
とを特徴とする半導体ウエハ。
【請求項６】チョクラルスキ法によって製造した単結
晶シリコンウエハの主面上にエピタキシャル層を成長さ
せた半導体ウエハであって、エピタキシャル成長後の前
記単結晶シリコンウエハの、ＯＳＤＡ装置によって測定
される微少欠陥密度が６×１０⁶〜２×１０⁸個/cm³で
あることを特徴とする半導体ウエハ。
【請求項７】以下の工程（ａ）、（ｂ）を含むことを
特徴とする半導体ウエハの製造方法；（ａ）初期酸素濃度が１７〜２１ppma（ＪＥＩＤＡ換
算）で不純物濃度が１×１０¹⁵atoms/cm³以上、３×１
０¹⁶atoms/cm³未満の単結晶シリコンウエハを用意する
工程、（ｂ）前記単結晶シリコンウエハ上に前記単結晶
シリコンウエハと同一導電型で１×１０¹⁶atoms/cm³未
満の不純物が添加された、膜厚が0.３〜５μｍのエピタ
キシャル層を成長させる工程。
【請求項８】以下の工程（ａ）〜（ｃ）を含むことを
特徴とする半導体ウエハの製造方法；（ａ）初期酸素濃度が１４〜２１ppma（ＪＥＩＤＡ換
算）で不純物濃度が１×１０¹⁵atoms/cm³以上、３×１
０¹⁶atoms/cm³未満の単結晶シリコンウエハを用意する
工程、（ｂ）前記単結晶シリコンウエハを少なくとも６
００℃以上、かつ少なくとも３０分以上アニールするこ
とによって、前記単結晶シリコンウエハ中の酸素ドナー
を消去する処理を行う工程、（ｃ）前記単結晶シリコン
ウエハ上に前記単結晶シリコンウエハと同一導電型で１
×１０¹⁶atoms/cm³未満の不純物が添加された、膜厚が
0.３〜５μｍのエピタキシャル層を成長させる工程。
【請求項９】請求項７または８記載の半導体ウエハの
製造方法であって、前記（ｂ）工程の後の前記単結晶シ
リコンウエハの微少欠陥密度（ＢＭＰ密度）が１×１０
⁶〜１×１０⁹個/cm³であることを特徴とする半導体ウ
エハの製造方法。
【請求項１０】請求項７または８記載の半導体ウエハ
の製造方法であって、前記（ｂ）工程の後の前記単結晶
シリコンウエハの、ＯＳＤＡ装置によって測定される微
少欠陥密度が６×１０⁶〜２×１０⁸個/cm³であること
を特徴とする半導体ウエハの製造方法。
【請求項１１】請求項１記載の半導体ウエハのエピタ
キシャル層の表面を熱酸化して形成したＭＩＳＦＥＴの
ゲート酸化膜を有していることを特徴とする半導体集積
回路装置。
【請求項１２】請求項１１記載の半導体集積回路装置
であって、前記エピタキシャル層の不純物濃度は、前記
ＭＩＳＦＥＴのチャネル領域の不純物濃度よりも低いこ
とを特徴とする半導体集積回路装置。
【請求項１３】請求項１１記載の半導体集積回路装置
であって、前記エピタキシャル層の一部に形成された第
１導電型ウエルに第２導電型ＭＩＳＦＥＴが形成され、
前記エピタキシャル層の他の一部に形成された第２導電
型ウエルに第１導電型ＭＩＳＦＥＴが形成されているこ
とを特徴とする半導体集積回路装置。
【請求項１４】請求項１３記載の半導体集積回路装置
であって、前記第１導電型ウエルの一部には、ＤＲＡＭ
のメモリセルを構成する第２導電型ＭＩＳＦＥＴが形成
され、前記第１導電型ウエルの他の一部と前記第２導電
型ウエルとには、前記ＤＲＡＭの周辺回路を構成する相
補型ＭＩＳＦＥＴが形成されていることを特徴とする半
導体集積回路装置。
【請求項１５】請求項１３記載の半導体集積回路装置
であって、前記第１導電型ウエルの一部には、不揮発性
メモリのメモリセルを構成する第２導電型ＭＩＳＦＥＴ
が形成され、前記第１導電型ウエルの他の一部と前記第
２導電型ウエルとには、前記不揮発性メモリの周辺回路
を構成する相補型ＭＩＳＦＥＴが形成されていることを
特徴とする半導体集積回路装置。
【請求項１６】請求項１３記載の半導体集積回路装置
であって、前記第１導電型ウエルと前記第２導電型ウエ
ルとは、その内部の不純物濃度が表面の不純物濃度より
も高いレトログレード構造で構成されていることを特徴
とする半導体集積回路装置。
【請求項１７】請求項１３記載の半導体集積回路装置
であって、前記第１導電型ウエルと前記第２導電型ウエ
ルとは、前記エピタキシャル層に形成された素子分離溝
によって互いに分離されていることを特徴とする半導体
集積回路装置。
【請求項１８】以下の工程（ａ）〜（ｃ）を含むこと
を特徴とする半導体集積回路装置の製造方法；（ａ）初期酸素濃度が１７〜２１ppma（ＪＥＩＤＡ換
算）で不純物濃度が１×１０¹⁵atoms/cm³以上、３×１
０¹⁶atoms/cm³未満の単結晶シリコンウエハを用意する
工程、（ｂ）前記単結晶シリコンウエハ上に前記単結晶
シリコンウエハと同一導電型で１×１０¹⁶atoms/cm³未
満の不純物が添加された、膜厚が0.３〜５μｍのエピタ
キシャル層を成長させる工程、（ｃ）前記エピタキシャ
ル層の表面を熱酸化してＭＩＳＦＥＴのゲート酸化膜を
形成する工程。
【請求項１９】請求項１８記載の半導体集積回路装置
の製造方法であって、前記（ｂ）工程の後の前記単結晶
シリコンウエハの微少欠陥密度（ＢＭＰ密度）が１×１
０⁶〜１×１０⁹個/cm³であることを特徴とする半導体
集積回路装置の製造方法。
【請求項２０】請求項１８記載の半導体集積回路装置
の製造方法であって、前記（ｂ）工程の後の前記単結晶
シリコンウエハの、ＯＳＤＡ装置によって測定される微
少欠陥密度が６×１０⁶〜２×１０⁸個/cm³であること
を特徴とする半導体集積回路装置の製造方法。
【請求項２１】以下の工程（ａ）〜（ｄ）を含むこと
を特徴とする半導体ウエハの製造方法；（ａ）初期酸素濃度が１４〜２１ppma（ＪＥＩＤＡ換
算）で不純物濃度が１×１０¹⁵atoms/cm³以上、３×１
０¹⁶atoms/cm³未満の単結晶シリコンウエハを用意する
工程、（ｂ）前記単結晶シリコンウエハを少なくとも６
００℃以上、かつ少なくとも３０分以上アニールするこ
とによって、前記単結晶シリコンウエハ中の酸素ドナー
を消去する処理を行う工程、（ｃ）前記単結晶シリコン
ウエハ上に前記単結晶シリコンウエハと同一導電型で１
×１０¹⁶atoms/cm³未満の不純物が添加された、膜厚が
0.３〜５μｍのエピタキシャル層を成長させる工程、
（ｄ）前記エピタキシャル層の表面を熱酸化してＭＩＳ
ＦＥＴのゲート酸化膜を形成する工程。
【請求項２２】以下の工程（ａ）〜（ｄ）を含むこと
を特徴とする半導体ウエハの製造方法；（ａ）初期酸素濃度が１４〜２１ppma（ＪＥＩＤＡ換
算）で不純物濃度が１×１０¹⁵atoms/cm³以上、３×１
０¹⁶atoms/cm³未満の単結晶シリコンウエハを用意する
工程、（ｂ）前記単結晶シリコンウエハ上に前記単結晶
シリコンウエハと同一導電型で１×１０¹⁶atoms/cm³未
満の不純物が添加された、膜厚が0.３〜５μｍのエピタ
キシャル層を成長させる工程、（ｃ）前記エピタキシャ
ル層の表面を熱酸化してＭＩＳＦＥＴのゲート酸化膜を
形成する工程、（ｄ）前記エピタキシャル層にＭＩＳＦ
ＥＴを形成するいずれかの工程で、前記単結晶シリコン
ウエハを少なくとも６００℃以上、かつ少なくとも３０
分以上アニールすることによって、前記単結晶シリコン
ウエハ中の酸素ドナーを消去する処理を行う工程。
【請求項２３】請求項２１または２２記載の半導体集
積回路装置の製造方法であって、前記（ｂ）工程の後の
前記単結晶シリコンウエハの微少欠陥密度（ＢＭＰ密
度）が１×１０⁶〜１×１０⁹個/cm³であることを特徴
とする半導体集積回路装置の製造方法。
【請求項２４】請求項２１または２２記載の半導体集
積回路装置の製造方法であって、前記（ｂ）工程の後の
前記単結晶シリコンウエハの、ＯＳＤＡ装置によって測
定される微少欠陥密度が６×１０⁶〜２×１０⁸個/cm³
であることを特徴とする半導体集積回路装置の製造方
法。