JPH10253710A - 半導体装置及びその測定方法 - Google Patents

Abstract

(57)【要約】 【課題】 高速で測定することが可能な測定手段を提供
する。 【解決手段】 テスト回路を内部回路の電源線に直列に
接続した抵抗体と、該抵抗体の両端の電位を正負入力と
する比較器と、比較器の出力を入力とするバッファー回
路と、バッファー出力に接続したパッドと、該比較器の
電源線に直列に接続したＭＯＳトランジスタと、該ＭＯ
Ｓトランジスタのゲートに接続したパッドで構成する事
を特徴とした半導体装置装置とその測定方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＣＭＯＳ半導体集積
回路からなる半導体装置の回路構成に関し、さらに詳し
くはＣＭＯＳ半導体集積回路上に形成したテスト用回路
の構成と、そのテスト回路を用いた測定方法とに関する
ものである。

【０００２】

【従来の技術】ディジタルのＣＭＯＳ半導体集積回路の
機能テストは、入力端子からテスト信号を入力し出力端
子から出てくる信号を期待値と比較する方法が一般的に
行われている。

【０００３】この方法はディジタルのＣＭＯＳ半導体集
積回路の論理動作をテストするには適しているが、ＣＭ
ＯＳ半導体集積回路を構成する各トランジスタや配線の
良否をテストするには不十分で有る事が知られている。
これを補うため、ＣＭＯＳ半導体集積回路の電源に流れ
る電流を測定する方法が考案されている。

【０００４】図３を用いてＣＭＯＳ半導体集積回路の電
源に流れる電流を測定する方法の原理を説明する。一般
にＣＭＯＳ半導体集積回路は外部からクロックが供給
し、そのクロックに同期して動作する。

【０００５】ＣＭＯＳ半導体集積回路では電源に電流が
流れ込むのは、前述のクロックが入力される時だけであ
る。ＣＭＯＳの消費電力が低いことが一般に知られてい
るのはこのためである。

【０００６】回路が前述のクロックに完全に同期してい
る回路の場合は、前述のクロックに十分同期して電流が
流れる。また完全に同期してない回路の場合でもクロッ
クが変化する付近で電流が増加する。

【０００７】図３は回路がクロックの立ち上がりにほぼ
同期して動作している場合を示している。それまでほと
んど流れていなかった電流はクロックの立ち上がりと共
に急激に増加する。一般的にＣＭＯＳ半導体集積回路の
内部の動作には充放電に伴う時間的遅延が存在するため
回路の信号の伝搬経路に従い回路は活性化し、同時に電
源に電流が流れる。

【０００８】図３中の正常電流で示すように、電流は前
述の時間的遅延に合わせて一定の分布を示す。一回のク
ロックによる信号の伝搬が全て終了すると、電流は極め
て小さくなり、次のクロックを入力するまで変化しなく
なる。

【０００９】ＣＭＯＳ半導体集積回路の中に何らかの故
障が在る場合ＣＭＯＳではクロックの変化付近以外でも
電流が増加したままになる事が良く知られている。図３
の異常電流はトランジスタが故障していて、完全に電流
をカットオフ出来ない状態を示している。

【００１０】図３中の測定点で示すように、クロックの
変化から離なれ、電流が十分小さく成った時点で電流を
測定すれば、出力端子から出てくる信号を期待値と比較
する方法を行わなくても、半導体集積回中のトランジス
タの故障を見つける事ができる。

【００１１】トランジスタが故障し異常電流が流れて
も、ＣＭＯＳの論理動作としては正しい場合いがある。
しかし異常電流のためＣＭＯＳ半導体集積回路自体の消
費電力は増加する。小型携帯機器等の低電力機器では、
僅かな消費電力の増加は重大であり、これは出力端子か
ら出てくる信号を期待値と比較する方法では検出できな
い。

【００１２】入力端子からテスト信号を入力し出力端子
から出てくる信号を期待値と比較する方法では、ＣＭＯ
Ｓ半導体集積回路中の故障の影響が出力端子に伝搬する
ように、テスト信号を入力する必要があるが、ＣＭＯＳ
半導体集積回路の論理によっては、テスト信号を作成す
るのが困難であったり、超大なテスト信号を入力する必
要が在ったりする。

【００１３】一方ＣＭＯＳ半導体集積回路の電源に流れ
る電流を測定する方法は、各ＣＭＯＳ回路の論理出力が
一度変化すれば良いので、少ないテスト信号で効率よく
故障を検出する事ができる。

【００１４】以上のようにＣＭＯＳ半導体集積回路の電
源に流れる電流を測定する方法には多くの利点が在る物
の、電流を測定するのに要する時間が電圧を比較する測
定法に比べ長いため、テストにかかるコストが大幅に増
大し十分実用化していない。

【００１５】図４を用いてＣＭＯＳ半導体集積回路の電
源に流れる電流を測定する方法が、測定時間を長くする
理由を説明する。

【００１６】被測定物であるＣＭＯＳ半導体集積回路４
２０は、高電位電源配線４０１と計低電位電源配線４０
２を介して、外部に設けられたテスト回路４００と接続
する。

【００１７】テスト回路４００は、正側に高電位電源配
線４０１を負側に電流測定用抵抗４０３を介して低電位
電源配線４０２を接続した電源４０４と、電流測定用抵
抗４０３の両端を入力とするアナログデジタル変換器
（以下Ａ／Ｄコンバータと呼ぶ）４０８と該Ａ／Ｄコン
バータ出力線４０９と期待値入力線４１１を入力とし比
較結果判定線４１２を出力とする比較器４１０とで構成
する。

【００１８】ＣＭＯＳ半導体集積回路４２０が動作を開
始すると、電源４０４から高電位電源線４０１を通過し
電流ｉが流れ出る。この電流はＣＭＯＳ半導体集積回路
４２０を通過し電流測定用抵抗４０３を通り電源４０４
に達する。

【００１９】電流ｉが電流測定用抵抗４０３に流れる事
により、電流測定用抵抗４０３の両端には電位差が発生
する。この電位差は電流測定用抵抗４０３の一方の端に
接続する高電位側入力線４０６ともう一方の端に接続す
る低電位側入力線４０７を介し、Ａ／Ｄコンバータ４０
８に到達する。

【００２０】Ａ／Ｄコンバータ４０８は電流測定用抵抗
４０３に流れる電流ｉに相当するデジタル信号を発生す
る。発生した信号はＡ／Ｄコンバータ出力線４０９を介
し比較器４１０に入力する。

【００２１】比較器４１０には期待値入力線４１１を介
して、テストに許される最大の電流値を表す期待値をデ
ジタル表現で入力する。Ａ／Ｄコンバータが出力した値
と期待値は比較器４１０の中で比較され、期待値を越え
た場合比較器結果判定線４１２に変化を引き起こす。

【００２２】一般にデジタル信号の処理は十分高速でだ
が、アナログデジタル変換には長い時間がかかる。電流
測定用抵抗４０３に流れる電流ｉは、一般的に微小な電
流であり、微小な電流を高精度に変換するには、よりい
っそう長い時間が必要になる。

【００２３】一般にＣＭＯＳ半導体集積回路の動作は十
分高速であり、これを実使用時の動作速度で動作させな
がら、上記に説明したＣＭＯＳ半導体集積回路の電源に
流れる電流の測定を行うのは極めて難しく、測定時でＣ
ＭＯＳ半導体集積回路の動作を停止し、前述のＡ／Ｄ変
換が終了するのを待つ必要がある。ＣＭＯＳ半導体集積
回路を実使用時の動作速度で動作させながら、電源に流
れる電流を計るのは事実上不可能である。

【００２４】一般的に、入力端子からテスト信号を入力
し出力端子から出てくる信号を期待値と比較する方法に
比べ、ＣＭＯＳ半導体集積回路の電源に流れる電流の測
定は、１００〜１０００倍も時間がかかる。このためテ
ストに掛かるコストを大幅に増大させる事になり、極限
られた場合を除き実用化出来ない。

【００２５】

【発明が解決しようとする課題】以上のようにＣＭＯＳ
半導体集積回路の電源に流れる電流を測定する方法は、
入力端子からテスト信号を入力し出力端子から出てくる
信号を期待値と比較する方法に比べ、測定に掛かる時間
が大幅に長くなるという課題がある。

【００２６】本発明の目的は上記の課題を解決して、測
定にかかる時間を大幅に短縮する半導体装置とその測定
方法を提供することである。

【００２７】

【課題を解決するための手段】本目的を達成するために
本発明の半導体装置は、内部回路とテスト回路と入出力
回路から構成し、該テスト回路は、内部回路の電源線に
直列に接続した抵抗体と、該抵抗体の両端の電位を正負
入力とする比較器と、比較器の出力を入力とするバッフ
ァー回路と、バッファー出力に接続したパッドと、該比
較器の電源線に直列に接続したＭＯＳトランジスタと、
該ＭＯＳトランジスタのゲートに接続したパッドで構成
することを特徴とする。

【００２８】前記比較器は、ソースとゲートがそれぞれ
同電位で、かつソースが高電位電源に接続した導電係数
が同一な２個のＰ型トランジスタと、該Ｐ型トランジス
タのドレインにそれぞれ接続し、ゲートが前記比較器の
正負入力にそれぞれ接続した導電係数が僅かに異なる２
個のＮ型トランジスタと、該２個のＮ型トランジスタの
ソースと低電位電源の間に接続したＮ型トランジスタで
構成することを特徴とする。

【００２９】前記比較器に於いて、導電係数が僅かに異
なる２個のＮ型トランジスタを、デプレッション型トラ
ンジスタで構成することを特徴とする。

【００３０】前記比較器は、ソースとゲートがそれぞれ
同電位で、かつソースが低電位電源に接続した導電係数
が同一な２個のＮ型トランジスタと、該Ｎ型トランジス
タのドレインにそれぞれ接続し、ゲートが前記比較器の
正負入力にそれぞれ接続した導電係数が僅かに異なる２
個のＰ型トランジスタと、該２個のＰ型ＮＯＳトランジ
スタのソースと高電位電源の間に接続したＰ型トランジ
スタで構成する事を特徴とする。

【００３１】本発明の半導体装置では、ＣＭＯＳ半導体
集積回路の電源に流れる電流が正常であるか否かを、半
導体装置内部で電圧に変換し半導体装置外部に出力すた
め、外部に設けるテスト回路中にＡ／Ｄコンバータを必
要としない。

【００３２】また本発明の半導体装置では、ＣＭＯＳ半
導体集積回路の電源に流れる電流を測定する方法を、入
力端子からテスト信号を入力し出力端子から出てくる信
号を期待値と比較する方法とほぼ同一な時間で行う事を
可能にしている。

【００３３】

【発明の実施の形態】図１（ｂ）は本発明のＣＭＯＳ半
導体集積回路の構成を説明する図であり、内部回路１２
０と入出力１２１とテスト回路１２２で構成する事を示
している。

【００３４】図１（ａ）は図１（ｂ）中の入出回路１２
１とテスト回路１２２のより詳しい構成を示す図であ
り、ＣＭＯＳ半導体集積回路の電源に流れる電流を電圧
に変換する回路を備えている所を表している。はじめに
図１（ａ）を用いて、本発明の実施例に於ける半導体装
置の構成を説明する。

【００３５】図１（ａ）の入出力回路１２１において、
入出力パッド１１２は通常複数存在し、内部回路１２０
の外部との信号の受け渡しを行うと共に、テスト時には
テスト信号を入力したり内部回路１２０の状態を外部に
出力したりするのに用いる。

【００３６】高電位電源パッド１００は半導体装置内部
の高電位電源配線１０５に接続し、低電位電源パッド１
０２は半導体装置内部の低電位電源配線１０６に接続す
る。

【００３７】測定対象である内部回路１２０は、高電位
電源配線１０５と電流測定用抵抗１０１を直列に介し
て、低電位電源配線１０６と接続する。

【００３８】電流測定用抵抗１０１の高電位端は、比較
器高電位側入力線１０７を介して、比較器１１４の高電
位入力に接続し、電流測定用抵抗１０１の低電位端は、
比較器低電位側入力線１０８を介して、比較器１１４の
低電位入力に接続する。

【００３９】比較器１１４の低電位電源は、半導体内部
の低電位電源配線１０６に、比較器１１４の高電位電源
は、比較器高電位電源配線１１６を介してテスト制御用
トランジスタ１１３に接続し、更にテスト制御用トラン
ジスタ１１３を半導体内部の高電位電源配線１０５に接
続する。この例ではテスト制御用トランジスタ１１３
は、Ｐ型トランジスタである。

【００４０】テスト制御用トランジスタ１１３のゲート
入力は、テスト制御線１０９を介して、テスト制御パッ
ド１０３に接続する。

【００４１】比較器１１４の出力は、比較器出力線１１
０を介し、バッファー回路１１５の入力に接続する。バ
ッファー回路１１５の出力はテスト出力線１１１を介
し、テスト出力パッド１０４に接続する。

【００４２】電流測定用抵抗１０１は、内部回路１２０
の回路動作の妨げにならない程度に低く無くてはならな
い。

【００４３】更に、比較器１１４の例を図２（ａ）で説
明する。比較器は差動増幅器として知られる回路構成に
なっている。比較器高電位電源配線１１６には、Ｐ型の
負荷トランジスタ２０１と２０２のソースが接続する。
Ｐ型の負荷トランジスタ２０１と２０２はトランジスタ
の導電係数が全く同じ必要がある。

【００４４】Ｐ型の負荷トランジスタ２０１と２０２の
ゲート入力は、互いに接続し、更に一方の負荷トランジ
スタ２０２のドレインに接続する。

【００４５】Ｐ型の負荷トランジスタ２０１のドレイン
は比較器出力線１１０に接続し、更にＮ型トランジスタ
２０３のドレインに接続する。同じくＰ型の負荷トラン
ジスタ２０２のドレインはＮ型トランジスタ２０４のド
レインに接続する。

【００４６】Ｎ型トランジスタ２０３と２０４のソース
は互いに接続し、更に電流制限Ｎ型トランジスタ２０５
のドレインに接続する。電流制限Ｎ型トランジスタ２０
５のソースは半導体半導体装置内部の低電位電源線１０
６に接続する。

【００４７】Ｎ型トランジスタ２０３のゲート入力に
は、比較器低電位側入力線１０８を接続し、Ｎ型トラン
ジスタ２０４のゲート入力には、比較器高電位側入力線
１０７を接続する。更に電流制限Ｎ型トランジスタ２０
５のゲート入力２０６には、低電位電源線１０６との間
に一定電圧を印可する。

【００４８】Ｎ型トランジスタ２０３と２０４の導電係
数を僅かに異なるようにする。Ｎ型トランジスタ２０３
導電係数がＮ型トランジスタ２０４の導電係数より大き
い場合と、その逆の場合とでは比較器１１４の動作に差
があるが、本発明に於ける測定方法の説明で詳述する。

【００４９】更に、Ｎ型トランジスタ２０３と２０４は
デプレッション型トランジスタで構成する。電流測定用
抵抗１０１は、内部回路１２０の回路動作の妨げになら
ない程度に低い。このため電流測定用抵抗１０１の両端
に発生する電位差は小さく、比較器低電位側入力線１０
８あるいは、比較器高電位側入力線１０７と低電位電源
線１０６との間の電位差も小さい。即ちＮ型トランジス
タ２０３と２０４のゲートソース間電位差は小さく、エ
ンハンスメント型トランジスタでは、ゲートソース間の
電位差がトランジスタのしきい値以下となり動作できな
くなる。これを防ぐために、Ｎ型トランジスタ２０３と
２０４はデプレッション型トランジスタで構成する。

【００５０】次に図１、図２を用いて本発明に於ける測
定方法を説明する。ＣＭＯＳ半導体集積回路を通常の目
的で動作させるときは、テスト制御パッド１０３を高電
位電源パッド１０１と同電位にする。これによりテスト
制御用トランジスタ１１３はＯＦＦし比較器１１４は動
作しない。この場合は、テスト出力パッド１０４に発生
する信号は意味を持たない。

【００５１】ＣＭＯＳ半導体集積回路に流れる電流を測
定する場合は、テスト制御パッド１０３を低電位電源パ
ッド１０２と同電位にする。これによりテスト制御用ト
ランジスタ１１３はＯＮし比較器１１４は正しく動作す
る。

【００５２】比較器１１４が正しく動作している状態
で、入力端子から何らかのテスト信号を内部回路１２０
に入力し、動作させる。内部回路１２０には、図３で説
明したように、クロックにほぼ同期して電流ｉが流れ
る。

【００５３】電流ｉは電流測定用抵抗１０１に流れ込み
電位差を発生する。この電位差を比較器高電位側入力線
１０７と比較器低電位側入力線１０８を介して、比較器
１１４に入力する。

【００５４】比較器１１４を構成するＮ型トランジスタ
２０３と２０４は導電係数が僅かに異なる。例として、
Ｎ型トランジスタ２０３の導電係数をＮ型トランジスタ
２０４の導電係数より大きくすれば、比較器高電位側入
力線１０７と比較器低電位側入力線１０８の間に電位差
が無くても、比較器出力線１１０は低電位電源の電位と
なり、バッファー回路１１５を通してテスト出力パッド
１０４も低電位電源の電位になる。

【００５５】図３の測定点で正常電流が内部回路１２０
に流れた場合を考えると、電流測定用抵抗１０１に流れ
る電流は零に近く、電流測定用抵抗１０１の両端には電
位差は発生しない。従って上述したようにテスト出力パ
ッド１０４は低電位電源の電位になる。

【００５６】次に、図３の測定点で以上電流が内部回路
１２０に流れた場合を考えると、電流測定用抵抗１０１
に流れる電流ｉは、異常タイミングでは零に近くならな
い。つまり電流測定用抵抗１０１の両端に電位差が発生
したままになる。

【００５７】この電位差を比較器１１４に入力する。Ｎ
型トランジスタ２０４のゲート電位は、Ｎ型トランジス
タ２０３のゲート電位より大きくなる。このためＮ型ト
ランジスタ２０４はＮ型トランジスタ２０３に比べより
ＯＮする。従って比較器出力線１１０は高電位電源の電
位に変化する。バッファー回路１１５を通してテスト出
力パッド１０４も高電位電源の電位に変化する。

【００５８】テスト出力パッド１０４の電位を、高電位
電源の電位に等しい時を１信号、低電位電源の電位に等
しい時を０信号と呼べば、本発明によって、半導体内部
に流れる電流の測定が、出力端子から出てくる信号を期
待値と比較する従来の方法と同一である事がわかる。

【００５９】本実施例では、正常電流の期待値はいつで
も０信号であり、ＣＭＯＳ半導体集積回路内部の故障を
示す異常電流の期待値は１信号である。期待値の比較は
電位の比較であり、電流を電圧に変換する必要は無い。
従って測定はＣＭＯＳ半導体集積回路を必要な速さで動
作させながら測定する事が可能である。

【００６０】一般に異常電流は一定値では無く、ＣＭＯ
Ｓ半導体集積回路の構成や、製造方法によって変わると
予想される。従って異常電流の最下限はテストを行う目
的によって変わってくる。異常電流の最下限を越えると
ころで比較器１１４の出力が変化するよう、Ｎ型トラン
ジスタ２０３と２０４の導電係数の値を設定すればよ
い。

【００６１】ＭＯＳトランジスタの導電係数は、チャネ
ル幅とチャネル長の比に比例する。つまりＮ型トランジ
スタ２０３と２０４の導電係数の設定は、チャネル幅あ
るいはチャネル長の設計で調整する。

【００６２】更に、図３の測定点に於ける正常電流もＣ
ＭＯＳ半導体集積回路の構成や、製造方法によって必ず
しも零では無い。しかし正常電流の時は零、異常電流の
時は零より明らかに大きいと判断できるように、電流測
定抵抗１０１を設定すればよい。

【００６３】以上の実施例は、Ｎ型トランジスタ２０３
の導電係数がＮ型トランジスタ２０４の導電係数より大
きく、テスト出力パッド１０４に現れる信号が、正常電
流の時は０信号であり、異常電流の時は１信号であっ
た。逆にＮ型トランジスタ２０４の導電係数がＮ型トラ
ンジスタ２０３の導電係数より大きい場合は、テスト出
力パッド１０４に現れる信号は、正常電流の時は１信号
であり、異常電流の時は０信号のなるのは容易に類推で
きる。

【００６４】図２（ｂ）は比較器１１４の別の実施例を
示している。比較器低電位電源配線１０６には、Ｎ型の
負荷トランジスタ２１１と２１２のソースが接続する。
Ｎ型の負荷トランジスタ２１１と２１２はトランジスタ
の導電係数が全く同じ必要がある。

【００６５】Ｎ型の負荷トランジスタ２１１と２１２の
ゲート入力は、互いに接続し、更に一方の負荷トランジ
スタ２１２のドレインに接続する。

【００６６】Ｎ型の負荷トランジスタ２１１のドレイン
は比較器出力線１１０に接続し、更にＰ型トランジスタ
２１３のドレインに接続する。同じくＮ型の負荷トラン
ジスタ２１２のドレインはＰ型トランジスタ２１４にの
ドレインに接続する。

【００６７】Ｐ型トランジスタ２１３と２１４のソース
は互いに接続し、更に電流制限Ｐ型トランジスタ２１５
のドレインに接続する。電流制限Ｐ型トランジスタ２１
５のソースは半導体半導体装置内部の高電位電源線１１
６に接続する。

【００６８】Ｐ型トランジスタ２１３のゲート入力に
は、比較器低電位側入力線１０８を接続し、Ｐ型トラン
ジスタ２１４のゲート入力には、比較器高電位側入力線
１０７を接続する。更に電流制限トランジスタ２１５の
ゲート入力２１６には、高電位電源線１１６との間に一
定電圧を印可する。

【００６９】Ｐ型トランジスタ２１３と２１４の導電係
数を僅かに異なるようにする。Ｐ型トランジスタ２１３
導電係数がＰ型トランジスタ２１４の導電係数より大き
い場合と、その逆の場合とでは比較器１１４の動作に差
があるが、これは前述の実施例と同一になる。

【００７０】図２（ｂ）に示す実施例にに於ける測定方
法は、図２（ａ）に示した例と同じであり、どちらの場
合も、ＣＭＯＳ半導体集積回路の電源に流れる電流を測
定する方法を、入力端子からテスト信号を入力し出力端
子から出てくる信号を期待値と比較する方法とほぼ同一
な時間で行う事を可能にしている。

【図面の簡単な説明】

【図１】本発明の実施例における半導体装置の構成を示
す回路図である。

【図２】本発明の実施例における比較器の構成を示す回
路図である。

【図３】半導体集積回路の電源に流れる電流を測定する
方法の原理を説明する図である。

【図４】従来例の測定法を説明する回路図である。

【符号の説明】

１００ 高電位電源パッド １０１ 電流測定用パッド １０２ 低電位電源パッド １０３ テスト制御用パッド １０４ テスト出力パッド １０５ 高電位電源線 １０６ 比較器低電位電源線 １０７ 比較器高電位側入力線 １０８ 比較器低電位側入力線 １０９ テスト制御線 １１０ 比較器出力線 １１１ テスト出力線 １１３ テスト制御用トランジスタ １１４ 比較器 １１５ バッファー回路 １１６ 比較器高電位電源線 １２０ 内部回路 １２１ 入出力回路 １２２ テスト回路 ２０１、２０２ Ｐ型負荷トランジスタ ２０３ 第１のＮ型トランジスタ ２０４ 第２のＮ型トランジスタ ２０５ 電流制限Ｎ型トランジスタ ２０６ 電流制限Ｎ型トランジスタのゲート ２１１、２０２ Ｎ型負荷トランジスタ ２１３ 第１のＰ型トランジスタ ２１４ 第２のＰ型トランジスタ ２１５ 電流制限Ｐ型トランジスタ ２１６ 電流制限Ｐ型トランジスタのゲート ４００ テスト回路 ４０１ 高電位電源配線 ４０２ 低電位電源配線 ４０３ 電流測定用抵抗 ４０４ 電源 ４０６ 高電位側入力線 ４０７ 低電位側入力線 ４０８ Ａ／Ｄコンバータ ４０９ Ａ／Ｄコンバータ出力線 ４１０ 比較器 ４１１ 期待値入力線 ４１２ 比較結果判定線

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ＣＭＯＳ半導体で構成し、内部回路とテ
   スト回路と入出力回路からなる半導体装置であって、前
   記テスト回路は前記内部回路の電源線に直列に接続した
   抵抗体と、該抵抗体の両端の電位を正負入力とする比較
   器と、該比較器の出力を入力とするバッファー回路と、
   該バッファー回路のバッファー出力に接続したパッド
   と、前記比較器の電源線に直列に接続したＭＯＳトラン
   ジスタと、該ＭＯＳトランジスタのゲートに接続したパ
   ッドで構成する事を特徴とする半導体装置。
2. 【請求項２】 前記比較器において、ソースとゲートが
   それぞれ同電位でかつソースが高電位電源に接続した導
   電係数が同一な２個のＰ型トランジスタと、該Ｐ型トラ
   ンジスタのドレインにそれぞれ接続し、ゲートが前記比
   較器の正負入力にそれぞれ接続し、導電係数が僅かに異
   なる２個のＮ型トランジスタと、該２個のＮ型トランジ
   スタのソースと低電位電源の間に接続したＮ型トランジ
   スタで構成する事を特徴とする請求項１に記載の半導体
   装置。
3. 【請求項３】 前記比較器に於いて、導電係数が僅かに
   異なる２個のＮ型トランジスタを、デプレッション型で
   構成する事を特徴とする請求項１に記載の半導体装置。
4. 【請求項４】 前記比較器において、ソースとゲートが
   それぞれ同電位で、かつソースが低電位電源に接続した
   導電係数が同一な２個のＮ型トランジスタと、該Ｎ型ト
   ランジスタのドレインにそれぞれ接続し、ゲートが前記
   比較器の正負入力にそれぞれ接続し、導電係数が僅かに
   異なる２個のＰ型トランジスタと、該２個のＰ型トラン
   ジスタのソースと高電位電源の間に接続したＰ型トラン
   ジスタで構成する事を特徴とする請求項１に記載の半導
   体装置。
5. 【請求項５】 ＣＭＯＳ半導体で構成し、内部回路とテ
   スト回路と入出力回路からなり、前記テスト回路は内部
   回路の電源線に直列に接続した抵抗体と、該抵抗体の両
   端の電位を正負入力とする比較器と、該比較器の出力を
   入力とするバッファー回路と、該バッファー回路のバッ
   ファー出力に接続したパッドと、前記比較器の電源線に
   直列に接続したＭＯＳトランジスタと、該ＭＯＳトラン
   ジスタのゲートに接続したパッドで構成した半導体装置
   の測定方法であって、前記入出力回路から入力するクロ
   ックの変化点に同期し、該内部回路を流れる電流で前記
   抵抗に発生する電圧を、前記比較器で１或いは０の電位
   に変換し、前記バッファー回路を介し前記バッファー出
   力に接続したパッドに出力し、さらに前記クロックの変
   化点から離れた時点で前記バッファー出力に接続した出
   力の電位を測定する事を特徴とする半導体装置の測定方
   法。