JPH10253984A5 - - Google Patents
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- Publication number
- JPH10253984A5 JPH10253984A5 JP1997054405A JP5440597A JPH10253984A5 JP H10253984 A5 JPH10253984 A5 JP H10253984A5 JP 1997054405 A JP1997054405 A JP 1997054405A JP 5440597 A JP5440597 A JP 5440597A JP H10253984 A5 JPH10253984 A5 JP H10253984A5
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- storage capacitor
- liquid crystal
- semiconductor layer
- signal lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Description
【００１６】
【課題を解決するための手段】
上記課題を解決するために、本発明は、第１の基板と、第２の基板と、上記第１の基板と上記第２の基板との間に挟持された液晶と、上記第１の基板上に形成された複数のドレイン信号線と複数の保持容量配線と、上記第１の基板上にマトリクス状に配置形成され、スイッチング素子を有する複数の画素領域と、上記画素領域毎に設けられた保持容量素子とを有し、上記保持容量素子は、上記保持容量配線と上記スイッチング素子に接続された半導体層との間で形成されており、上記ドレイン信号線に沿って形成されていることを特徴とする。
また、第１の基板と、第２の基板と、上記第１の基板と上記第２の基板との間に挟持された液晶と、上記第１の基板上に形成されたゲート信号線とドレイン信号線と、上記ゲート信号線と上記ドレイン信号線とに接続された薄膜トランジスタと、上記薄膜トランジスタに接続された画素電極と、保持容量配線とを有する液晶表示装置であって、上記薄膜トランジスタと上記画素電極とに接続された半導体層と、上記保持容量配線との間で保持容量素子が形成され、上記保持容量素子は上記ドレイン信号線に沿って形成されていることを特徴とする。
また、上記保持容量素子を形成する上記半導体層と上記薄膜トランジスタのソース電極を形成する半導体層とは同一の層であることを特徴とする。
また、上記第１の基板上に上記保持容量素子を形成する上記半導体層が形成され、上記半導体層の上に上記保持容量配線が形成され、上記保持容量配線の上に上記画素電極が形成されていることを特徴とする。
【課題を解決するための手段】
上記課題を解決するために、本発明は、第１の基板と、第２の基板と、上記第１の基板と上記第２の基板との間に挟持された液晶と、上記第１の基板上に形成された複数のドレイン信号線と複数の保持容量配線と、上記第１の基板上にマトリクス状に配置形成され、スイッチング素子を有する複数の画素領域と、上記画素領域毎に設けられた保持容量素子とを有し、上記保持容量素子は、上記保持容量配線と上記スイッチング素子に接続された半導体層との間で形成されており、上記ドレイン信号線に沿って形成されていることを特徴とする。
また、第１の基板と、第２の基板と、上記第１の基板と上記第２の基板との間に挟持された液晶と、上記第１の基板上に形成されたゲート信号線とドレイン信号線と、上記ゲート信号線と上記ドレイン信号線とに接続された薄膜トランジスタと、上記薄膜トランジスタに接続された画素電極と、保持容量配線とを有する液晶表示装置であって、上記薄膜トランジスタと上記画素電極とに接続された半導体層と、上記保持容量配線との間で保持容量素子が形成され、上記保持容量素子は上記ドレイン信号線に沿って形成されていることを特徴とする。
また、上記保持容量素子を形成する上記半導体層と上記薄膜トランジスタのソース電極を形成する半導体層とは同一の層であることを特徴とする。
また、上記第１の基板上に上記保持容量素子を形成する上記半導体層が形成され、上記半導体層の上に上記保持容量配線が形成され、上記保持容量配線の上に上記画素電極が形成されていることを特徴とする。
Claims (4)
- 第１の基板と、第２の基板と、上記第１の基板と上記第２の基板との間に挟持された液晶と、上記第１の基板上に形成された複数のドレイン信号線と複数の保持容量配線と、上記第１の基板上にマトリクス状に配置形成され、スイッチング素子を有する複数の画素領域と、上記画素領域毎に設けられた保持容量素子とを有し、
上記保持容量素子は、上記保持容量配線と上記スイッチング素子に接続された半導体層との間で形成されており、上記ドレイン信号線に沿って形成されていることを特徴とする液晶表示装置。 - 第１の基板と、第２の基板と、上記第１の基板と上記第２の基板との間に挟持された液晶と、上記第１の基板上に形成されたゲート信号線とドレイン信号線と、上記ゲート信号線と上記ドレイン信号線とに接続された薄膜トランジスタと、上記薄膜トランジスタに接続された画素電極と、保持容量配線とを有する液晶表示装置であって、
上記薄膜トランジスタと上記画素電極とに接続された半導体層と、上記保持容量配線との間で保持容量素子が形成され、
上記保持容量素子は上記ドレイン信号線に沿って形成されていることを特徴とする液晶表示装置。 - 上記保持容量素子を形成する上記半導体層と上記薄膜トランジスタのソース電極を形成する半導体層とは同一の層であることを特徴とする請求項２に記載の液晶表示装置。
- 上記第１の基板上に上記保持容量素子を形成する上記半導体層が形成され、上記半導体層の上に上記保持容量配線が形成され、上記保持容量配線の上に上記画素電極が形成されていることを特徴とする請求項２に記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5440597A JPH10253984A (ja) | 1997-03-10 | 1997-03-10 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5440597A JPH10253984A (ja) | 1997-03-10 | 1997-03-10 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10253984A JPH10253984A (ja) | 1998-09-25 |
| JPH10253984A5 true JPH10253984A5 (ja) | 2005-01-06 |
Family
ID=12969799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5440597A Pending JPH10253984A (ja) | 1997-03-10 | 1997-03-10 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10253984A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002372703A (ja) * | 2001-04-11 | 2002-12-26 | Sanyo Electric Co Ltd | 表示装置 |
| JP5194714B2 (ja) * | 2003-06-02 | 2013-05-08 | セイコーエプソン株式会社 | 電気光学装置及びこれを備えた電子機器 |
| JP4179199B2 (ja) | 2003-06-02 | 2008-11-12 | セイコーエプソン株式会社 | 電気光学装置及びこれを備えた電子機器 |
-
1997
- 1997-03-10 JP JP5440597A patent/JPH10253984A/ja active Pending
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