JPH10256391A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10256391A JPH10256391A JP9052668A JP5266897A JPH10256391A JP H10256391 A JPH10256391 A JP H10256391A JP 9052668 A JP9052668 A JP 9052668A JP 5266897 A JP5266897 A JP 5266897A JP H10256391 A JPH10256391 A JP H10256391A
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Abstract
(57)【要約】
【課題】 半導体装置の製造方法に関し、半導体装置に
設ける酸化膜の厚さを、一度の酸化工程のみで局所的に
任意に制御する。 【解決手段】 半導体基板１上に塩素を含んだ酸化膜
４，５を設けたのち、その酸化膜４，５上にフッ素濃度
が局所的に異なる導電体膜８を設け、熱処理を行うこと
によって酸化膜４，５の膜厚を局所的に制御する。
設ける酸化膜の厚さを、一度の酸化工程のみで局所的に
任意に制御する。 【解決手段】 半導体基板１上に塩素を含んだ酸化膜
４，５を設けたのち、その酸化膜４，５上にフッ素濃度
が局所的に異なる導電体膜８を設け、熱処理を行うこと
によって酸化膜４，５の膜厚を局所的に制御する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関するものであり、特に、ＭＯＳ型半導体装置にお
けるゲート酸化膜の膜厚の局所的制御方法に特徴のある
半導体装置の製造方法に関するものである。
法に関するものであり、特に、ＭＯＳ型半導体装置にお
けるゲート酸化膜の膜厚の局所的制御方法に特徴のある
半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の製造工程においては、配線
層や電極、或いは、絶縁層の形成のために半導体基板上
への薄膜の成長プロセスが繰り返されており、特に、Ｍ
ＯＳ型半導体装置においては、一つのチップ内に機能の
異なる複数のＭＯＳＦＥＴを構成するために、機能の異
なるＭＯＳＦＥＴ毎にゲート酸化膜の膜厚を変えること
が必要になり、そのために、さらに多くの成長プロセス
が繰り返されている。
層や電極、或いは、絶縁層の形成のために半導体基板上
への薄膜の成長プロセスが繰り返されており、特に、Ｍ
ＯＳ型半導体装置においては、一つのチップ内に機能の
異なる複数のＭＯＳＦＥＴを構成するために、機能の異
なるＭＯＳＦＥＴ毎にゲート酸化膜の膜厚を変えること
が必要になり、そのために、さらに多くの成長プロセス
が繰り返されている。
【０００３】例えば、熱酸化によりゲート酸化膜を形成
したのち、ゲート電極等となる導電体膜を堆積し、次い
で、所定領域における導電体膜のみをパターニングして
形成したゲート電極をマスクとしてイオン注入を行って
ソース・ドレイン領域を形成する。
したのち、ゲート電極等となる導電体膜を堆積し、次い
で、所定領域における導電体膜のみをパターニングして
形成したゲート電極をマスクとしてイオン注入を行って
ソース・ドレイン領域を形成する。
【０００４】次いで、所定領域を被覆し、異なる特性の
素子を形成する領域の導電体膜及びゲート酸化膜を除去
したのち、新たに熱酸化を行い、所定領域におけるゲー
ト酸化膜とは膜厚の異なるゲート酸化膜を形成し、次い
で、ゲート電極等となる導電体膜を堆積したのちパター
ニングして形成したゲート電極をマスクとしてイオン注
入を行ってソース・ドレイン領域を形成し、一つのチッ
プ内に特性の異なるＭＯＳＦＥＴを設けている。
素子を形成する領域の導電体膜及びゲート酸化膜を除去
したのち、新たに熱酸化を行い、所定領域におけるゲー
ト酸化膜とは膜厚の異なるゲート酸化膜を形成し、次い
で、ゲート電極等となる導電体膜を堆積したのちパター
ニングして形成したゲート電極をマスクとしてイオン注
入を行ってソース・ドレイン領域を形成し、一つのチッ
プ内に特性の異なるＭＯＳＦＥＴを設けている。
【０００５】この場合には、ゲート酸化膜の膜厚の制御
性は良好であるものの、ゲート絶縁膜の形成工程が２回
となり、さらに、ゲート電極の形成工程を共有すること
ができないので、製造工程が増加し、スループットが低
いという問題がある。
性は良好であるものの、ゲート絶縁膜の形成工程が２回
となり、さらに、ゲート電極の形成工程を共有すること
ができないので、製造工程が増加し、スループットが低
いという問題がある。
【０００６】また、他の方法としては、熱酸化によりゲ
ート酸化膜を形成したのち、所定領域のゲート酸化膜を
除去したのち、再び全面を熱酸化してゲート酸化膜を形
成することによって、所定領域を２度熱酸化して膜厚の
厚いゲート酸化膜にすると共に、その他の領域に薄いゲ
ート酸化膜を形成する。
ート酸化膜を形成したのち、所定領域のゲート酸化膜を
除去したのち、再び全面を熱酸化してゲート酸化膜を形
成することによって、所定領域を２度熱酸化して膜厚の
厚いゲート酸化膜にすると共に、その他の領域に薄いゲ
ート酸化膜を形成する。
【０００７】次いで、全面にゲート電極等となる導電体
膜を堆積したのちパターニングして形成したゲート電極
をマスクとしてイオン注入を行ってソース・ドレイン領
域を形成することによって、一つのチップ内に特性の異
なるＭＯＳＦＥＴを設けている。
膜を堆積したのちパターニングして形成したゲート電極
をマスクとしてイオン注入を行ってソース・ドレイン領
域を形成することによって、一つのチップ内に特性の異
なるＭＯＳＦＥＴを設けている。
【０００８】この場合には、ゲート電極の形成工程を共
有することができるので、製造工程数は少なくなるもの
の、先に形成されたゲート酸化膜は、後の酸化工程にお
いて酸化雰囲気に晒されるため、膜厚の制御性が悪いと
いう問題があり、かつ、酸化工程は２度のままである。
有することができるので、製造工程数は少なくなるもの
の、先に形成されたゲート酸化膜は、後の酸化工程にお
いて酸化雰囲気に晒されるため、膜厚の制御性が悪いと
いう問題があり、かつ、酸化工程は２度のままである。
【０００９】この様な問題を改善するために、フッ素
（Ｆ）或いは塩素（Ｃｌ）を選択的にイオン注入するこ
とによって、一度の酸化工程のままで局所的にゲート酸
化膜の膜厚を異なるようにすることが提案（必要なら
ば、特開平４−２０６７７４号公報参照）されているの
で、この従来のゲート酸化膜の膜厚制御方法を図５を参
照して説明する。
（Ｆ）或いは塩素（Ｃｌ）を選択的にイオン注入するこ
とによって、一度の酸化工程のままで局所的にゲート酸
化膜の膜厚を異なるようにすることが提案（必要なら
ば、特開平４−２０６７７４号公報参照）されているの
で、この従来のゲート酸化膜の膜厚制御方法を図５を参
照して説明する。
【００１０】図５（ａ）参照 まず、ｐ型シリコン基板３１に選択酸化によってフィー
ルド酸化膜３２を形成したのち、厚さ２０ｎｍのゲート
酸化膜３３，３４を形成し、次いで、Ｐ（リン）を１×
１０20ｃｍ-3含む厚さ１００ｎｍのアモルファスシリコ
ン膜３５を堆積させる。
ルド酸化膜３２を形成したのち、厚さ２０ｎｍのゲート
酸化膜３３，３４を形成し、次いで、Ｐ（リン）を１×
１０20ｃｍ-3含む厚さ１００ｎｍのアモルファスシリコ
ン膜３５を堆積させる。
【００１１】次いで、フォトレジスト層３６を設け、ゲ
ート酸化膜３３，３４の厚さを厚くしようとする領域の
みに開口部３７を形成し、この開口部３７を介してＦイ
オン３８の投影飛程がアモルファスシリコン膜３５／ゲ
ート酸化膜３３の界面に来るように、Ｆイオン３８を４
０ｋｅＶのエネルギーで１×１０13〜２×１０16ｃｍ -2
のドーズ量でイオン注入する。
ート酸化膜３３，３４の厚さを厚くしようとする領域の
みに開口部３７を形成し、この開口部３７を介してＦイ
オン３８の投影飛程がアモルファスシリコン膜３５／ゲ
ート酸化膜３３の界面に来るように、Ｆイオン３８を４
０ｋｅＶのエネルギーで１×１０13〜２×１０16ｃｍ -2
のドーズ量でイオン注入する。
【００１２】図５（ｂ）参照 次いで、フォトレジスト層３６を除去したのち、アモル
ファスシリコン層３５をパターニングしてゲート電極３
９，４０を形成したのち、Ｎ2 雰囲気中において、９０
０℃で３０分間の熱処理を行うことによってイオン注入
の損傷回復と、ゲート電極３９，４０内のＰの活性化を
行う。
ファスシリコン層３５をパターニングしてゲート電極３
９，４０を形成したのち、Ｎ2 雰囲気中において、９０
０℃で３０分間の熱処理を行うことによってイオン注入
の損傷回復と、ゲート電極３９，４０内のＰの活性化を
行う。
【００１３】この熱処理において、Ｆイオン３８を選択
的にイオン注入した領域におけるゲート酸化膜３３の厚
さは１０％程度増加するが、これは注入されたＦが、ゲ
ート酸化膜３３中においてＳｉ−Ｏ結合を切ってＳｉ−
Ｆ結合を形成し、Ｓｉ−Ｆ結合がＳｉ−Ｏ構造を引延
し、構造を緩和する作用があるため物理的膜厚が増加す
るためと考えられている。
的にイオン注入した領域におけるゲート酸化膜３３の厚
さは１０％程度増加するが、これは注入されたＦが、ゲ
ート酸化膜３３中においてＳｉ−Ｏ結合を切ってＳｉ−
Ｆ結合を形成し、Ｓｉ−Ｆ結合がＳｉ−Ｏ構造を引延
し、構造を緩和する作用があるため物理的膜厚が増加す
るためと考えられている。
【００１４】図５（ｃ）参照 次いで、ゲート電極３９，４０をマスクとしてイオン注
入することによってｎ型ソース・ドレイン領域４１，４
２を形成し、再び熱処理を行ってイオン注入による損傷
回復を行って、厚いゲート酸化膜３３を有するＭＯＳＦ
ＥＴと薄いゲート酸化膜３４を有するＭＯＳＦＥＴとを
１つのチップ内に設ける。
入することによってｎ型ソース・ドレイン領域４１，４
２を形成し、再び熱処理を行ってイオン注入による損傷
回復を行って、厚いゲート酸化膜３３を有するＭＯＳＦ
ＥＴと薄いゲート酸化膜３４を有するＭＯＳＦＥＴとを
１つのチップ内に設ける。
【００１５】なお、この様な膜厚制御のためのＦイオン
の注入は、アモルファスシリコン膜３５／ゲート酸化膜
３３の界面に限られるものではなく、アモルファスシリ
コン膜３５の中に止まるようにしても良いものであり、
さらに、Ｆイオンの代わりにＣｌイオンをイオン注入し
ても良いものである。
の注入は、アモルファスシリコン膜３５／ゲート酸化膜
３３の界面に限られるものではなく、アモルファスシリ
コン膜３５の中に止まるようにしても良いものであり、
さらに、Ｆイオンの代わりにＣｌイオンをイオン注入し
ても良いものである。
【００１６】
【発明が解決しようとする課題】しかし、この様な従来
のＦイオンの選択注入による酸化膜の膜厚制御方法は、
必ずしも充分な膜厚変化を得ることが出来ないという問
題がある。
のＦイオンの選択注入による酸化膜の膜厚制御方法は、
必ずしも充分な膜厚変化を得ることが出来ないという問
題がある。
【００１７】これは、本発明者等による検討では、Ｓｉ
−Ｏ結合の解離エネルギーは６２２ｋＪ／ｍｏｌと大き
いため、Ｆイオンの注入によってもＳｉ−Ｏ結合を十分
切ることができないためと考えられる。
−Ｏ結合の解離エネルギーは６２２ｋＪ／ｍｏｌと大き
いため、Ｆイオンの注入によってもＳｉ−Ｏ結合を十分
切ることができないためと考えられる。
【００１８】したがって、本発明は、半導体装置に設け
る酸化膜の厚さを、一度の酸化工程のみで局所的に任意
に制御することを目的とする。
る酸化膜の厚さを、一度の酸化工程のみで局所的に任意
に制御することを目的とする。
【００１９】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、また、図２は本発明の作用の説明図
であり、この図１及び図２を参照して本発明における課
題を解決するための手段を説明する。
成の説明図であり、また、図２は本発明の作用の説明図
であり、この図１及び図２を参照して本発明における課
題を解決するための手段を説明する。
【００２０】図１（ａ）乃至（ｂ）参照 （１）本発明は、半導体装置の製造方法において、半導
体基板１上に塩素を含んだ酸化膜４，５を設けたのち、
その酸化膜４，５上にフッ素濃度が局所的に異なる導電
体膜８を設け、熱処理を行うことによって酸化膜４，５
の膜厚を局所的に制御することを特徴とする。
体基板１上に塩素を含んだ酸化膜４，５を設けたのち、
その酸化膜４，５上にフッ素濃度が局所的に異なる導電
体膜８を設け、熱処理を行うことによって酸化膜４，５
の膜厚を局所的に制御することを特徴とする。
【００２１】この様に、酸化膜４，５中に塩素をドープ
すると共に、その上に設ける導電体膜８中のフッ素濃度
が局所的に異なるようにして熱処理を施すことによっ
て、酸化膜４，５の膜厚制御を容易に行うことができ
る。
すると共に、その上に設ける導電体膜８中のフッ素濃度
が局所的に異なるようにして熱処理を施すことによっ
て、酸化膜４，５の膜厚制御を容易に行うことができ
る。
【００２２】これは、Ｓｉ−Ｏ結合の解離エネルギーが
６２２ｋＪ／ｍｏｌであるのに対して、Ｓｉ−Ｃｌ結合
の解離エネルギーは３８６ｋＪ／ｍｏｌであるため、酸
化膜４，５中に予めＣｌをドープしておくことによっ
て、注入されたＦはＳｉ−Ｃｌ結合を切ってＳｉ−Ｆ結
合を形成するためと考えられ、Ｓｉ−Ｃｌ結合の解離エ
ネルギーは低いのでＳｉ−Ｆ結合（解離エネルギー：５
９１ｋＪ／ｍｏｌ）の形成が容易に行われ、したがっ
て、膜厚増加が十分に行われる。
６２２ｋＪ／ｍｏｌであるのに対して、Ｓｉ−Ｃｌ結合
の解離エネルギーは３８６ｋＪ／ｍｏｌであるため、酸
化膜４，５中に予めＣｌをドープしておくことによっ
て、注入されたＦはＳｉ−Ｃｌ結合を切ってＳｉ−Ｆ結
合を形成するためと考えられ、Ｓｉ−Ｃｌ結合の解離エ
ネルギーは低いのでＳｉ−Ｆ結合（解離エネルギー：５
９１ｋＪ／ｍｏｌ）の形成が容易に行われ、したがっ
て、膜厚増加が十分に行われる。
【００２３】図２参照 図２は、ＨＣｌを含む酸化雰囲気３で熱酸化して形成し
た厚さ７ｎｍの酸化膜４の膜厚の増加の、酸化膜４中に
おけるＣｌ濃度依存性、及び、厚さ５０ｎｍのアモルフ
ァスシリコン膜６上に厚さ１５０ｎｍのＷＳｉ膜７を形
成した導電体膜８にイオン注入したＦの濃度依存性を示
す図であり、熱処理条件はＮ2 雰囲気において、１００
０℃で３０分行ったものである。
た厚さ７ｎｍの酸化膜４の膜厚の増加の、酸化膜４中に
おけるＣｌ濃度依存性、及び、厚さ５０ｎｍのアモルフ
ァスシリコン膜６上に厚さ１５０ｎｍのＷＳｉ膜７を形
成した導電体膜８にイオン注入したＦの濃度依存性を示
す図であり、熱処理条件はＮ2 雰囲気において、１００
０℃で３０分行ったものである。
【００２４】図から明らかなように、酸化膜４中におけ
るＣｌ濃度が２×１０11ｃｍ-2の場合には、導電体膜８
中のＦの濃度が１×１０15ｃｍ-2の場合には、０．８ｎ
ｍ、Ｆの濃度が１．５×１０15ｃｍ-2の場合には、１．
４ｎｍの増加が見られ、また、酸化膜４中におけるＣｌ
濃度が３×１０13ｃｍ-2の場合には、Ｆの濃度が１×１
０15ｃｍ-2の場合には、１．１ｎｍ、Ｆの濃度が１．５
×１０15ｃｍ-2の場合には、１．６ｎｍの増加が見られ
た。
るＣｌ濃度が２×１０11ｃｍ-2の場合には、導電体膜８
中のＦの濃度が１×１０15ｃｍ-2の場合には、０．８ｎ
ｍ、Ｆの濃度が１．５×１０15ｃｍ-2の場合には、１．
４ｎｍの増加が見られ、また、酸化膜４中におけるＣｌ
濃度が３×１０13ｃｍ-2の場合には、Ｆの濃度が１×１
０15ｃｍ-2の場合には、１．１ｎｍ、Ｆの濃度が１．５
×１０15ｃｍ-2の場合には、１．６ｎｍの増加が見られ
た。
【００２５】なお、この場合、ＷＳｉ膜７の堆積に際し
ては、原料ガスとしてＳｉＨ4 とＷＦ6 を用いているの
で、ＷＦ6 から分解したＦの一部がＷＳｉ膜中にドープ
され、その濃度は１×１０15ｃｍ-2程度となるので、実
際のイオン注入は図のＦ濃度から約１×１０15ｃｍ-2だ
け引いた量となる。
ては、原料ガスとしてＳｉＨ4 とＷＦ6 を用いているの
で、ＷＦ6 から分解したＦの一部がＷＳｉ膜中にドープ
され、その濃度は１×１０15ｃｍ-2程度となるので、実
際のイオン注入は図のＦ濃度から約１×１０15ｃｍ-2だ
け引いた量となる。
【００２６】この様に、酸化膜４，５中に塩素をドープ
しておくことによって、Ｆを０．５×１０15ｃｍ-2だけ
イオン注入した場合、即ち、Ｆ濃度が１．５×１０15ｃ
ｍ-2の場合の膜厚の増加は、２０％（１．４ｎｍ／７ｎ
ｍ）〜２２．８（１．６ｎｍ／７ｎｍ）となり、図にお
ける傾向外挿から明らかなように、Ｆを注入量の増加と
ともに、さらに膜厚を増加させることが可能になる。
しておくことによって、Ｆを０．５×１０15ｃｍ-2だけ
イオン注入した場合、即ち、Ｆ濃度が１．５×１０15ｃ
ｍ-2の場合の膜厚の増加は、２０％（１．４ｎｍ／７ｎ
ｍ）〜２２．８（１．６ｎｍ／７ｎｍ）となり、図にお
ける傾向外挿から明らかなように、Ｆを注入量の増加と
ともに、さらに膜厚を増加させることが可能になる。
【００２７】（２）また、本発明は、上記（１）におい
て、酸化膜４，５中の塩素濃度を、酸化膜４，５形成工
程における塩素を含んだ酸化雰囲気３中の塩素濃度によ
って制御することを特徴とする。
て、酸化膜４，５中の塩素濃度を、酸化膜４，５形成工
程における塩素を含んだ酸化雰囲気３中の塩素濃度によ
って制御することを特徴とする。
【００２８】この様に、塩酸（ＨＣｌ）或いはディクロ
ルエチレン（ＤＣＥ）等の塩素を含んだ酸化雰囲気３中
での熱酸化により酸化膜４，５中に塩素をドープするこ
とによって、解離エネルギーの低いＳｉ−Ｃｌ結合を多
く含んだ均一な酸化膜４，５を一度の工程で形成するこ
とができる。
ルエチレン（ＤＣＥ）等の塩素を含んだ酸化雰囲気３中
での熱酸化により酸化膜４，５中に塩素をドープするこ
とによって、解離エネルギーの低いＳｉ−Ｃｌ結合を多
く含んだ均一な酸化膜４，５を一度の工程で形成するこ
とができる。
【００２９】（３）また、本発明は、上記（２）におい
て、酸化膜４，５中の塩素濃度を、１×１０11〜１×１
０14ｃｍ-2としたことを特徴とする。
て、酸化膜４，５中の塩素濃度を、１×１０11〜１×１
０14ｃｍ-2としたことを特徴とする。
【００３０】この様に、Ｃｌ濃度が１×１０11ｃｍ-2よ
り小さいと、注入されたフッ素イオン１０による酸化膜
４，５の膜厚の増加の程度が小さくなり、また、Ｃｌ濃
度が１×１０14ｃｍ-2より大きくなると、酸化膜４，５
の膜質の低下を招くことになるので、１×１０11〜１×
１０14ｃｍ-2の範囲が好適である。
り小さいと、注入されたフッ素イオン１０による酸化膜
４，５の膜厚の増加の程度が小さくなり、また、Ｃｌ濃
度が１×１０14ｃｍ-2より大きくなると、酸化膜４，５
の膜質の低下を招くことになるので、１×１０11〜１×
１０14ｃｍ-2の範囲が好適である。
【００３１】（４）また、本発明は、上記（１）乃至
（３）のいずれかにおいて、導電体膜８中のフッ素濃度
を、フッ素イオン１０のイオン注入によって制御するこ
とを特徴とする。
（３）のいずれかにおいて、導電体膜８中のフッ素濃度
を、フッ素イオン１０のイオン注入によって制御するこ
とを特徴とする。
【００３２】この様に、フッ素イオン１０を酸化膜４，
５の膜厚を厚くしたい領域にフォトレジストマスク９等
のイオン注入マスクを用いて選択的に注入することによ
って膜厚を局所的に制御することができ、膜厚制御のた
めの酸化工程及び酸化膜の除去工程が不要になる。
５の膜厚を厚くしたい領域にフォトレジストマスク９等
のイオン注入マスクを用いて選択的に注入することによ
って膜厚を局所的に制御することができ、膜厚制御のた
めの酸化工程及び酸化膜の除去工程が不要になる。
【００３３】（５）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、導電体膜８をパターニング
する前に、上記の熱処理を行うことを特徴とする。
（４）のいずれかにおいて、導電体膜８をパターニング
する前に、上記の熱処理を行うことを特徴とする。
【００３４】この様に、導電体膜８をパターニングする
前に熱処理を行うので、フッ素イオン１０は導電体膜８
中に存在すれば良く、従来の様に導電体膜８／酸化膜
４，５の界面にフッ素イオン１０の投影飛程が来るよう
に精確にイオン注入条件を制御する必要がなくなる。
前に熱処理を行うので、フッ素イオン１０は導電体膜８
中に存在すれば良く、従来の様に導電体膜８／酸化膜
４，５の界面にフッ素イオン１０の投影飛程が来るよう
に精確にイオン注入条件を制御する必要がなくなる。
【００３５】（６）また、本発明は、上記（１）乃至
（５）のいずれかにおいて、酸化膜４，５がゲート酸化
膜であり、また、導電体膜８をパターニングすることに
よってゲート電極を形成することを特徴とする。
（５）のいずれかにおいて、酸化膜４，５がゲート酸化
膜であり、また、導電体膜８をパターニングすることに
よってゲート電極を形成することを特徴とする。
【００３６】本発明の製造方法をＭＯＳ型半導体装置に
用いることによって、１チップ内の各ＭＯＳＦＥＴのゲ
ート酸化膜の厚さを、必要とする耐圧、或いは、印加さ
れるゲート電圧等に応じて任意に設定することができ
る。
用いることによって、１チップ内の各ＭＯＳＦＥＴのゲ
ート酸化膜の厚さを、必要とする耐圧、或いは、印加さ
れるゲート電圧等に応じて任意に設定することができ
る。
【００３７】
【発明の実施の形態】ここで、本発明の実施の形態の製
造工程を図３及び図４を参照して説明する。 図３（ａ）参照 まず、ｐ型シリコン基板１１の表面に熱酸化によりパッ
ド酸化膜（図示せず）を形成したのち、ＣＶＤ法によっ
てＳｉＮ膜（図示せず）を全面に堆積させ、素子形成領
域に堆積された部分が残るようにパターニングし、次い
で、このＳｉＮ膜を耐酸化マスクとして熱酸化すること
によって素子分離用の厚いフィールド酸化膜１２を形成
する。
造工程を図３及び図４を参照して説明する。 図３（ａ）参照 まず、ｐ型シリコン基板１１の表面に熱酸化によりパッ
ド酸化膜（図示せず）を形成したのち、ＣＶＤ法によっ
てＳｉＮ膜（図示せず）を全面に堆積させ、素子形成領
域に堆積された部分が残るようにパターニングし、次い
で、このＳｉＮ膜を耐酸化マスクとして熱酸化すること
によって素子分離用の厚いフィールド酸化膜１２を形成
する。
【００３８】次いで、ＳｉＮ膜パターン及びパッド酸化
膜を除去したのち、ＨＣｌをＯ2 に対して１〜２容量
％、例えば、１．６容量％混合したＨＣｌを含んだ酸化
雰囲気１３において、８００〜１０５０℃、例えば、１
０５０℃で熱酸化することによって厚さ３〜１０ｎｍ、
例えば、７ｎｍで、Ｃｌ濃度が１×１０11〜１×１０14
ｃｍ-2、例えば、２×１０11ｃｍ-2のゲート酸化膜１
４，１５を形成する。
膜を除去したのち、ＨＣｌをＯ2 に対して１〜２容量
％、例えば、１．６容量％混合したＨＣｌを含んだ酸化
雰囲気１３において、８００〜１０５０℃、例えば、１
０５０℃で熱酸化することによって厚さ３〜１０ｎｍ、
例えば、７ｎｍで、Ｃｌ濃度が１×１０11〜１×１０14
ｃｍ-2、例えば、２×１０11ｃｍ-2のゲート酸化膜１
４，１５を形成する。
【００３９】この場合、Ｃｌ濃度が１×１０11ｃｍ-2よ
り小さいと、注入されたＦイオンによる膜厚の増加の程
度が小さくなり、Ｃｌ濃度が１×１０14ｃｍ-2より大き
くなると、ゲート酸化膜１４，１５の膜質の低下を招く
ことになる。
り小さいと、注入されたＦイオンによる膜厚の増加の程
度が小さくなり、Ｃｌ濃度が１×１０14ｃｍ-2より大き
くなると、ゲート酸化膜１４，１５の膜質の低下を招く
ことになる。
【００４０】図３（ｂ）参照 次いで、ＣＶＤ法によって全面に厚さ１０〜１００ｎ
ｍ、例えば、５０ｎｍのアモルファスシリコン膜１６を
堆積させたのち、同じくＳｉＨ4 及びＷＦ6 を原料ガス
として用いたＣＶＤ法によって厚さ１００〜２００、例
えば、１５０ｎｍのＷＳｉ膜１７を堆積させる。
ｍ、例えば、５０ｎｍのアモルファスシリコン膜１６を
堆積させたのち、同じくＳｉＨ4 及びＷＦ6 を原料ガス
として用いたＣＶＤ法によって厚さ１００〜２００、例
えば、１５０ｎｍのＷＳｉ膜１７を堆積させる。
【００４１】なお、この場合には、アモルファスシリコ
ン膜１６の一部及びＷＳｉ膜１７には、ＷＦ6 から分解
したＦが１×１０15ｃｍ-2程度、必然的にドープされる
ことになる。
ン膜１６の一部及びＷＳｉ膜１７には、ＷＦ6 から分解
したＦが１×１０15ｃｍ-2程度、必然的にドープされる
ことになる。
【００４２】図３（ｃ）参照 次いで、ＤＲＡＭ（ダイナミック・ランダム・アクセス
・メモリ）を形成する領域におけるゲート酸化膜１４の
膜厚を厚くするために、フォトレジスト層１８に開口部
１９を設け、この開口部１９を介してＦイオン２０を１
０〜３０ｋｅＶ、例えば、２０ｋｅＶのエネルギーで２
×１０15ｃｍ-2のドーズ量をイオン注入する。
・メモリ）を形成する領域におけるゲート酸化膜１４の
膜厚を厚くするために、フォトレジスト層１８に開口部
１９を設け、この開口部１９を介してＦイオン２０を１
０〜３０ｋｅＶ、例えば、２０ｋｅＶのエネルギーで２
×１０15ｃｍ-2のドーズ量をイオン注入する。
【００４３】図４（ｄ）参照 次いで、フォトレジスト層１８を除去したのち、Ｎ2 雰
囲気中において、８００〜１０００℃、例えば、８５０
℃で、１０〜１２０分、例えば、２０分間熱処理を行う
ことによって、Ｆイオンがゲート酸化膜１４中に固相拡
散し、ゲート酸化膜１４中のＳｉ−Ｃｌ結合を切ってＳ
ｉ−Ｆ結合を形成することによって、ＤＲＡＭの形成領
域のゲート酸化膜１４の膜厚は１０ｎｍとなる。
囲気中において、８００〜１０００℃、例えば、８５０
℃で、１０〜１２０分、例えば、２０分間熱処理を行う
ことによって、Ｆイオンがゲート酸化膜１４中に固相拡
散し、ゲート酸化膜１４中のＳｉ−Ｃｌ結合を切ってＳ
ｉ−Ｆ結合を形成することによって、ＤＲＡＭの形成領
域のゲート酸化膜１４の膜厚は１０ｎｍとなる。
【００４４】この場合、アモルファスシリコン膜１６の
一部及びＷＳｉ膜１７にはＦが１×１０15ｃｍ-2程度ド
ープされているので、マイコンロジック形成領域のゲー
ト酸化膜１５の膜厚も１ｎｍ程度増加して約８ｎｍとな
る。
一部及びＷＳｉ膜１７にはＦが１×１０15ｃｍ-2程度ド
ープされているので、マイコンロジック形成領域のゲー
ト酸化膜１５の膜厚も１ｎｍ程度増加して約８ｎｍとな
る。
【００４５】図４（ｅ）参照 次いで、アモルファスシリコン膜１６及びＷＳｉ膜１７
をパターニングすることによってゲート電極２１，２２
を形成したのち、このゲート電極２１，２２及びフィー
ルド酸化膜１２をマスクとして、Ａｓイオンを加速エネ
ルギー２５ｋｅＶ、２×１０15ｃｍ-2のドーズ量でイオ
ン注入し、次いで、８５０℃の窒素雰囲気中で１０分間
熱処理することによって低抵抗のｎ型ソース・ドレイン
領域２３，２４を形成する。
をパターニングすることによってゲート電極２１，２２
を形成したのち、このゲート電極２１，２２及びフィー
ルド酸化膜１２をマスクとして、Ａｓイオンを加速エネ
ルギー２５ｋｅＶ、２×１０15ｃｍ-2のドーズ量でイオ
ン注入し、次いで、８５０℃の窒素雰囲気中で１０分間
熱処理することによって低抵抗のｎ型ソース・ドレイン
領域２３，２４を形成する。
【００４６】この様にして、一度のゲート酸化工程及び
一度のゲート電極形成用導電体膜の堆積工程によって、
約１０ｎｍの厚さのゲート酸化膜１４を有するＤＲＡＭ
用のＭＯＳＦＥＴと、約８ｎｍの厚さのゲート酸化膜１
５を有するマイコンロジック用のＭＯＳＦＥＴを１つの
チップ内に形成することができる。
一度のゲート電極形成用導電体膜の堆積工程によって、
約１０ｎｍの厚さのゲート酸化膜１４を有するＤＲＡＭ
用のＭＯＳＦＥＴと、約８ｎｍの厚さのゲート酸化膜１
５を有するマイコンロジック用のＭＯＳＦＥＴを１つの
チップ内に形成することができる。
【００４７】以上、本発明の実施の形態を説明したが、
Ｆイオンの注入量は、必要とする膜厚の増加量に応じて
図２等から適宜決定すれば良いものであり、また、Ｆの
導入法としてはイオン注入の代わりに拡散法を用いても
良いものである。
Ｆイオンの注入量は、必要とする膜厚の増加量に応じて
図２等から適宜決定すれば良いものであり、また、Ｆの
導入法としてはイオン注入の代わりに拡散法を用いても
良いものである。
【００４８】また、上記の実施の形態におけるＣｌを含
む酸化雰囲気は、ＨＣｌ＋Ｏ2 に限られるものではな
く、ＨＣｌ＋Ｏ2 ＋Ａｒを用いても良く、また、Ｃｌ源
もＨＣｌに限られるものではなく、ディクロルエチレン
（ＤＣＥ）を用いて良く、その場合の混合比は、Ｏ2 、
Ｏ2 ＋Ａｒ、或いは、Ｏ2 ＋Ｈ2 に対して０．５〜１．
５容量％が好適である。
む酸化雰囲気は、ＨＣｌ＋Ｏ2 に限られるものではな
く、ＨＣｌ＋Ｏ2 ＋Ａｒを用いても良く、また、Ｃｌ源
もＨＣｌに限られるものではなく、ディクロルエチレン
（ＤＣＥ）を用いて良く、その場合の混合比は、Ｏ2 、
Ｏ2 ＋Ａｒ、或いは、Ｏ2 ＋Ｈ2 に対して０．５〜１．
５容量％が好適である。
【００４９】また、上記の実施の形態におけるゲート電
極はアモルファスシリコン膜とＷＳｉ膜との多層構造に
なっているが、単層構造であっても良く、また、アモル
ファスシリコン膜は多結晶シリコン膜に置き換えても良
いものである。
極はアモルファスシリコン膜とＷＳｉ膜との多層構造に
なっているが、単層構造であっても良く、また、アモル
ファスシリコン膜は多結晶シリコン膜に置き換えても良
いものである。
【００５０】また、上記の実施の形態の説明において
は、２種類のゲート酸化膜の膜厚の異なるＭＯＳＦＥＴ
を形成しているが、３種類以上のゲート酸化膜の膜厚の
異なるＭＯＳＦＥＴを形成しても良いものであり、必要
とする耐圧、或いは、印加される電圧に応じて注入する
Ｆイオンの量を局所的に異なるようにすれば良い。
は、２種類のゲート酸化膜の膜厚の異なるＭＯＳＦＥＴ
を形成しているが、３種類以上のゲート酸化膜の膜厚の
異なるＭＯＳＦＥＴを形成しても良いものであり、必要
とする耐圧、或いは、印加される電圧に応じて注入する
Ｆイオンの量を局所的に異なるようにすれば良い。
【００５１】また、本発明においては典型的な実施の形
態として、ＭＯＳ型半導体装置におけるゲート酸化膜の
膜厚制御法として説明しているが、ゲート酸化膜に限ら
れるものではなく、また、ＭＯＳ型半導体装置に限られ
るものでもない。
態として、ＭＯＳ型半導体装置におけるゲート酸化膜の
膜厚制御法として説明しているが、ゲート酸化膜に限ら
れるものではなく、また、ＭＯＳ型半導体装置に限られ
るものでもない。
【００５２】なお、従来、ＭＯＳ構造における界面準位
を低減するために、塩酸酸化を行うことが提案されてお
り、本発明のゲート酸化膜の形成工程と類似しているも
のの、従来の塩酸酸化は界面準位の少ない良質の酸化膜
が得られない場合に採用する手法であり、近年のよう
に、良質で、且つ、１０ｎｍ程度の非常に薄いゲート酸
化膜が再現性良く得られている場合には必要とする工程
ではなく、本発明の酸化工程とは本質的に異なる技術思
想である。
を低減するために、塩酸酸化を行うことが提案されてお
り、本発明のゲート酸化膜の形成工程と類似しているも
のの、従来の塩酸酸化は界面準位の少ない良質の酸化膜
が得られない場合に採用する手法であり、近年のよう
に、良質で、且つ、１０ｎｍ程度の非常に薄いゲート酸
化膜が再現性良く得られている場合には必要とする工程
ではなく、本発明の酸化工程とは本質的に異なる技術思
想である。
【００５３】
【発明の効果】本発明によれば、一度のゲート酸化工程
及び一度のゲート電極堆積工程によって、一つのチップ
内にゲート酸化膜の膜厚の異なる複数種のＭＯＳＦＥＴ
を形成することができ、半導体装置の特性向上及び製造
歩留りの向上に寄与するところが大きい。
及び一度のゲート電極堆積工程によって、一つのチップ
内にゲート酸化膜の膜厚の異なる複数種のＭＯＳＦＥＴ
を形成することができ、半導体装置の特性向上及び製造
歩留りの向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の作用の説明図である。
【図３】本発明の実施の形態の途中までの製造工程の説
明図である。
明図である。
【図４】本発明の実施の形態の図３以降の製造工程の説
明図である。
明図である。
【図５】従来のゲート酸化膜の膜厚制御方法の説明図で
ある。
ある。
１ 半導体基板 ２ 素子分離絶縁膜 ３ 塩素を含んだ酸化雰囲気 ４ 酸化膜 ５ 酸化膜 ６ アモルファスシリコン膜 ７ ＷＳｉ膜 ８ 導電体膜 ９ フォトレジストマスク １０ フッ素イオン １１ ｐ型シリコン基板 １２ フィールド酸化膜 １３ ＨＣｌを含んだ酸化雰囲気 １４ ゲート酸化膜 １５ ゲート酸化膜 １６ アモルファスシリコン膜 １７ ＷＳｉ膜 １８ フォトレジスト層 １９ 開口部 ２０ Ｆイオン ２１ ゲート電極 ２２ ゲート電極 ２３ ｎ型ソース・ドレイン領域 ２４ ｎ型ソース・ドレイン領域 ３１ ｐ型シリコン基板 ３２ フィールド酸化膜 ３３ ゲート酸化膜 ３４ ゲート酸化膜 ３５ アモルファスシリコン膜 ３６ フォトレジスト層 ３７ 開口部 ３８ Ｆイオン ３９ ゲート電極 ４０ ゲート電極 ４１ ｎ型ソース・ドレイン領域 ４２ ｎ型ソース・ドレイン領域
Claims (6)
- 【請求項１】 半導体基板上に塩素を含んだ酸化膜を設
けたのち、前記酸化膜上にフッ素濃度が局所的に異なる
導電体膜を設け、熱処理を行うことによって前記酸化膜
の膜厚を局所的に制御することを特徴とする半導体装置
の製造方法。 - 【請求項２】 上記酸化膜中の塩素濃度を、酸化膜形成
工程における酸化雰囲気中の塩素濃度によって制御する
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 上記酸化膜中の塩素濃度を、１×１０11
〜１×１０14ｃｍ-2としたことを特徴とする請求項２記
載の半導体装置の製造方法。 - 【請求項４】 上記導電体膜中のフッ素濃度を、フッ素
イオンのイオン注入によって制御することを特徴とする
請求項１乃至３のいずれか１項に記載の半導体装置の製
造方法。 - 【請求項５】 上記導電体膜をパターニングする前に、
上記の熱処理を行うことを特徴とする請求項１乃至４の
いずれか１項に記載の半導体装置の製造方法。 - 【請求項６】 上記酸化膜がゲート酸化膜であり、ま
た、上記導電体膜をパターニングすることによってゲー
ト電極を形成することを特徴とする請求項１乃至５のい
ずれか１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9052668A JPH10256391A (ja) | 1997-03-07 | 1997-03-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9052668A JPH10256391A (ja) | 1997-03-07 | 1997-03-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256391A true JPH10256391A (ja) | 1998-09-25 |
Family
ID=12921259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9052668A Withdrawn JPH10256391A (ja) | 1997-03-07 | 1997-03-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256391A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6906391B2 (en) | 2002-06-12 | 2005-06-14 | Sanyo Electric Co., Ltd. | Semiconductor device having silicon oxide film |
-
1997
- 1997-03-07 JP JP9052668A patent/JPH10256391A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6906391B2 (en) | 2002-06-12 | 2005-06-14 | Sanyo Electric Co., Ltd. | Semiconductor device having silicon oxide film |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |