JPH10257077A - Ｎビットセットからｍビットセットを抽出するためのインタフェース装置、制御ユニット、および論理セル - Google Patents

Ｎビットセットからｍビットセットを抽出するためのインタフェース装置、制御ユニット、および論理セル

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JPH10257077A
JPH10257077A JP4738998A JP4738998A JPH10257077A JP H10257077 A JPH10257077 A JP H10257077A JP 4738998 A JP4738998 A JP 4738998A JP 4738998 A JP4738998 A JP 4738998A JP H10257077 A JPH10257077 A JP H10257077A
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ステフアーン・マルフリート・アルベルト・フアン・ホーヘンベムト
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Abstract

(57)【要約】 【課題】 選択手段のハードウェアの複雑さを低減した
インターフェース装置を提供する。 【解決手段】 ＭがＮより小さいとき、Ｎ個の入力ビッ
トセット（ＩＳ１，ＩＳ２，．．．，ＩＳＮ）からＭ個
の出力ビットセット（ＯＳ１，ＯＳ２，．．．，ＯＳ
Ｍ）を抽出するインタフェース装置（ＩＮＴ）であっ
て、Ｎ個の入力ビットセット（ＩＳ１，ＩＳ
２，．．．，ＩＳＮ）を一時的に格納する入力レジスタ
（ＩＲ）と、それぞれＮ−Ｍ＋１個の入力と一つの出力
を有するのＭ個のマルチプレクサ（ＭＵＸ１，ＭＵＸ
２，．．．，ＭＵＸＭ）を含むマルチプレクサバンク
（ＭＵＸ）、および出力ビットセットが適切な順序を維
持するように制御するマルチプレクサバンク（ＭＵＸ）
用の制御ユニット（ＣＴＲＬ）を備えるセレクタ（ＳＥ
Ｌ）とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は請求項１の非特徴部
分で定義されるインターフェース装置、請求項５の非特
徴部分で定義される論理セル、および請求項６の非特徴
部分で定義される制御ユニットに関する。
【０００２】
【従来の技術】このようなインターフェース装置は、当
技術分野では、たとえば「Ｄａｔａｉｎｔｅｒｆａｃｅ
ｍｅｃｈａｎｉｓｍ ｆｏｒ ｉｎｔｅｒｆａｃｉｎ
ｇｂｉｔ−ｐａｒａｌｌｅｌ ｄａｔａ ｂｕｓｅｓ
ｏｆ ｄｉｆｆｅｒｅｎｔｂｉｔ ｗｉｄｔｈ」という
名称の米国特許第４３０９７５４号から既に知られてい
る。
【０００３】該特許（第１欄、３９−４５行目参照）に
おいて、データレジスタという名称の入力レジスタ手段
と、セレクタ回路という名称の選択手段とを含むインタ
フェース機構が記載されている。このセレクタ回路は、
データレジスタに入るデータバスより狭い出力データバ
スにデータレジスタの一部を接続する。言い換えれば、
セレクタ回路は、出力ビットセット数が入力ビットセッ
ト数よりも小さい場合に、入力ビットセットから出力ビ
ットセットを抽出する。
【０００４】このようなインターフェース装置は、複数
のデータハンドリングユニットがインターフェース装置
の出力側に接続され、異なる別のデータハンドリングユ
ニットが、装置の入力側に同時に入るデータの一部だけ
を備える必要がある場合に、特に有用である。たとえ
ば、入力データビットセットが経路指定情報を含むＡＴ
Ｍ（非同期転送モード）セルヘッダであり、その一部だ
けが、たとえばＲＡＭ（ランダムアクセスメモリ）にア
ドレス指定するために使用される場合がそうである。
【０００５】
【発明が解決しようとする課題】米国特許出願第４３０
９７５４に記載されているセレクタ回路は、該米国特許
の図１に示されており、マイクロプロセッサ、制御プロ
グラム記憶手段方法、ＤＭＡコントローラ、割込みコン
トローラ、デュアルポート記憶メモリ手段、およびその
他の手段からなる。したがって、セレクタ回路はハード
ウェアが非常に複雑である。
【０００６】本発明の目的は、選択手段のハードウェア
の複雑さを大幅に低減した、前記の従来タイプのインタ
ーフェース装置を実現することである。
【０００７】
【課題を解決するための手段】本発明によれば、前記の
目的は、請求項１に記載のインターフェース装置、請求
項５に記載の論理セル、および請求項６に記載の制御ユ
ニットによって実現される。
【０００８】実際、同一マルチプレクサのバンクと制御
ユニットだけでセレクタ手段を実現すると、ハードウェ
アの複雑さは大幅に低減する。マルチプレクサを実装す
るために必要なチップ表面は、その入力数および出力数
に応じて指数関数的に増加するため、各々が最大でＭ個
の入力と一つの出力を有する、同一マルチプレクサのバ
ンクを有するセレクタは、Ｍ個の入力とＮ個の出力を有
するただ一つのマルチプレクサからなるセレクタより
も、ハードウェアの複雑さが少ない。後でわかるであろ
うが、マルチプレクサバンク用の制御信号を発生する制
御ユニットは、低いハードウェア要件で実現することが
できる。
【０００９】特許請求の範囲で使用する「備える（comp
rise）」という用語は、その後にリストされる手段に限
定するものとして解釈すべきではないことに留意された
い。したがって、「手段ＡおよびＢを備える装置」とい
う表現の範囲は、構成要素ＡおよびＢだけからなる装置
に限定されるべきではない。これは、本発明に関して
は、装置のうちで重要な構成要素がＡとＢだけであるこ
とを意味する。
【００１０】同様に、特許請求の範囲で使用される「結
合された（coupled）」という用語も、直接接続だけに
限定するものとして解釈すべきではないことに留意され
たい。すなわち、「装置Ｂに結合された装置Ａ」という
表現の範囲は、装置Ａの出力が装置Ｂの入力に直接接続
されている装置またはシステムに限定されるべきではな
い。これは、Ａの出力とＢの入力の間にパスが存在し、
このパスは他の装置または手段を含むパスでもよいこと
を意味する。
【００１１】本発明の他の特徴は請求項２で定義され
る。
【００１２】このようにして、出力ビットセットのシー
ケンスが、入力ビットセットのシーケンスを守ることが
できる。これは、米国特許第４３０９７５４号の第１欄
４４行目に示されるように、有用である可能性がある。
１からＮ−Ｍ＋１のセットをマルチプレクサ１に、２か
らＮ−Ｍ＋２のセットをマルチプレクサ２に、ＭからＮ
のセットをマルチプレクサＭに印加することにより、出
力ビットセットは、インタフェース装置を通過する際
に、後続の入力ビットセットの順序が変わらないように
選択され、したがって両方ともインタフェース装置によ
って抽出される場合、後続の出力ビットセットになる。
【００１３】さらに、本発明の有利な特徴は請求項３で
定義されている。
【００１４】実際、処理装置を同一の論理セルのマトリ
ックスとして構成することにより、制御ユニットは簡単
な論理セル構造の繰り返しとして実現されるため、ハー
ドウェアの複雑さはさらに低減される。
【００１５】制御ユニットが論理セルのマトリックスで
構築され、本発明に基づくインターフェース装置の具体
的な実施の形態が請求項４に定義されている。
【００１６】本発明の前記その他の目的および特徴は、
以下の実施の形態の説明を添付の図と併せて参照するこ
とによりより明らかになり、本発明自体も最もよく理解
できるようになるであろう。
【００１７】
【発明の実施の形態】図１のインターフェース装置ＩＮ
Ｔは、ＡＴＭ（非同期転送モード）セルヘッダ拡張と呼
ばれる処理ステップを実行する。一部のアプリケーショ
ンでは、３２ビット長のＡＴＭセルヘッダ（冗長な誤り
訂正情報を含まないＡＴＭヘッダ）はより短いビット列
に減らされる。たとえば、ＲＡＭ（ランダムアクセスメ
モリ）のアドレス指定する場合、短いアドレスはＲＡＭ
のメモリセルへの迅速なアクセスが可能なため、短いア
ドレスを使用することを推奨する。以下の段落では専
ら、その入力に印加された３２ビット長ＡＴＭセルヘッ
ダを、元の入力３２ビット長ＡＴＭセルヘッダのビット
の順序とビット順序が変わらない１６ビットのシーケン
スに変換する、インタフェース装置ＩＮＴの動作の詳細
を記述する。
【００１８】インターフェース装置ＩＮＴは入力チャネ
ルＩＣと出力チャネルＯＣの間に結合されている。この
ＩＣおよびＯＣチャネルは、並列バスあるいは直列バス
とすることができる。インターフェース装置ＩＮＴは、
入力レジスタＩＲ，セレクタＳＥＬおよび出力レジスタ
ＯＲを備える。入力レジスタＩＲにはＮ個のメモリセ
ル、ＩＳ１，ＩＳ２，．．．，ＩＳＮがあり、それぞれ
４ビットの記憶容量を有し、Ｎ個の出力端子に関連付け
られている。Ｎ個の出力端子は入力レジスタＩＲの並列
出力ポートを構成する。一方、セレクタＳＥＬは、制御
レジスタＣＲと、やはりセレクタＳＥＬに含まれる、マ
ルチプレクサバンクＭＵＸ用の制御ユニットＣＴＲＬを
構成する論理セルのマトリックスＣ1,1，
Ｃ1,2，．．．，Ｃ1,N-M+1，Ｃ2,1，Ｃ2,2，．．．，Ｃ
2,N-M+1，．．．，ＣM,1，ＣM,2，．．．，ＣM,N-M+1を
備える。マルチプレクサバンクＭＵＸは、Ｎ−Ｍ＋１個
の入力端子を有するＭ個のマルチプレクサ、ＭＵＸ１，
ＭＵＸ２，．．．，ＭＵＸＭを含みそれぞれ一つの出力
端子を有する。マルチプレクサバンクは、並列Ｎワイド
入力ポート、並列Ｍワイド出力ポートをさらに備える。
インターフェース装置ＩＮＴの最後の構成要素、出力レ
ジスタＯＲは、Ｎ個のメモリセルＯＳ１，ＯＳ
２，．．．，ＯＳＭを持ち、これらは入力レジスタＩＲ
のメモリセルと同様に４ビットの記憶容量を有する。出
力レジスタＯＲの各メモリセルは、出力レジスタＯＲの
入力端子に関連付けられ、これらの入力端子が出力レジ
スタＯＲの並列入力ポートを構成する。
【００１９】インターフェース装置ＩＮＴの内部では、
入力チャネルＩＣは入力レジスタＩＲの入力端子に接続
され、出力チャネルＯＣは出力レジスタＯＲの出力端子
に接続される。入力レジスタＩＲの並列出力ポートは、
マルチプレクサバンクＭＵＸの並列入力ポートに結合さ
れ、このマルチプレクサバンクＭＵＸの並列出力ポート
は、出力レジスタＯＲの並列入力ポートに結合される。
マトリックスの同じ列の論理セルの出力が、制御ユニッ
トＣＴＲＬの一つの出力端子を構成し、制御ユニットＣ
ＴＲＬの各出力端子は、マルチプレクサバンクＭＵＸの
対応するマルチプレクサの、対応する制御入力にリンク
されている。制御ユニットＣＴＲＬでは、制御チャネル
ＣＣは制御レジスタＣＲの入力に結合される。これはＮ
個の記憶位置Ｃ１，Ｃ２，．．．，ＣＮを含み、そのそ
れぞれが１ビットの記憶容量を有し、制御レジスタＣＲ
の出力端子に関連付けられている。制御チャネルＣＣは
外部チャネル、すなわちインターフェース装置ＩＮＴに
入る直列あるいは並列バスである。マトリックスの各論
理セルは、三つの入力と二つの出力を備える。マトリッ
クスの列ｉおよび行ｊにある論理セルのＣi,jの第一の
入力は、記憶位置Ｃi+j-1に関連する制御レジスタＣＲ
の出力端子に接続される。論理セルＣi,jの第二の入力
端子は、同じ行の前の論理セルＣi-1,jの第二の出力端
子に相互接続されているが、各行の第一の論理セルは、
その第二の入力端子が常にハイに保たれる。論理セルＣ
i,jへの第三の入力端子は、同じ行の一つ前の論理セル
Ｃi-1,j-1の第二の出力端子に相互接続されるが、各行
の第一の論理セルＣi,1は、その第三の入力端子が常に
ローに保たれる。一列のすべての論理セルの第一の出力
端子は、相互接続され、前述のように制御ユニットＣＴ
ＲＬの単一の出力端子を構成する。マトリックスの論理
セルの第二の出力端子は、この段で前述したように、後
続の列および行の論理セルの第二および第三の入力端子
に結合される。
【００２０】図をわかりやすくするために、マトリック
スの同じ行に属する、したがって同じインデックスｊを
有する論理セルを、図１で同じ水平線上に描いていない
点に注目されたい。こうしたのは、接続線で図が複雑に
なるのを避けるためである。
【００２１】マルチプレクサバンクＭＵＸでは、並列入
力ポートの端子１からＮ−Ｍ＋１がＭＵＸ１のＮ−Ｍ＋
１個の入力端子にそれぞれ接続され、並列入力ポートの
端子２からＮ−Ｍ＋２がＭＵＸ２のＮ−Ｍ＋１個の入力
端子にそれぞれ接続され、以下同様である。このように
して、マルチプレクサ、例えばＭＵＸ１に結合された並
列入力ポートの端子セットと、次のマルチプレクサ、例
えばＭＵＸ２に結合された並列入力ポートの端子セット
との間に、常に重複が生じる。さらに、図１では、Ｎが
８かつＭが４であり、インタフェース装置ＩＮＴは８×
４ビットのうち４×４ビットを選択することが可能、す
なわちＡＴＭセルヘッダ長を３２ビットから１６ビット
に削減できることに留意されたい。インタフェース装置
ＩＮＴの動作を記述する以下の段落では、ＡＴＭセルヘ
ッダの四つの連続したビットセットを「ニブル(nibbl
e)」と呼ぶ。したがってインタフェース装置ＩＮＴは８
ニブルから４ニブルを選択する。
【００２２】入力チャネルＩＣを介して、８ニブルを含
むＡＴＭセルヘッダが、入力レジスタＩＲに印加され八
つのメモリセルＩＳ１，ＩＳ２，．．．，ＩＳＮに格納
される。入力ニブルは入力レジスタＩＲに到着した順序
で、メモリセルＩＳ１，ＩＳ２，．．．，ＩＳＮを満た
す。同時に、８制御ビットのシーケンスが制御チャネル
ＣＣを介して制御レジスタＣＲに入り、この８制御ビッ
トは記憶位置Ｃ１，Ｃ２，．．．，ＣＮにそれぞれ格納
される。８制御ビットは、８入力ニブルのうちどのニブ
ルがインタフェース装置ＩＮＴによって、入力チャネル
ＩＣから出力チャネルＯＣへ送る必要があるかを示す。
たとえば、制御ビットＣ２がハイである場合、入力ニブ
ルＩＳ２を出力チャネルに送らなければならない。出力
チャネルＯＣに送るべきニブルは、マルチプレクサＭＵ
Ｘ１，ＭＵＸ２，．．．，ＭＵＸＭの一つを介して出力
レジスタＯＲへ移動し、４メモリセルＯＳ１，ＯＳ
２，．．．，ＯＳＭの一つに一時的に格納された後、出
力チャネルＯＣに印加される。これは、８入力制御ビッ
トＣ１，Ｃ２，．．．，ＣＮのうちの４制御ビットの値
がハイであり、残りの四つの値がローであることを意味
することは明らかである。出力ニブルは、格納されたメ
モリセルＯＳ１，ＯＳ２，．．．，ＯＳＭの順序で出力
チャネルＯＣに印加される。インターフェース装置ＩＮ
Ｔは、ニブルを到着した順序で出力するので、入力レジ
スタＩＲの下位メモリセルに格納されたニブルは、出力
レジスタＯＲの下位メモリセルに格納されなくてはなら
ない。これは、後で説明する制御ユニットＣＴＲＬのマ
トリックスの論理セルによって生成される制御信号によ
る制御下でマルチプレクサバンクＭＵＸによって実現さ
れる。
【００２３】入力レジスタＩＲとマルチプレクサバンク
ＭＵＸの間の並列バスを介して、ニブルＩＳ１からＩＳ
５はＭＵＸ１の五つの入力端子にそれぞれ印加され、ニ
ブルＩＳ２からＩＳ６はＭＵＸ２の五つの入力端子にそ
れぞれ印加され、ニブルＩＳ３からＩＳ７はＭＵＸ３の
五つの入力端子にそれぞれ印加され、ニブルＩＳ４から
ＩＳ８はＭＵＸ４（図１のＭＵＸＭ）の五つの入力端子
にそれぞれ印加される。このようにして、８入力ニブル
のどの４ニブルの組み合せも、入力レジスタＩＲから出
力レジスタＯＲへ順序を変更せずに送ることができる。
たとえば制御レジスタＣＲで制御ビットＣ１、Ｃ２、Ｃ
６、Ｃ８がハイで、制御ビットＣ３、Ｃ４、Ｃ５、Ｃ７
がローであるとする。この場合、ＭＵＸ１はニブルＩＳ
１をその第一の入力端子からその出力端子へ、ＭＵＸ２
はニブルＩＳ２をその第一の入力端子から出力端子へ、
ＭＵＸ３はニブルＩＳ６を第四の入力端子から出力端子
へ、ＭＵＸ４はニブルＩＳ８をその第五の入力端子から
出力端子へ送らなければならない。このようにして、出
力レジスタＯＲのメモリセルＯＳ１、ＯＳ２、ＯＳ３、
ＯＳ４がそれぞれニブルＩＳ１、ＩＳ２、ＩＳ６、ＩＳ
８で充填される。したがって、正しいニブルが、正しい
順序で出力チャネルＯＣに印加される。
【００２４】制御ユニットＣＴＲＬの論理セル
Ｃ1,1，．．．，ＣM,N-M+1は、ＭＵＸ１、ＭＵＸ２、Ｍ
ＵＸ３、ＭＵＸ４用の制御信号を生成し、これらのマル
チプレクサが、それぞれ対応する出力端子に接続すべき
正しい第一、第一、第四、第五の入力端子を選択できる
ようにする。各論理セルＣi,jはマルチプレクサｉがそ
のｊ番目の入力端子を選択する必要があるかどうかを示
す信号を生成する。言い換えると、各論理セルＣi,jは
マルチプレクサＭＵＸｉ、およびこのマルチプレクサＭ
ＵＸｉの入力端子ｊに関連付けられている。したがっ
て、論理セルＣi,jは、マルチプレクサＭＵＸｉについ
て、ＭＵＸｉの入力ｊに印加されたニブルに対応する制
御ビットがハイである場合、およびＭＵＸｉが、ｊより
小さいインデックスの入力端子の一つに印加されたニブ
ルをまだ選択する必要がない場合、およびＭＵＸｉの入
力ｊに印加されたニブルが、インデックスがｉより小さ
いマルチプレクサによってまだ選択されていない場合
に、入力端子ｊを選択すべきであることを示す信号を生
成する。マルチプレクサのｊ番目の入力に印加されるニ
ブルはＩＳi+j-1である。これに対応する制御ビットＣ
i+j-1はＣi,jの第一の入力端子に印加される。マルチプ
レクサＭＵＸｉが既にｊより小さいインデックスの入力
端子の一つに印加されたニブルを選択しなければならな
い場合、セルＣi,j-1から情報を受け取る第二の入力端
子を介してＣi,jにそのことが通知される。この情報が
ハイビットである場合、ＭＵＸｉは他の端子の一つに印
加されたニブルを選択する必要はない。同様に、ｉより
小さいインデックスのマルチプレクサによってニブルＩ
Ｓi+j-1が既に選択されている場合、セルＣi-1,jから情
報を受け取る第三の入力端子を介してＣi,jにそのこと
が通知される。この情報がロービットである場合、ニブ
ルＩＳi+j-1はまだ選択されていない。明らかに、論理
セルＣi,jはまた、その第二の出力端子において、論理
セルＣi+1,jおよびＣi,j+1が使用すべき類似の情報を生
成しなければならない。明らかに、論理セルＣi,jも第
二の出力端子において、論理セルＣi+1,j+1およびＣ
i,j+1が使用すべき情報を生成しなければならない。上
述の出力信号を三つの入力信号から生成できる論理セル
Ｃi,jが図２に示されている。三つの入力信号の値の関
数としての出力信号の値は、図３および図４にそれぞれ
図示されている。
【００２５】図２に、ＮＯＴポート１、第一のＡＮＤポ
ート２、第二のＡＮＤポート３、ＮＡＮＤポート４、第
三のＡＮＤポート５を含む論理セルＣi,jを示す。論理
セルＣi,jはさらに、第一の入力ＣＢ、第二の入力ＥＮ
Ｊ、第三の入力ＤＩＳＩ、第一の出力ＣＳ、第二の出力
ＥＮＪ＋１を含む。
【００２６】第一の入力ＣＢは、ＮＡＮＤポート４の第
一の入力および第二のＡＮＤポート３の第一の入力に接
続されている。第二の入力ＥＮＪは第一のＡＮＤポート
２の第二の入力および第三のＡＮＤポート５の第二の入
力に接続されている。第三の入力ＤＩＳＩはＮＯＴポー
ト１の入力に接続され、このＮＯＴポート１の出力は第
一のＡＮＤポート２の第一の入力に接続されている。こ
の第一のＡＮＤポート２の出力は第二のＡＮＤポート３
の第二の入力に相互接続され、この第二のＡＮＤポート
３の出力は論理セルＣi,jの第一の出力ＣＳに接続され
ている。ＮＯＴポート１の出力はまた、ＮＡＮＤポート
４の第二の入力にも接続され、ＮＡＮＤポート４の出力
は第三のＡＮＤポート５の第一の入力に相互接続されて
いる。この第三のＡＮＤポートの出力は、論理セルＣ
i,jの第二の出力ＥＮＪ＋１に接続されている。
【００２７】すでに上記で説明した通り、第一の出力Ｃ
Ｓで生成される信号は、第一および第二の両方の入力端
子の信号でＣＢとＥＮＪがハイであり、論理セルＣi,j
の第三の入力端子ＤＩＳＩの信号がローである場合、対
応するマルチプレクサＭＵＸｉがそのｉ番目の入力端子
を選択しなければならないことを示す。これは、図３を
見てもわかり、したがって、第一の出力信号は次のよう
に表すことができる。
【００２８】
【数１】
【００２９】デジタル論理設計技術の当業者であれば、
この第一の出力信号が図２の出力端子ＣＳで生成される
ことを理解するであろう。
【００３０】さらに、論理セルＣi,jが、第二の出力端
子ＥＮＪ＋１で第二の出力信号を生成しなければならな
いとを上記で説明したが、この信号は、マルチプレクサ
ＭＵＸｉがｊ番目の入力を選択しなければならない（Ｃ
Ｓがハイの場合）か、あるいはインデックスがｊより小
さい入力端子の一つが選択されなければならない（ＥＮ
Ｊがローの場合）かのどちらかを意味する。これらすべ
ての状況で、ＥＮＪ＋１は低でなければならない。図４
はこれが実現されたテーブルを示す。このテーブルか
ら、次式を導出することができる。
【００３１】
【数２】
【００３２】この場合も、デジタル論理設計技術の当業
者であれば、この第二の出力信号が図２の出力端子ＥＮ
Ｊ＋１で生成されることを理解するであろう。
【００３３】本発明に基づくインターフェース装置ＩＮ
Ｔの動作は、図１の機能ブロックＩＲ、ＳＥＬ、ＣＴＲ
Ｌ、ＭＵＸ、ＣＲ、ＭＵＸ１からＭＵＸＭ、ＯＲ、およ
び図２に示されるセルＣi,jの論理ポート１、２、３、
４、５の動作を記述することによってのみ説明されてい
ることに留意されたい。これらの機能ブロックおよび論
理ポートの構成要素レベルでの内容は、電子構成要素の
設計および製造技術の当業者であれば、明らかに前記の
所与の機能説明から、これらのブロック及びポートそれ
ぞれの実施の形態がどのようにして実現できるかを導出
できるので、本出願では記述しない。明白な理由で、設
計者は論理（正論理または負論理）および技術（バイポ
ーラ、ＭＯＳＦＥＴなど）の種類を、インターフェース
装置ＩＮＴの応用例、あるいは他の装置との統合に応じ
て選択することができる。
【００３４】また、制御ユニットＣＴＲＬのマトリック
スを構成する論理セルＣi,jは、出力信号ＣＳ、ＥＮＪ
＋１と入力信号ＤＩＳＩ、ＣＢ、ＥＮＪの関係によって
定義され、この関係を実現する論理ポートの構造によっ
て定義されるのではないことにも注目されたい。デジタ
ル論理セル設計技術の当業者であれば、図３および図４
のテーブルによって定義される関係が、ＡＮＤ、ＯＲ，
ＮＡＮＤ、ＮＯＲおよびＮＯＴポートの組み合わせによ
って何通りもの方法で実現できることはよく知ってい
る。入力信号と出力信号の間で同じ関係を実現する別の
論理セルＣi,jを設計することは当業者にとって日常の
作業なので、本発明の範囲は、セルＣi,jの内容の特定
の設計に限定されるものではない。
【００３５】別の注目すべき点は、上述のインタフェー
ス装置ＩＮＴの実施の形態は、その入力でＡＴＭセルヘ
ッダを受信し、８入力ニブルのうち４ニブルを選択する
ように構成されているが、本発明は、ＮまたはＭの特定
の値、あるいは入力ビットセットの特定の長さ（ニブル
の場合は４ビット）に制限されるものではない。上述の
インターフェース装置ＩＮＴの実施の形態を僅かに変更
すると、入力Ｍワイドデータストリームが出力Ｎワイド
データストリームの一部を置換しなければならない、あ
るいは最終的に入力データストリームの特定の順序を出
力データストリームで維持しなければならない他の応用
例にもそれが使用できるようになる。
【００３６】さらに、入力セット１からＮ−Ｍ＋１をＭ
ＵＸ１の入力端子に、入力セット２からＮ−Ｍ＋２をＭ
ＵＸ２の入力端子に、以下同様に印加することは、本発
明の絶対的要件ではない点に留意されたい。そうする場
合、先に上記で説明した通り、図２に示すセルＣi,jの
機能を有する論理セルのマトリックスは、出力ビットセ
ットが入力ビットセットの順序を維持することを保証す
る。ただし、入力ビットセットの順序が出力ビットセッ
トでは逆になる、本発明に基づくインターフェース装置
ＩＮＴの代替の実施の形態では、入力セット１からＮ−
Ｍ＋１がＭＵＸＮの入力に、入力セット２からＮ−Ｍ＋
２がＭＵＸＭ−１の入力に、以下同様に印加されること
は明らかである。出力ビットセットの他の特定の順序
が、ＭＵＸ１、ＭＵＸ２、．．．、ＭＵＸＭそれぞれに
印加される異なるＮ−Ｍ＋１個の入力ビットセットを適
切な方法で選択し、かつＣＴＲＬのマトリックスを構成
する論理セルを適切な方法で相互接続することによって
実現できることは明らかである。
【００３７】さらに、セレクタＳＥＬは、そのメモリに
ハードコード化されているため、あるいは上述の実施の
形態の場合と同様に制御チャネルＣＣを介してそのこと
が通知されるため、自律的にどのビットセットをＮ個の
入力ビットセットから抽出すべきかを知ることができ
る。
【００３８】上記で定義したような出力レジスタＯＲ
は、オプションで、本発明に基づきインタフェース装置
ＩＮＴの一部分を形成することができるが、たとえばマ
ルチプレクサＭＵＸ１，ＭＵＸ２，．．．，ＭＵＸＭの
出力をＯＲ配線し、マルチプレクサを制御することによ
り、それらが同時にビットセットを送出しないように行
う場合は省略することができることも、当業者には明ら
かである。
【００３９】本発明の原理を特定の装置に関して説明し
たが、この説明は例示的なものにすぎず、本発明の範囲
を限定するものではないことをはっきり理解されたい。
【図面の簡単な説明】
【図１】本発明に基づくインターフェース装置 ＩＮＴ
の実施の形態を示す概略ブロック図である。
【図２】本発明に基づく論理セルＣi,jの実施の形態を
示す図である。
【図３】入力信号ＣＢ，ＥＮＪおよびＤＩＳＩに対す
る、図２に示される論理セルＣi,jの第一の出力信号Ｃ
Ｓの値を示すテーブルである。
【図４】入力信号ＣＢ、ＥＮＪおよびＤＩＳＩに対す
る、図２に示される論理セルＣi, jの第二の出力信号Ｅ
ＮＪ＋１の値を示すテーブルである。
【符号の説明】
ＩＮＴ インターフェース装置 ＳＥＬ セレクタ ＣＴＲＬ 制御ユニット ＭＵＸ マルチプレクサバンク ＣＣ 制御チャネル ＩＣ 入力チャネル ＯＣ 出力チャネル ＣＲ 制御レジスタ ＩＲ 入力レジスタ ＯＲ 出力レジスタ １ ＮＯＴポート ２、３、５ ＡＮＤポート ４ ＮＡＮＤポート

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 入力チャネル（ＩＣ）と出力チャネル
    （ＯＣ）の間に結合され、ＭがＮより小さい整数であ
    り、Ｎ個の入力ビットセット（ＩＳ１，ＩＳ
    ２，．．．，ＩＳＮ）のうちのＭ個の出力ビットセット
    （ＯＳ１，ＯＳ２，．．．，ＯＳＭ）を前記入力チャネ
    ル（ＩＣ）で受信したＭ個の入力ビットセットから抽出
    するために使用されるインターフェース装置（ＩＮＴ）
    であって、 ａ．前記Ｎ個の入力ビットセット（ＩＳ１，ＩＳ
    ２，．．．，ＩＳＮ）を一時的に格納するために設けら
    れた入力レジスタ手段（ＩＲ）と、 ｂ．前記入力レジスタ手段（ＩＲ）と出力チャネル（Ｏ
    Ｃ）の間に結合され、前記Ｎ個の入力ビットセット（Ｉ
    Ｓ１，ＩＳ２，．．．，ＩＳＮ）からＭ個の入力ビット
    セットを選択し、かつ前記Ｍ個の入力ビットセットを前
    記出力チャネル（ＯＣ）に送り、それによって前記Ｍ個
    の出力ビットセット（ＯＳ１，ＯＳ２，．．．，ＯＳ
    Ｍ）を生ずるために設けられた選択手段（ＳＥＬ）とを
    備え、 前記選択手段（ＳＥＬ）が、 ｃ．それぞれが、一つの制御入力と、前記Ｎ個の入力ビ
    ットセット（ＩＳ１，ＩＳ２，．．．，ＩＳＮ）のうち
    のＮ−Ｍ＋１個の入力ビットセットを受け取るように構
    成されたＮ−Ｍ＋１個の入力端子と、前記制御入力に印
    加される制御信号の制御下で前記Ｎ−Ｍ＋１個の入力ビ
    ットセットの一つを送出するように構成された一つの出
    力端子とを有する、Ｍ個のマルチプレクサ（ＭＵＸ１，
    ＭＵＸ２，．．．，ＭＵＸＭ）を含む多重化ユニット
    （ＭＵＸ）と、 ｄ．前記各マルチプレクサごとに前記制御信号を生成
    し、前記制御ユニット（ＣＴＲＬ）の出力端子を介し
    て、前記各マルチプレクサの前記制御入力に前記制御信
    号を印加するように構成された制御ユニット（ＣＴＲ
    Ｌ）とをさらに備えることを特徴とするインターフェー
    ス装置（ＩＮＴ）。
  2. 【請求項２】 Ｍ個のマルチプレクサ（ＭＵＸ１，ＭＵ
    Ｘ２，．．．，ＭＵＸＭ）のうちインデックスがｉのマ
    ルチプレクサについて、前記Ｎ−Ｍ＋１個の入力端子
    が、前記Ｎ個の入力ビットセット（ＩＳ１，ＩＳ
    ２，．．．，ＩＳＮ）のうちインデックスがｉからｉ＋
    Ｎ−Ｍの入力ビットセットをそれぞれ受け取るように構
    成され、インデックスがｉの前記マルチプレクサの前記
    出力端子が、Ｍ個の出力ビットセット（ＯＳ１，ＯＳ
    ２，．．．，ＯＳＭ）のうちインデックスがｉである出
    力ビットセットを送出するように構成されていることを
    特徴とする請求項１に記載のインタフェース装置（ＩＮ
    Ｔ）。
  3. 【請求項３】 前記制御ユニット（ＣＴＲＬ）が、それ
    ぞれが前記Ｍ個のマルチプレクサ（ＭＵＸ１，ＭＵＸ
    ２，．．．，ＭＵＸＭ）の一つ、および前記一つのマル
    チプレクサの前記Ｎ−Ｍ＋１個の入力端子のうちの一つ
    の入力端子とに関連付けられ、前記一つのマルチプレク
    サの前記出力端子が、前記の一つの入力端子が受け取っ
    た入力ビットセットを送出すべきか否かを示す制御信号
    を生成するように構成されている同一の論理セル（Ｃ
    1,1；．．．；ＣM,N-M+1）のマトリックスを備えること
    を特徴とする請求項１に記載のインターフェース装置
    （ＩＮＴ）。
  4. 【請求項４】 前記各論理セルが、三つの入力端子（Ｃ
    Ｂ、ＥＮＪ、ＤＩＳＩ）と二つの出力端子（ＣＳ、ＥＮ
    Ｊ＋１）を備え、 第一の入力端子（ＣＢ）は、前記入力ビットセットが、
    前記選択手段（ＳＥＬ）によって選択される前記Ｍ個の
    入力ビットセットの一部を形成するかどうかを示す信号
    を受け取るように構成され、 第二の入力端子（ＥＮＪ）は、前記一つのマルチプレク
    サの前記出力端子が、前記入力端子とは別の入力端子が
    受け取った入力ビットセットを送出する必要があること
    を示す信号を受け取るように構成され、 第三の入力端子（ＤＩＳＩ）は、前記一つのマルチプレ
    クサとは別のマルチプレクサの出力端子が、前記一つの
    入力端子が受け取った前記入力ビットセットを送出する
    必要があることを示す信号を受け取るように構成され、 第一の出力端子（ＣＳ）は、前記制御信号を送出するよ
    うに構成され、 第二の出力端子（ＥＮＪ＋１）は、前記一つの入力端子
    が受け取った入力ビットセットを送出しないことを示す
    信号を送出するように構成されることを特徴とする請求
    項３に記載のインターフェース装置（ＩＮＴ）。
  5. 【請求項５】 ＭがＮより小さい整数であり、Ｎ個の入
    力ビットセット（ＩＳ１，ＩＳ２，．．．，ＩＳＮ）か
    らＭ個の出力ビットセット（ＯＳ１，ＯＳ２，．．．，
    ＯＳＭ）を抽出する、インターフェース装置（ＩＮＴ）
    の制御ユニット（ＣＴＲＬ）で使用される論理セル（Ｃ
    i,j）であって、前記論理セル（Ｃi,j）が、前記Ｍ個の
    入力ビットセット（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）
    のうちのＮ−Ｍ＋１個の入力ビットセットを受け取るよ
    うに構成されたＮ−Ｍ＋１個の入力端子を有する、前記
    インターフェース装置（ＩＮＴ）の関連するマルチプレ
    クサ用の制御信号を生成するように構成され、前記論理
    セル（Ｃi,j）が、前記Ｎ−Ｍ＋１個の入力端子のうち
    の一つの入力端子と、前記関連するマルチプレクサの出
    力端子が、前記一つの入力端子が受け取った入力ビット
    セットを送出する必要があるか否かを示す前記制御信号
    とに関連付けられ、前記論理セル（Ｃi,j）が、三つの
    入力端子（ＣＢ、ＤＳＩ、ＥＮＩＪ）と二つの出力端子
    （ＣＳ、ＥＮＪ＋１）を備え、 第一の入力端子（ＣＢ）は、入力ビットセットが、前記
    インタフェース装置（ＩＮＴ）によって抽出される必要
    があるかどうかを示す信号を受け取るように構成され、 第二の入力端子（ＥＮＪ）は、前記関連するマルチプレ
    クサの前記出力端子が、前記入力端子とは別の入力端子
    が受け取った入力ビットセットを送出する必要があるこ
    とを示す信号を受け取るように構成され、 第三の入力端子（ＤＩＳＩ）は、前記関連するマルチプ
    レクサとは別の前記インタフェース装置（ＩＮＴ）内の
    マルチプレクサの出力端子が、前記一つの入力端子が受
    け取った前記入力ビットセットを送出する必要があるこ
    とを示す信号を受け取るように構成され、 第一の出力端子（ＣＳ）は、前記制御信号を送出するよ
    うに構成され、 第二の出力端子（ＥＮＪ＋１）は、前記出力端子が、前
    記一つの入力端子が受け取った入力ビットセットを送出
    しないよう指示する信号を送出するように構成される論
    理セル（Ｃi,j）。
  6. 【請求項６】 ＭはＮより小さい整数であり、Ｎ個の入
    力ビットセット（ＩＳ１，ＩＳ２，．．．，ＩＳＮ）か
    らＭ個の出力ビットセット（ＯＳ１，ＯＳ２，．．．，
    ＯＳＭ）を抽出する、インターフェース装置（ＩＮＴ）
    のＮ個のマルチプレクサ（ＭＵＸ１，ＭＵＸ
    ２，．．．，ＭＵＸＮ）の各マルチプレクサごとに制御
    信号を生成するために使用される制御ユニット（ＣＴＲ
    Ｌ）であって、前記各マルチプレクサが、Ｎ−Ｍ＋１個
    の入力ビットセットを受け取るように構成されたＮ−Ｍ
    ＋１個の入力端子を有し、前記制御ユニット（ＣＴＲ
    Ｌ）が、論理セル（Ｃ1,1；．．．；ＣM,N-M+1）のマト
    リックスを含み、各論理セル（Ｃi,j）が、前記Ｍ個の
    マルチプレクサ（ＭＵＸ１，ＭＵＸ２，．．．，ＭＵＸ
    Ｍ）の一つのマルチプレクサ、および前記一つのマルチ
    プレクサの前記Ｎ−Ｍ＋１個の入力端子の一つの入力端
    子とに関連付けられ、前記の一つのマルチプレクサの一
    つの出力端子が、前記一つの入力端子が受け取った入力
    ビットセットを送出する必要があるか否かを示す制御信
    号を生成させるように構成され、各論理セル（Ｃi,j）
    が、三つの入力端子（ＣＢ、ＤＩＳＩ、ＥＮＩＪ）と二
    つの出力端子（ＣＳ、ＥＮＪ＋１）を備え、 第一の入力端子（ＣＢ）は、前記入力ビットセットが、
    前記インタフェース装置（ＩＮＴ）によって抽出される
    必要があるかどうかを示す信号を受け取るように構成さ
    れ、 第二の入力端子（ＥＮＪ）は、前記一つのマルチプレク
    サの前記出力端子が、前記一つの入力端子とは別の入力
    端子が受け取った入力ビットセットを送出する必要があ
    ることを示す信号を受け取るように構成され、 第三の入力端子（ＤＩＳＩ）は、前記一つのマルチプレ
    クサとは別の前記インタフェース装置（ＩＮＴ）内のマ
    ルチプレクサの一つの出力端子が、前記一つの入力端子
    が受け取った前記入力ビットセットを送出する必要があ
    ることを示す信号を受け取るように構成され、 第一の出力端子（ＣＳ）は、前記制御信号を送出するよ
    うに構成され、 第二の出力端子（ＥＮＪ＋１）は、前記一つの入力端子
    が受け取った入力ビットセットを送出しないことを示す
    信号を送出するように構成される制御ユニット（ＣＴＲ
    Ｌ）。
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