JPH10261095A - 画像処理装置及び画像処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 隣接する複数のデータを読み出すためのアド
レス値の生成が容易であり、かつ、画像のデータサイズ
を変更してもアドレス値の互換性を失わない画像処理方
法を提供することを目的とする。 【解決手段】 平面的に構成された画像メモリの各画素
を読み出す読出ステップを含む画像処理方法において、
前記読出ステップは、前記画像メモリの各画素をフラク
タル形状でアクセスする。フラクタル形状として、例え
ば、アルファベットの「Ｚ」に類似する形状がある。ア
ドレス値をインクリメントするのみで正方形に配置され
たデータをアクセスできるとともに、図１０の領域Ａ
１，Ａ２，Ａ３の軌跡が自己相似であるので、拡大縮小
によってもアドレス値の互換性を失わない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、コンピュータグ
ラフィックス用の画像処理装置及び画像処理方法に関す
る。

【０００２】

【従来の技術】コンピュータグラフィックスの分野にお
いて、ひとつひとつの画素にメモリを割り当てることに
より画面を構成することが行われている。この種の画面
は２次元的な平面構成を持っているにも関らず、実際に
メモリを用いて構成する場合、ハードウエア上の制約か
ら１次元的な構造のデータとして扱われることが多い。
そのため、２次元のｘｙ座標と１次元のアドレス値との
間で何等かの対応関係を定義する必要がある。その例を
以下に説明する。

【０００３】＜アドレッシングの例１＞図３６のような
４×４のテクセルを考える。これらテクセルのアドレス
値は、図のデータＡ〜Ｐの順番で０〜１５に対応する。
すなわち、アドレス０はＡ、アドレス１はＢ、アドレス
２はＣ、アドレス３はＤ、アドレス４はＥ、アドレス５
はＦ、アドレス６はＧ、アドレス７はＨ、・・・・。こ
のようなアドレッシングは図３５のいわゆるラスタース
キャンのディスプレイの走査順序に対応しているので、
読み出しアドレスの生成が容易であるという特徴があ
る。

【０００４】＜アドレッシングの例２＞例えば、図３７
のように１２ビットのアドレスで表される。上位ビット
側の６ビットにはｙ座標の６ビット（ｙ５〜ｙ０）が割
り当てられ、下位ビット側の６ビットにはｘ座標の６ビ
ット（ｘ５〜ｘ０）が割り当てられている。

【０００５】このアドレスの使い方を具体例を用いて説
明する。図３７のような４×４のテクセルを考える。こ
れらテクセルの座標は、左上隅のセルを原点として、
（ｘ，ｙ），ｘ＝０，１，２，３，ｙ＝０，１，２，３
と表すことができる。このとき、テクセルの座標（０，
０），（１，０），（２，０），（３，０）には、それ
ぞれデータＡ，Ｂ，Ｃ，Ｄが対応する。次の行について
も同様に座標（０，１）（１，１），（２，１），
（３，１）には、それぞれデータＥ，Ｆ，Ｇ，Ｈが対応
する。以下、同様にＩ〜Ｐが割り当てられる。

【０００６】また、テクセルの座標とアドレス値の関係
は次のようになる。

【０００７】 （０、０）：００００００００００００（二進）＝０
（十進） （１、０）：０００００００００００１（二進）＝１
（十進） （２、０）：００００００００００１０（二進）＝２
（十進） （３、０）：００００００００００１１（二進）＝３
（十進） （１、０）：０００００１００００００（二進）＝６４
（十進） （１、１）：０００００１０００００１（二進）＝６５
（十進） （１、２）：０００００１００００１０（二進）＝６６
（十進） （１、３）：０００００１００００１１（二進）＝６７
（十進） ・・・ このようなアドレッシングはｘｙ座標から直接アドレス
を生成できるので、座標を用いた処理を行うときに便利
であるという特徴がある。

【０００８】

【発明が解決しようとする課題】以上の２つの例におい
て、ｘ軸方向に隣接するテクセル、例えばデータＡとＢ
には連続するアドレス値「０」と「１」が与えられる。
しかし、ｙ軸方向に隣接するテクセル、例えばデータＡ
とＥには、例１の場合においてアドレス「０」「４」と
が、例２の場合においてアドレス「０」と「６４」が与
えられる。すなわち、この構造では、横方向には連続し
たアドレスが与えられるが、縦方向には横方向のサイズ
によって決まる不連続なアドレスが与えられる。従っ
て、データを２次元的に扱おうとした場合、以下のよう
な不都合が生じる。

【０００９】（１）隣接する複数のデータについて処理
を行う場合、これらデータを読み出すためのアドレス値
の生成が複雑になる。

【００１０】隣接する複数のデータについて行う処理に
は、例えば、コンピュータグラフィックス技術におい
て、ポリゴン（多面体）で表現された物体に対して模様
等を付すためのテクスチャマッピングがある。このテク
スチャマッピングを行うときのアンチエイリアシング、
すなわちテクスチャのジャギ（ぎざぎざ）をなくすため
の技法としてミップマップがある。ミップマップは次の
ような原理によるものである。

【００１１】本来、１画素に投影される物体面の色（輝
度）は、対応するマッピング領域の色の平均値としなけ
ればならない。そうしないとジャギが目立ってしまい、
テクスチャの質が極端に落ちる。一方、いちいち平均を
求める処理を行うと計算負荷が過大となり、処理に時間
がかかったり、高速プロセッサが必要になったりする。
ミップマップはこれを解決するためのものである。ミッ
プマップでは、１画素に対応するマッピング領域の色
（輝度）の集計を簡素化するために、あらかじめ２の倍
数幅のマッピングデータを複数用意する。１画素に対応
したすべてのマッピング領域の大きさは、これら２の倍
数倍のいずれか２つのデータの間に存在することにな
る。これら２つのデータを比較することにより対応する
マッピング領域の色を求める。例えば、１倍の画面Ａと
１／２倍の画面Ｂとがあったとき、１／１．５倍の画面
Ｃの各画素と対応する画面Ａ及びＢの画素をそれぞれ求
める。このとき、画面Ｃの当該画素の色は、画面Ａの画
素と画面Ｂの画素の中間の色になる。

【００１２】このミップマップを生成するためには、上
述のように平面上で隣接する複数の画素をまとめるとい
う処理が必要である。たとえば、１倍の画面Ａから１／
２倍の画面Ｂを求めるためには、２×２＝４つの画素の
平均を求め１つの画素にまとめる必要がある。そのため
には４つの画素のデータを読み出さなければならない
が、上述のようなアドレッシング方法ではアドレス計算
が複雑になり処理に時間がかかる。ミップマップを生成
する画面の倍率が１／４、１／８、・・・のように増え
るとさらに複雑になる。これではリアルタイムの処理が
困難であるから、従来は必要とされるすべてのミップマ
ップを予め用意していた。しかし、この方法では多くの
メモリを必要とするので、ハードウエアの制約から、画
素数を増やしてさらにリアルな画像を提供することが困
難である。

【００１３】（２）画像のデータサイズを変更する場
合、ｘ方向のサイズを変更するとコンパチビリティが保
てない。

【００１４】例１の場合において、ｙ方向の大きさを変
更する（例えば、４行×４列を８行×４列に変更する）
ことは、単にアドレスのビット数を増やすだけで対応で
きる。しかし、ｘ方向の大きさを変更する（例えば、図
３８のように４行×４列を４行×８列に変更する）こと
は、テクセルとアドレス値との対応関係の変更を伴うの
で、それに応じてアドレスの生成方法を変えなければな
らない。具体的に説明すれば、図３６においてデータＡ
と隣接するのはＢ，Ｅ，Ｆであり、アドレス値はそれぞ
れ１、４、５であるが、図３８においてデータＡと隣接
するのはＢ，Ｉ，Ｊであり、アドレス値はそれぞれ１、
８、９である。このように画像のデータサイズを変更す
ると、併せてアドレス生成方法も変更しなければならな
い。

【００１５】この発明は係る課題を解決するためになさ
れたもので、隣接する複数のデータを読み出すためのア
ドレス値の生成が容易である画像処理装置を提供し、高
速にミップマップを生成するとともに、同時にテクスチ
ャサイズの柔軟な拡張性も実現する。

【００１６】また、この発明は、画像のデータサイズを
変更してもアドレス値の互換性を失わない画像処理装置
を提供することを目的とする。

【００１７】

【課題を解決するための手段】この発明に係る画像処理
装置は、平面的に配置された画素データを記憶する画像
メモリと、前記画像メモリをアクセスするアクセス手段
とを備える画像処理装置において、前記アクセス手段
は、前記画像メモリの各画素をフラクタル形状でアクセ
スするものである。

【００１８】ここで、フラクタル形状とは、アクセスに
よる軌跡の一部と全体が自己相似形であることを意味す
る。例えば、２画素×２画素の領域をアクセスするとき
の軌跡と、４画素×４画素の領域をアクセスするときの
軌跡とが相似であることを意味する。フラクタルとは、
一般に、全体の一部を拡大すると、全体とその一部とが
相似することである。例えば、図９〜図３４に示された
軌跡である。

【００１９】この発明に係る画像処理装置は、前記フラ
クタル形状が、アルファベットの「Ｚ」に類似する形状
であることを特徴とする。

【００２０】この発明に係る画像処理装置は、前記フラ
クタル形状が、カタカナの「コ」に類似する形状である
ことを特徴とする。

【００２１】この発明に係る画像処理装置は、前記フラ
クタル形状が、アルファベットの「Ｘ」に類似する形状
であることを特徴とする。

【００２２】この発明に係る画像処理装置は、前記画像
メモリのアドレスが一次元的に構成されているとき、前
記画像メモリが構成される平面のｘ座標の成分とｙ座標
の成分とを交互に配列することにより前記アドレスを定
義することを特徴とする。

【００２３】この発明に係る画像処理装置は、前記画像
メモリの画素データの構成が、２のべき乗×２のべき乗
であることを特徴とする。

【００２４】この発明に係る画像処理装置は、前記画像
メモリから順次読み出されたデータを予め定められた数
ごとにまとめるデータ統合手段を備えるものである。

【００２５】この発明に係る画像処理装置は、前記デー
タ統合手段が、複数のデータの平均値を求めるものであ
る。

【００２６】この発明に係る画像処理装置は、前記デー
タ統合手段が、それぞれ予め定められた数のデータをま
とめる複数のデータ統合回路を縦続接続して構成したも
のである。

【００２７】この発明に係る画像処理装置は、前記統合
回路が、順次入力されるデータを累積加算する加算器
と、前記加算器の出力を保持するとともに保持したデー
タを前記加算器に対して出力するレジスタと、前記加算
器の累積加算の数をカウントすることにより予め定めら
れた数ごとに前記レジスタの内容をクリアするカウンタ
とを備えるものである。

【００２８】この発明に係る画像処理方法は、平面的に
配置された画素データを記憶する画像メモリの各画素を
読み出す読出ステップを含む画像処理方法において、前
記読出ステップは、前記画像メモリの各画素をフラクタ
ル形状でアクセスする。

【００２９】この発明に係る画像処理方法は、前記フラ
クタル形状が、アルファベットの「Ｚ」に類似する形状
である。

【００３０】この発明に係る画像処理方法は、前記フラ
クタル形状が、カタカナの「コ」に類似する形状であ
る。

【００３１】この発明に係る画像処理方法は、前記フラ
クタル形状が、アルファベットの「Ｘ」に類似する形状
である。

【００３２】この発明に係る画像処理方法は、前記画像
メモリから順次読み出されたデータを予め定められた数
ごとにまとめるデータ統合ステップを備えるものであ
る。

【００３３】この発明に係る画像処理方法は、前記デー
タ統合ステップが、隣接する２のべき乗×２のべき乗の
画素ごとにデータを統合する。

【００３４】この発明に係る画像処理方法は、前記デー
タ統合ステップが、複数のデータの平均値を求める。

【００３５】

【発明の実施の形態】

発明の実施の形態１．以下、この発明の実施の形態１の
装置及び方法について説明する。

【００３６】図１はこの発明の実施の形態１に係る画像
処理装置の概略機能ブロック図である。この図におい
て、１はＣＰＵ(central processing unit)であり、仮
想空間中の物体に対して操作を行ったり、その情報を得
たり、各種制御を行う。２はジオメトリプロセッサ（ge
ometry processor）であり、３次元コンピュータグラフ
ィックにおけるポリゴンの座標変換、クリッピング、透
視変換などの幾何変換（ベクトル演算）や輝度計算を高
速に行う。２ａはポリゴンマテリアルライトバッファメ
モリ（polygon material light buffer RAM）であり、
ジオメトリプロセッサ２が処理を行う際に、１フレーム
分の有効なポリゴンデータ、マテリアルデータ、ライト
データを保存するバッファである。ポリゴンとは、仮想
空間中の立体を構成する多面体のことである。このバッ
ファメモリ２ａに格納されるデータの内訳を示すと次の
ようになる。

【００３７】ポリゴンのリンク情報、座標情報、その他
の属性情報 LINK X, LINK Y, X, Y, iz, Tx, Ty, Nx, Ny, Sign Nz,
Alpha, Light ID, Material ID・・・などである。

【００３８】マテリアルの情報 Depth enable, Depth function, Depth density, Textr
e enable, Fog enable,translucensy enable, textre t
ype, texture function, offset x,y, size x,y, repea
t x,y, mirror x,y, color id, Sine, Material specul
ar, Material emission, Polygon color, Texture mod
e, blend modeなどである。

【００３９】ライトの情報 Light Position, Light Direction, Light Type, Atten
uation, Cutoff, Spotexp,Light Color, Light Ambient
などである。

【００４０】３は陰面消去処理を行うフィルプロセッサ
（fill processor）である。フィルプロセッサ３は、領
域中でポリゴンの塗りつぶしを行い、各ピクセル毎に最
も手前にくるポリゴンの各情報を求める。

【００４１】４はテクスチャプロセッサ（texture proc
essor）である。テクスチャプロセッサ４は、領域内の
各ピクセルにテクスチャを貼り付ける。テクスチャマッ
ピングとは、形状が定義された物体の表面に、形状とは
別に定義された模様（テクスチャ）を貼り付け（マッピ
ング）て画像を作成する処理である。４ａはテクスチャ
メモリ（texture RAM）であり、テクスチャプロセッサ
４で処理を行うためのテクスチャマップが保存されてい
る。

【００４２】５はシェーディングプロセッサ（shading
processor）である。シェーディングとは、ポリゴンで
構成される物体の影のような表現を、ポリゴンの法線ベ
クトル、光源の位置や色、視点の位置、視線の方向等を
考慮して行う手法である。シェーディングプロセッサ５
は、領域内の各ピクセルの輝度を求める。５ａは１画面
の画像データが記憶されるフレームバッファ（frame bu
ffer）である。フレームバッファ５ａから順次データが
読み出され、デジタルデータからアナログ信号に変換さ
れた後に、図示しないＣＲＴ、液晶表示装置、プラズマ
ディスプレイ装置等のディスプレイに供給される。

【００４３】６は、ＣＰＵ１のプログラムやグラフィッ
クプロセッサへのコマンド（ポリゴンのデータベース、
ディスプレイリストなど）を保存するプログラムワーク
ポリゴンバッファメモリ（program work polygon buffe
r RAM）である。このバッファメモリ６はＣＰＵ１のワ
ークメモリでもある。

【００４４】フィルプロセッサ３、テクスチャプロセッ
サ４、シェーディングプロセッサ５は、仮想空間座標中
に定義されたモデルを使って絵を作成するための、いわ
ゆるレンダリングを行う。レンダリングでは、各領域は
画面左上から順に処理される。レンダリングの処理は領
域の個数分繰り返される。

【００４５】次にこの発明の実施の形態１に係る画像処
理装置の詳細について、図２乃至図５の機能ブロック図
に基づき説明する。

【００４６】図２はジオメトリプロセッサ２の機能ブロ
ック図である。この図において、２１はデータディスパ
ッチャー（data dispatcher）であり、バッファメモリ
６からコマンドを読み出すとともに解析し、この解析結
果に基づきベクタエンジン２２、クリッピングエンジン
２４をコントロールし、処理されたデータをソートエン
ジン２７へ出力する。

【００４７】２２はベクタエンジン（vector engine）
であり、ベクトル演算を行う。扱うベクトルはベクタレ
ジスタ２３に保存される。

【００４８】２３はベクタレジスタ（vector registe
r）であり、ベクタエンジン２２で演算を行うベクトル
データを保存する。

【００４９】２４はクリッピングエンジン（clipping e
ngine）であり、クリッピングを行う。

【００５０】２５はＹソートインデックス（Y-sort IND
EX）であり、ソートエンジン２７でＹソーティングを行
うときに使うＹ指標を保存する。

【００５１】２６はＸソートインデックス（X-sort IND
EX）であり、ソートエンジン２７でＸソーティングを行
うときに使うＸ指標を保存する。

【００５２】２７はソートエンジン（sort engine）で
あり、Ｘソーティング及びＹソーティングを行うことに
より、注目しているフラグメントに入るポリゴンをバッ
ファ６から検索する。検索されたポリゴンはバッファメ
モリ２ａに格納されるとともに、フィルプロセッサ３に
送られレンダリングがなされる。また、ソートエンジン
２７はポリゴンＴＡＧ２８及びポリゴンキャッシュ３４
の制御も行う。

【００５３】２８はポリゴンＴＡＧ（polygon TAG）で
あり、ポリゴンキャッシュ３４のＴＡＧを保存するバッ
ファである。

【００５４】図３はジオメトリプロセッサ２の機能ブロ
ック図である。この図において、３１はキャッシュコン
トローラ（cache controller）であり、後述のマテリア
ルキャッシュ４２、４５、５１ｂ、５２ａ、５３ａ及び
ライトキャッシュ５１ａを制御する。

【００５５】３２はマテリアルＴＡＧ（material TAG）
であり、後述のマテリアルキャッシュ４２、４５、５１
ｂ、５２ａ、５３ａ及びライトキャッシュ５１ａのＴＡ
Ｇを保存する。

【００５６】３３はライトＴＡＧ（light TAG）であ
り、後述のライトキャッシュ５１ａのＴＡＧを保存する
バッファである。

【００５７】３４はポリゴンキャッシュ（polygon cach
e）であり、ポリゴンデータのキャッシュメモリであ
る。

【００５８】３５は初期パラメータ計算機（initial pa
rameter calculator）であり、ＤＤＡの初期値を求め
る。

【００５９】３６はＺコンパレータアレー（Z comparat
or array）であり、陰面消去処理のためにポリゴン間で
Ｚ比較を行うとともに、ポリゴンＩＤ及び内分比ｔ０、
ｔ１、ｔ２を埋め込む。Ｚコンパレータアレー３６は８
×８＝６４個のＺ比較器から構成される。これらがパラ
レルに動作するので、同時に６４個のピクセルについて
処理が可能である。１つのＺ比較器にはポリゴンに関す
るデータが保存される。例えば、polygon ID, iz, t0,
t1, t2, window, stencil, shadowなどである。

【００６０】３７は頂点パラメータバッファ（vertex p
arameter buffer）であり、ポリゴンの頂点でのパラメ
ータを保存するバッファである。Ｚコンパレータアレー
３６に対応して６４ポリゴン分の大きさをもつ。

【００６１】３８は補間器（interpolater）であり、Ｚ
コンパレータアレー３６の計算結果ｔ０、ｔ１、ｔ２及
びｉｚと頂点パラメータバッファ３７の内容により、ピ
クセルのパラメータを補間して算出する。

【００６２】図４はテクスチャプロセッサ４の機能ブロ
ック図である。この図において、４１は濃度計算機（de
nsity calculator）であり、フォグまたはデプスキュー
イングのためのブレンド比を算出する。

【００６３】４２はマテリアルキャッシュ（material c
ache）であり、深さ情報に関するデータが保存される。
例えば、Depth enable, Depth function, Depth densit
y, Depth end z, Texture enable, Fog enableなどであ
る。

【００６４】４３はウインドウレジスタ（window regis
ter）であり、ウインドウに関する情報を保存するバッ
ファである。例えば、 kz, cz, fog function, fog density, fog end z ４４はアドレス発生器（address generator）であり、
テクスチャ座標Ｔｘ，Ｔｙ及びＬＯＤよりテクスチャマ
ップ上でのアドレスを算出する。

【００６５】４５はマテリアルキャッシュ（material c
ache）であり、材質に関するデータが保存される。例え
ば、translucensy enable, texture type, offset x,y,
size x,y, repeat x,y, mirror x,y, color idなどで
ある。

【００６６】４６は３次元補間であるトライリニアミッ
プマップ補間を行うＴＬＭＭＩ計算機（TLMMI calculat
or, TLMMI:Tri Linear MIP Map Interpolation）であ
る。ミップマップとは、テクスチャマッピングを行うと
きのアンチエイリアシング、すなわちテクスチャのジャ
ギ（ぎざぎざ）をなくすための技法である。これは次の
ような原理によるものである。本来、１画素に投影され
る物体面の色（輝度）は、対応するマッピング領域の色
の平均値としなければならない。そうしないとジャギが
目立ってしまい、テクスチャの質が極端に落ちる。一
方、いちいち平均を求める処理を行うと計算負荷が過大
となり、処理に時間がかかったり、高速プロセッサが必
要になったりする。ミップマップはこれを解決するため
のものである。ミップマップでは、１画素に対応するマ
ッピング領域の色（輝度）の集計を簡素化するために、
あらかじめ２の倍数幅のマッピングデータを複数用意す
る。１画素に対応したすべてのマッピング領域の大きさ
は、これら２の倍数倍のいずれか２つのデータの間に存
在することになる。これら２つのデータを比較すること
により対応するマッピング領域の色を求める。例えば、
１倍の画面Ａと１／２倍の画面Ｂとがあったとき、１／
１．５倍の画面Ｃの各画素と対応する画面Ａ及びＢの画
素をそれぞれ求める。このとき、画面Ｃの当該画素の色
は、画面Ａの画素と画面Ｂの画素の中間の色になる。

【００６７】なお、Ａ，Ｂ，Ｃの３種類のテクスチャを
用いるとして、通常のミップマップにおいてはマップ
Ａ、Ｂ、Ｃ、これらの半分のマップＡ／２、Ｂ／２、Ｃ
／２、これらのさらに半分のマップＡ／４、Ｂ／４、Ｃ
／４、・・・が予めフレームメモリに記録されており、
これらのうちの２つのマップを使って表示画面での各ピ
クセル輝度が求められる。これに対し、この発明の実施
の形態１では、この１ステップ手前の「１倍のテクスチ
ャマップから２のＮ乗分の１に縮小されたマップを生成
する」ところから始めるので、通常のミップマップ手法
とは若干手順が異なる。なお、この発明の実施の形態１
の方法では基本の１倍マップを２倍／３倍に拡大するこ
とはできないはずであるので、この発明の実施の形態１
で言う「１倍」マップは、表示画面サイズよりも大きな
ものが適する。

【００６８】４７はカラーコンバータ（color converte
r）であり、４ｂｉｔテクセル時にカラー変換を行う。

【００６９】４８はカラーパレット（color pallet）で
あり、４ｂｉｔテクセル時のカラー情報が保存される。
カラーパレット４８は、グラフィックを書くときに使う
色を格納する。カラーパレット４８の内容に対応して１
つの画素に使える色が決まる。

【００７０】図５はシェーディングプロセッサ５の機能
ブロック図である。この図において、 ５１は輝度処理
器（intensity processor）であり、テクスチャマッピ
ングされた後のポリゴンに対して輝度計算を行う。

【００７１】５１ａはライトキャッシュ（light cach
e）であり、ライト情報を格納する。例えば、Light Pos
ition, Light Direction, Light Type, Attenuation, C
utoff, Spotexp, Light Color, Light Ambientなどであ
る。

【００７２】５１ｂはマテリアルキャッシュ（material
cache）であり、材質に関する情報を格納する。Sine,
Material specular, material emissionなどである。

【００７３】５１ｃはウインドウレジスタ（window reg
ister）であり、ウインドウに関する情報を保存する。S
creen center, Focus, Scene ambientなどである。

【００７４】５２はモジュレート処理器（modulate pro
cessor）であり、ポリゴンカラーとテクスチャカラーの
関連づけ、輝度変調、フォグ処理を行う。

【００７５】５２ａはマテリアルキャッシュ（material
cache）であり、材質に関する情報を格納する。例え
ば、Polygon color, Texture modeなどである。

【００７６】５２ｂはウインドウレジスタ（window reg
ister）であり、ウインドウに関する情報を保存するバ
ッファである。Fog colorなどである。

【００７７】５３はブレンド処理器（blend processo
r）であり、カラーバッファ５４上のデータとブレンド
を行い、カラーバッファ５４に書き込む。ブレンド処理
器５３は、プレンドレートレジスタの値に基づき、カレ
ントピクセルカラーとフレームバッファのピクセルカラ
ーとをブレンドし、ライトバンクレジスタで示されるバ
ンクのフレームバッファに書き込む。ブレンド処理器５
３によれば、残像処理を施すことが可能である。

【００７８】５３ａはマテリアルキャッシュ（material
cache）であり、材質に関する情報を格納する。blend
modeなどである。

【００７９】５４はカラーバッファ（color buffer）で
あり、８×８の大きさのカラーバッファである。ダブル
バンク構造になっている。

【００８０】５５はプロット処理器（plot processor）
であり、カラーバッファ５４上のデータをフレームバッ
ファ５ａに書き込む。

【００８１】５６はビットマップ処理器（bitmap proce
ssor）であり、ビットマップ処理を行う。

【００８２】５７はディスプレイ制御器（display cont
roller）であり、フレームバッファ５ａのデータを読み
出して、ＤＡＣ（Digital to Analogue Converter：デ
ジタル−アナログ変換器）に供給し、図示しないディス
プレイに表示する。

【００８３】また、図６はこの発明の実施の形態１に係
るフラクタル・テクスチャマップによるミップマップ生
成回路の機能ブロック図である。この図において、１０
１ａ〜１０１ｄは加算器、１０２ａ〜１０２ｄはレジス
タ、１０３ａ〜１０３ｃは２ビットカウンタである。こ
の図のＩＮＰＵＴ端子には順次Ａ，Ｂ，Ｃ，・・・のデ
ータが入力される。このデータの入力タイミングに同期
してレジスタ１０２ａ〜１０２ｄおよびカウンタ１０３
ａ〜１０３ｃは動作する。

【００８４】レジスタ１０２ａのエネーブル端子ＥＮは
アクティブであるから、レジスタ１０２ａはデータ入力
毎に加算器１０１ａの出力を保持する。また、レジスタ
１０２ａのクリア端子ＣＬＲには、カウンタ１０３ａの
キャリー端子ＣＹが接続されているから、４つのデータ
が加算されるごとにレジスタ１０２ａの内容はクリアさ
れる。

【００８５】例えば、ＩＮＰＵＴ端子にデータ列Ａ，
Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊ，Ｋ，Ｌ，Ｍ，
Ｎ，Ｏ，Ｐが入力されたとき、図６の回路の出力端子Ｌ
ＯＤ０、ＬＯＤ１には、次のようなデータが現れる。

【００８６】ＬＯＤ０：Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，
Ｈ，Ｉ，Ｊ，Ｋ，Ｌ，Ｍ，Ｎ，Ｏ，ＰＬＯＤ１：（Ａ＋
Ｂ＋Ｃ＋Ｄ），（Ｅ＋Ｆ＋Ｇ＋Ｈ），（Ｉ＋Ｊ＋Ｋ＋
Ｌ），（Ｍ＋Ｎ＋Ｏ＋Ｐ） レジスタ１０２ｂのエネーブル端子ＥＮはカウンタ１０
３ａの端子ＣＹに接続され、４つのデータが加算される
ことに加算器１０１ｂの出力を保持する。また、レジス
タ１０２ｂのクリア端子ＣＬＲには、カウンタ１０３ｂ
のキャリー端子ＣＹが接続されているから、１６個のデ
ータが加算されるごとにレジスタ１０２ｂの内容はクリ
アされる。

【００８７】したがって、出力端子ＬＯＤ２には次のよ
うなデータが現れる。

【００８８】ＬＯＤ２：（Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ
＋Ｈ＋Ｉ＋Ｊ＋Ｋ＋Ｌ＋Ｍ＋Ｎ＋Ｏ＋Ｐ） 次にこの発明の実施の形態１によるテクスチャマップの
アドレッシング方法について説明する。

【００８９】この発明の実施の形態１によるテクスチャ
マップ（フラクタル・テクスチャマップ）のアドレッシ
ング方法の原理は次のようなものである。例えば、図７
のように１２ビットのアドレスをもつときに、６ビット
のｘ座標と６ビットのｙ座標をビット毎に交互になるよ
うにアドレスを構成する。すなわち、アドレスの上位ビ
ットから下位ビットにかけてｙ５，ｘ５，ｙ４，ｘ４，
ｙ３，ｘ３，ｙ２，ｘ２，ｙ１，ｘ１，ｙ０，ｘ０の順
番で配列する。このアドレッシング方法を用いたときの
４×４のテクセルのアドレス並びの例を図８に示す。

【００９０】このアドレスの使い方を具体例を用いて説
明する。図８のような４×４のテクセルを考える。これ
らテクセルの座標は、左上隅のセルを原点として、
（ｘ，ｙ），ｘ＝０，１，２，３，ｙ＝０，１，２，３
と表すことができる。このとき、テクセルの座標（０，
０），（１，０），（０，１），（１，１）には、それ
ぞれデータＡ，Ｂ，Ｃ，Ｄが対応する。次についても同
様に座標（２，０）（３，０），（２，１），（３，
１）には、それぞれデータＥ，Ｆ，Ｇ，Ｈが対応する。
以下、同様にＩ〜Ｐが割り当てられる。

【００９１】ところで、図７のアドレスによればテクセ
ルの座標とアドレス値の関係は次のようになる。

【００９２】 （０、０）：００００００００００００（二進）＝０
（十進） （１、０）：０００００００００００１（二進）＝１
（十進） （０、１）：００００００００００１０（二進）＝２
（十進） （１、１）：００００００００００１１（二進）＝３
（十進） （２、０）：０００００００００１００（二進）＝４
（十進） （３、０）：０００００００００１０１（二進）＝５
（十進） （２、１）：０００００００００１１０（二進）＝６
（十進） （３、１）：０００００００００１１１（二進）＝７
（十進） ・・・ このようなアドレッシングはｘｙ座標から直接アドレス
を生成できるので、座標を用いた処理を行うときに便利
であるという特徴がある。また、このアドレッシングに
よれば従来例の場合と比べてアドレス値間の離間が少な
い。したがって、４×４や８×８などの一定の大きさの
平面的領域の処理を行う上で都合がよい。

【００９３】例えば、図８のようにデータＡ〜Ｐを配置
するとデータの順番とアドレス値の順番とは次のように
一致する。

【００９４】 アドレス値０：データＡ アドレス値１：データＢ アドレス値２：データＣ アドレス値３：データＤ アドレス値４：データＥ アドレス値５：データＦ アドレス値６：データＧ アドレス値７：データＨ ・・・ すなわち、図７のアドレス値を０〜７までインクリメン
トするだけで２×２のデータをアクセスできる。同様に
０〜１５までインクリメントするだけで４×４のデータ
をアクセスできる。同様のことが８×８、１６×１６の
場合でも可能である。これは従来のアドレッシング方法
では得られなかった特徴であり、平面的に分布する一定
の大きさのデータをまとめて取り扱うときに有用であ
る。

【００９５】次に、アドレス値をインクリメントすると
どのような順番で画素データがアクセスされるかを説明
する。アドレス値を０〜１５までインクリメントする
と、図９のような順番で（すなわち図８のＡ〜Ｐの順番
で）アクセスされる。この順番を詳しく見ると、２×２
＝４つのテクセルごとに「Ｚ」の文字を描くような順番
であることがわかる。さらに、４×４のテクセル全体で
みると、２×２のブロックを１つと考えると、やはり
「Ｚ」の文字を描くような順番であることがわかる。つ
まり、図７のアドレス構成をとったとき、２×２の部分
も、４×４の全体も相似形である。すなわち、図７のア
ドレス構成、図８、９のデータの配列は自己相似形（フ
ラクタル）である。このことは、８×８、１６×１６、
３２×３２・・・のさらに大きなテクセルについても成
り立つ。図１０は３２×３２のテクセルの場合の例であ
る。Ａ１は４×４の部分を、Ａ２は８×８の部分を、Ａ
３は１６×１６の部分をそれぞれ示す。この図より、２
のｎ乗の境界を越えない限り近接したデクセルは近接し
たアドレスとなること、コンパチビリティを保ったまま
サイズを変更することが可能なことは明らかである。

【００９６】このようなアドレッシング方法を用いるこ
とにより、ミップマップの生成が非常に容易になる。図
６のミップマップ生成回路を例にとり、このことを説明
する。テクスチャデータがフラクタル構造を持っている
ため、逐次的に処理していくだけでミップマップを生成
することが可能である。

【００９７】図７〜図１０に示されたフラクタル構造の
テクスチャデータによれば、上述したように、単にメモ
リアドレスをインクリメントするだけで、データＡ，
Ｂ，Ｃ，・・・をアクセスできる。

【００９８】例えば、ＩＮＰＵＴ端子にデータ列Ａ，
Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊ，Ｋ，Ｌ，Ｍ，
Ｎ，Ｏ，Ｐが入力されたとき、図６の回路の出力端子Ｌ
ＯＤ０には、次のようなデータが現れる。

【００９９】ＬＯＤ０：Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，
Ｈ，Ｉ，Ｊ，Ｋ，Ｌ，Ｍ，Ｎ，Ｏ，Ｐ つまり、ＬＯＤ０にはテクスチャデータがそのまま出力
される。

【０１００】出力端子ＬＯＤ１には次のようなデータが
現れる。

【０１０１】ＬＯＤ１：（Ａ＋Ｂ＋Ｃ＋Ｄ），（Ｅ＋Ｆ
＋Ｇ＋Ｈ），（Ｉ＋Ｊ＋Ｋ＋Ｌ），（Ｍ＋Ｎ＋Ｏ＋Ｐ） つまり、ＬＯＤ１には２×２のデータを１つにまとめた
データが現れる。この処理は、２×２のデータの平均値
を求めること、すなわち、画面を１／２に縮小すること
に相当する。

【０１０２】出力端子ＬＯＤ２には次のようなデータが
現れる。

【０１０３】ＬＯＤ２：（Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ
＋Ｈ＋Ｉ＋Ｊ＋Ｋ＋Ｌ＋Ｍ＋Ｎ＋Ｏ＋Ｐ） つまり、ＬＯＤ２には４×４のデータを１つにまとめた
データが現れる。この処理は、４×４のデータの平均値
を求めること、すなわち、画面を１／４に縮小すること
に相当する。

【０１０４】以下同様に、ＬＯＤ３には８×８のデータ
を１つにまとめたデータが現れる。ＬＯＤ４には１６×
１６のデータを１つにまとめたデータが現れる。

【０１０５】以上のように、図６のミップマップ生成回
路によれば、積算処理のみで１／２、１／４、１／８、
１／１６、・・・のミップマップを生成することができ
る。また、このときのアドレス値の生成も非常に簡単で
ある。また、図６の構成から明らかなように、加算器１
０１、レジスタ１０２、カウンタ１０３を従属接続する
ことにより、この回路をどんどん拡張できる。すなわ
ち、図６の回路は非常に柔軟性に富む。以上の特徴はデ
ータがフラクタル構造を持つために生じた。

【０１０６】以上のようにこの発明の実施の形態１によ
れば、テクスチャマップをフラクタル構造で持つことに
よって、ミップマップの生成を逐次的なデータの流れと
することが可能になるとともに、その生成をシンプルな
回路で行うことができる。

【０１０７】ミップマップの生成を逐次的なデータの流
れ上で行えるということは、余分なバッファが不要だと
言うことである。また、２のｎ乗境界内のデータは連続
しているのでメモリアクセスにとっても都合がよい。

【０１０８】また、コンパチビリティを保ったままテク
スチャマップのサイズを変更することが容易になる。

【０１０９】したがって、この発明の実施の形態１の技
術を用いることにより、隣接する複数のデータを読み出
すためのアドレス値の生成が容易である画像処理装置を
提供することができる。

【０１１０】また、この発明の実施の形態１の技術を用
いることにより、画像のデータサイズを変更してもアド
レス値の互換性を失わない画像処理装置を提供すること
ができる。

【０１１１】発明の実施の形態２．発明の実施の形態１
のフラクタル構造図を図１０に示したが、この発明のフ
ラクタル構造はこれに限らない。他のフラクタル構造の
例を図１２〜図３４に列挙する。なお、図１１は図１０
と同じものである。

【０１１２】図１２は「コ」の字型にデータをアクセス
する構成である。

【０１１３】図１３は、図１２の「コ」の字の向きを上
にした形状に沿ってデータをアクセスする構成である。

【０１１４】図１４は、「Ｘ」の字型にデータをアクセ
スする構成である。

【０１１５】図１５は、図１４の「Ｘ」の字の向きを横
にした形状に沿ってデータをアクセスする構成である。

【０１１６】図１６は、図１１の「Ｚ」の字の向きを横
にした形状に沿ってデータをアクセスする構成である。

【０１１７】図１７〜図２２は、図１１〜図１６のアク
セスの開始点が左上から左下に変更されたものである。

【０１１８】図２３〜図２８は、図１１〜図１６のアク
セスの開始点が左上から右下に変更されたものである。

【０１１９】図２９〜図３４は、図１１〜図１６のアク
セスの開始点が左上から右上に変更されたものである。

【０１２０】

【発明の効果】この発明に係る画像処理方法は、平面的
に配置された画素データを記憶する画像メモリの各画素
を読み出す読出ステップを含む画像処理方法において、
前記読出ステップは、前記画像メモリの各画素をフラク
タル形状でアクセスするので、コンパチビリティを保っ
たままテクスチャマップのサイズを変更することが容易
になる。また、その生成をシンプルな回路で行うことが
できる。

【０１２１】この発明に係る画像処理方法は、前記画像
メモリから順次読み出されたデータを予め定められた数
ごとにまとめるデータ統合ステップを備え、前記データ
統合ステップが、隣接する２のべき乗×２のべき乗の画
素ごとにデータを統合するので、２のｎ乗境界内のデー
タは連続し、メモリアクセスにとっても都合がよくな
る。

【０１２２】この発明に係る画像処理方法は、前記デー
タ統合ステップが、複数のデータの平均値を求めるの
で、ミップマップの生成を逐次的なデータの流れとする
ことが可能になる。

【図面の簡単な説明】

【図１】この発明の実施の形態１に係る画像処理装置の
概略機能ブロック図である。

【図２】この発明の実施の形態１に係る画像処理装置の
ジオメトリプロセッサの機能ブロック図である。

【図３】この発明の実施の形態１に係る画像処理装置の
ジオメトリプロセッサの機能ブロック図である。

【図４】この発明の実施の形態１に係る画像処理装置の
テクスチャプロセッサの機能ブロック図である。

【図５】この発明の実施の形態１に係る画像処理装置の
シェーディングプロセッサの機能ブロック図である。

【図６】この発明の実施の形態１に係る画像処理装置の
ミップマップ生成回路の機能ブロック図である。

【図７】この発明の実施の形態１に係るフラクタル構造
のアドレスの一例である。

【図８】この発明の実施の形態１に係るフラクタル構造
のテクスチャデータの配置の一例である。

【図９】この発明の実施の形態１に係るフラクタル構造
のテクスチャデータのアクセスの順序の説明図である。

【図１０】この発明の実施の形態１に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図１１】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図１２】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図１３】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図１４】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図１５】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図１６】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図１７】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図１８】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図１９】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図２０】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図２１】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図２２】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図２３】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図２４】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図２５】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図２６】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図２７】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図２８】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図２９】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図３０】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図３１】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図３２】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図３３】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図３４】この発明の実施の形態２に係るフラクタル構
造のテクスチャデータの配置の一例である。

【図３５】ラスター走査の説明図である。

【図３６】従来のテクスチャデータの配置の一例であ
る。

【図３７】従来のテクスチャデータのアドレス構成の一
例である。

【図３８】従来のテクスチャデータの配置の他の例であ
る。

【符号の説明】

１ ＣＰＵ ２ ジオメトリプロセッサ ２ａ ポリゴン・マテリアル・ライトバッファメモリ ３ フィルプロセッサ ４ テクスチャプロセッサ ４ａ テクスチャメモリ ５ シェーディングプロセッサ ５ａ フレームバッファ ６ プログラム・ワークポリゴンバッファメモリ ２１ データディスパッチャー ２２ ベクタエンジン ２３ ベクタレジスタ ２４ クリッピングエンジン ２５ Ｙソートインデックス ２６ Ｘソートインデックス ２７ ソートエンジン ２８ ポリゴンＴＡＧ ３１ キャッシュコントローラ ３２ マテリアルＴＡＧ ３３ ライトＴＡＧ ３４ ポリゴンキャッシュ ３５ 初期パラメータ計算機 ３６ Ｚコンパレータアレー ３７ 頂点パラメータバッファ ３８ 補間器 ４１ 濃度計算機 ４２ マテリアルキャッシュ ４３ ウインドウレジスタ ４４ アドレス発生器 ４５ マテリアルキャッシュ ４６ ＴＬＭＭＩ計算機 ４７ カラーコンパレータ ４８ カラーパレット ５１ 輝度処理器 ５１ａ ライトキャッシュ ５１ｂ マテリアルキャッシュ ５１ｃ ウインドウレジスタ ５２ モジュレート処理器 ５２ａ マテリアルキャッシュ ５２ｂ ウインドウレジスタ ５３ ブレンド処理器 ５３ａ マテリアルキャッシュ ５４ カラーバッファ ５５ プロット処理器 ５６ ビットマップ処理器 ５７ ディスプレイ制御器 １０１ 加算器 １０２ レジスタ １０３ ２ビットカウンタ

Claims (17)

【特許請求の範囲】
1. 【請求項１】 平面的に配置された画素データを記憶す
   る画像メモリと、前記画像メモリをアクセスするアクセ
   ス手段とを備える画像処理装置において、前記アクセス
   手段は、前記画像メモリの各画素をフラクタル形状でア
   クセスすることを特徴とする画像処理装置。
2. 【請求項２】 前記フラクタル形状が、アルファベット
   の「Ｚ」に類似する形状であることを特徴とする請求項
   １記載の画像処理装置。
3. 【請求項３】 前記フラクタル形状が、カタカナの
   「コ」に類似する形状であることを特徴とする請求項１
   記載の画像処理装置。
4. 【請求項４】 前記フラクタル形状が、アルファベット
   の「Ｘ」に類似する形状であることを特徴とする請求項
   １記載の画像処理装置。
5. 【請求項５】 前記画像メモリのアドレスが一次元的に
   構成されているとき、前記画像メモリが構成される平面
   のｘ座標の成分とｙ座標の成分とを交互に配列すること
   により前記アドレスを定義することを特徴とする請求項
   １記載の画像処理装置。
6. 【請求項６】 前記画像メモリの画素データの構成が、
   ２のべき乗×２のべき乗であることを特徴とする請求項
   １乃至請求項５いずれかに記載の画像処理装置。
7. 【請求項７】 前記画像メモリから順次読み出されたデ
   ータを予め定められた数ごとにまとめるデータ統合手段
   を備えることを特徴とする請求項１乃至請求項６いずれ
   かに記載の画像処理装置。
8. 【請求項８】 前記データ統合手段は、複数のデータの
   平均値を求めることを特徴とする請求項７記載の画像処
   理装置。
9. 【請求項９】 前記データ統合手段は、それぞれ予め定
   められた数のデータをまとめる複数のデータ統合回路を
   縦続接続して構成したことを特徴とする請求項７記載の
   画像処理装置。
10. 【請求項１０】 前記統合回路は、順次入力されるデー
    タを累積加算する加算器と、前記加算器の出力を保持す
    るとともに保持したデータを前記加算器に対して出力す
    るレジスタと、前記加算器の累積加算の数をカウントす
    ることにより予め定められた数ごとに前記レジスタの内
    容をクリアするカウンタとを備えることを特徴とする請
    求項９記載の画像処理装置。
11. 【請求項１１】 平面的に配置された画素データを記憶
    する画像メモリの各画素を読み出す読出ステップを含む
    画像処理方法において、前記読出ステップは、前記画像
    メモリの各画素をフラクタル形状でアクセスすることを
    特徴とする画像処理方法。
12. 【請求項１２】 前記フラクタル形状が、アルファベッ
    トの「Ｚ」に類似する形状であることを特徴とする請求
    項１０記載の画像処理方法。
13. 【請求項１３】 前記フラクタル形状が、カタカナの
    「コ」に類似する形状であることを特徴とする請求項１
    ０記載の画像処理方法。
14. 【請求項１４】 前記フラクタル形状が、アルファベッ
    トの「Ｘ」に類似する形状であることを特徴とする請求
    項１０記載の画像処理方法。
15. 【請求項１５】 前記画像メモリから順次読み出された
    データを予め定められた数ごとにまとめるデータ統合ス
    テップを備えることを特徴とする請求項１０乃至請求項
    １３いずれかに記載の画像処理方法。
16. 【請求項１６】 前記データ統合ステップは、隣接する
    ２のべき乗×２のべき乗の画素ごとにデータを統合する
    ことを特徴とする請求項１０乃至請求項１４いずれかに
    記載の画像処理方法。
17. 【請求項１７】 前記データ統合ステップは、複数のデ
    ータの平均値を求めることを特徴とする請求項１５又は
    請求項１６記載の画像処理方法。