JPH10261771A - ワード線ストラップ回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 ＤＲＡＭの機能的歩留まりを向上させるワー
ド線ストラップ回路。 【解決手段】 偶数、奇数ワード線３７４，３７２を上
下に分路する。第１の下側導体５００の一方の端が第１
の信号源３８６に、隣接する下側導体の間の許容し得る
間隔より小さい距離だけ第１の下側導体から隔たってい
る第１の上側導体５４４が第２の信号源３８４に結合さ
れる。第２の上側導体５０８が第１の下側導体の別の端
に結合され、第１の信号源からの信号を受け取る。隣接
する下側導体の間の許容し得る間隔より小さい距離だけ
第２の上側導体から隔たっている第２の下側導体５５２
が、第１の上側導体の別の端に結合され、第２の信号源
からの信号を受け取る。上側及び下側導体が、隣接する
下側導体の間の許容し得る間隔より小さい距離だけ隔た
っているので、レイアウト面積が節約される。各々の信
号源に接続された導体の合計抵抗値は同じであり、信号
遅延も同じになる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は集積回路、更に具
体的に云えば、ワード線ストラップ回路を含む集積回路
に関する。

【０００２】

【従来の技術及び課題】現在の相補型金属酸化物半導体
（ＣＭＯＳ）ダイナミック・ランダムアクセス・メモリ
（ＤＲＡＭ）回路は、卓上型及び携帯用のコンピュータ
・システムを含む種々の用途に主メモリとして使われる
場合が多い。プロセッサの設計及びソフトウェアの開発
の進歩により、主メモリには、高い密度並びに早いアク
セス時間を持つダイナミック・ランダムアクセス・メモ
リ回路が必要になった。ダイナミック・ランダムアクセ
ス・メモリの全アクセス時間のかなりの部分は、低電圧
から高電圧へのワード線の変化時間によるものである。
このワード線の変化時間は、ワード線に関連する抵抗値
と静電容量の積によって制限される。

【０００３】従来のメモリ回路は多結晶シリコン・ワー
ド線と平行に金属ストラップ又は分路を用いて、ワード
線の全抵抗値を減らし、こうしてダイナミック・ランダ
ムアクセス・メモリの全アクセス時間を短くしていた。
図１２Ａでは、ワード線ストラップ１２００が行復号ア
ンド・ゲート３８６と各々の多結晶ワード線セグメント
１２１０−１２１６の間に接点１２０４−１２０８によ
って結合され、ワード線の全抵抗値を小さくしている。
しかし、この方法では、金属ワード線ストラップの最小
ピッチ（金属幅に金属間スペースを加えた値）が、ダイ
ナミック・ランダムアクセス・メモリ回路のメモリ・セ
ルのピッチより大きい時、問題が起こる。ワード線スト
ラップのピッチを製造設備の能力より下げると、短絡し
た金属線のため、ダイナミック・ランダムアクセス・メ
モリ回路の機能的な歩留まりが大幅に低下する。

【０００４】他のダイナミック・ランダムアクセス・メ
モリ回路は、ワード線ストラップをメモリ・セルのピッ
チ迄下げるために２レベル金属ストラップを用いてい
る。図１２Ａでは、偶数ワード線に対し、下側金属導体
１２００が行復号アンド・ゲート３８６と各々の多結晶
ワード線セグメント１２１０−１２１６の間に接点１２
０４−１２０８によって結合されている。図１２Ｂで
は、奇数ワード線に対し、上側金属導体１２２０が行復
号アンド・ゲート３８４と各々の多結晶ワード線セグメ
ント１２３０−１２３６の間に接点１２２４−１２２８
によって結合されている。その結果できる構造（図１２
Ｃ）は、ダイナミック・ランダムアクセス・メモリ回路
の機能的な歩留まりを低下させずに、ワード線ストラッ
プのピッチを大幅に減少する。しかし、この方法では、
下側及び上側金属導体の間の抵抗値の差により、別の問
題が起こる。

【０００５】下側金属導体及び上側金属導体のそれぞれ
の抵抗値を表す、ワード線ストラップ１００４の２つの
抵抗値に対する、インバータ１００２と多結晶シリコン
・セグメント１０１４の端の間のワード線の変化時間を
シミュレートする為に、図１０Ａの回路を使った。８個
の多結晶シリコン・セグメント１０１２を持つワード線
では、２．８ボルトに於て、下側金属導体に対する波形
１１０２及び上側金属導体に対する波形１１０４の間の
差は６ナノ秒である（図１１）。１６個の多結晶シリコ
ン・セグメント１０３２（図１０Ｂ）及び同じ数のメモ
リ・セルを持つワード線１０２４では、波形１１０３及
び１１０５（図１１）は、奇数及び偶数ワード線のアク
セス時間の差が、依然として６ナノ秒であることを示し
ている。これは回路の性能を劣化させる。それは、ワー
ド線を充電するのに要するピーク電流が、抵抗値の小さ
いストラップを持つワード線によって決定されるが、ダ
イナミック・ランダムアクセス・メモリ回路のアクセス
時間が、抵抗値が大きい方のストラップを持つワード線
によって決定されるからである。

【０００６】

【課題を解決するための手段及び作用】ワード線ストラ
ップのピッチ、ピーク電流及びアクセス時間を減少する
というこういう問題が、２つの端を持つ第１の下側導体
を含む回路によって解決される。第１の下側導体の一方
の端が第１の信号源に結合される。２つの端を持つ第１
の上側導体が、隣接する下側導体の間の許容し得る間隔
より短かな距離だけ、第１の下側導体から隔たってい
る。第１の上側導体の一方の端が第２の信号源に結合さ
れる。第２の上側導体が２つの端を持つ。第２の上側導
体の一方の端が第１の下側導体の別の端に結合され、第
１の信号源からの信号を受け取る。第２の下側導体が２
つの端を持つ。第２の下側導体は、隣接する下側導体の
間の許容し得る間隔より短な距離だけ、第１の上側導体
から隔たっている。第２の下側導体の一方の端が第１の
上側導体の別の端に結合され、第２の信号源からの信号
を受け取る。

【０００７】この発明はワード線を分路するために上側
及び下側導体を使い、こうしてワード線のピッチ及び変
化時間を減少する。ピーク電流及びワード線の遅延は、
奇数及び偶数ワード線でほぼ等しい。

【０００８】この発明は以下図面について詳しく説明す
るところを読めば、更に完全に理解されよう。

【０００９】

【実施例】図１について説明すると、６４メガビット・
ダイナミック・ランダムアクセス・メモリ回路のブロッ
ク図が示されている。メモリ回路は、メモリ・セルの８
個の８メガビット・アレイ１８に分けて構成されてい
る。各々の８メガビット・アレイが列復号回路１４及び
行復号回路１６を持っていて、８メガビット・アレイか
ら複数個のメモリ・セルを選択する。入出力（Ｉ／Ｏ）
回路１２が、複数個のメモリ・セルと周辺回路１０内に
ある出力端子（図面に示してない）の間で、データをや
りとりする。

【００１０】８メガビット・アレイ１８と、列及び行復
号回路１４、１６の拡大図が図２に示されている。８メ
ガビット・アレイが、更に８個の１メガビット・メモリ
・バンクに分割されている。各々の１メガビット・メモ
リ・バンクが、センスアンプ・バンク２４と、左側及び
右側メモリ・アレイ２２、２６を有する。ワード線（図
に示していない）が、行復号回路１６からセンスアンプ
・バンク２４と平行に、左側及び右側メモリ・アレイ２
２、２６の中を通る。各々の行復号回路１６が、冗長メ
モリ・セル（図に示していない）を含めて、左側又は右
側メモリ・アレイ２２、２６内にある８１９２個より多
くのメモリ・セルからなる夫々の行を選択的に付勢する
ワード線に対する信号源である。行復号回路１６から夫
々のワード線に沿ってこの８１９２個より多いメモリ・
セルに至る信号遅延時間を短縮し、こうして選択的に付
勢されたメモリ・セルからデータを読取り、又はデータ
を書込むのに要する時間を短縮することが非常に有利で
ある。この為、ワード線が、２８及び３０のところに示
すように、金属導体を用いて周期的にストラップされ又
は分路され、ワード線の抵抗値を減らし、こうしてワー
ド線の抵抗値と静電容量の積を小さくする。このように
ワード線の抵抗値と静電容量を小さくすると、夫々のワ
ード線に沿った信号遅延並びに６４メガビット・ダイナ
ミック・ランダムアクセス・メモリのデータ・アクセス
時間が大幅に短くなる。

【００１１】図３には、センスアンプ・バンク２４と左
側及び右側メモリ・アレイ２２、２６の回路図が示され
ている。行復号回路１６がアンド・ゲート３７６−３８
６を含み、これらのゲートは、バス３８８の行アドレス
信号ＲＡ₀ −ＲＡ_n に応答して、選ばれたワード線を付
勢する。周知の様に、これらの行アドレス信号ＲＡ₀−
ＲＡ_n は、外部の行アドレス信号の予め復号されたミン
タームズ（ｍｉｎｔｅｒｍｓ）又はマックスタームズ
（ｍａｘｔｅｒｍｓ）であって良い。例として云えば、
各々のアンド・ゲート３８４及び３８６が、夫々ワード
線３７２及び３７４に対応する。夫々ワード線ＷＬ₁ ３
７２及びＷＬ₀ ３７４の一番端にあるメモリ・セル３４
８、３５０は、行復号回路１６に更に接近している他の
メモリ・セルよりも、受ける信号遅延が一層大きい。偶
数ワード線ＷＬ₀ ３７４は多数の個所２８（図２）でス
トラップされ、奇数ワード線ＷＬ₁ ３７２が多数の個所
３０でストラップされ、ワード線の抵抗値を小さくす
る。ワード線ストラップの個所２８は、ワード線ＷＬ₀
３７４の下側金属導体をメモリ・セル３５０及び３６２
に対する多結晶シリコンのゲートに結合する為の接点３
７５（図３）を有する。ＷＬ₁ ３７２に対する対応する
接点（図に示していない）が多数の個所３０にある。

【００１２】図４には、センスアンプ３００及び３０２
と夫々のメモリ・セルの回路図が示されている。読取サ
イクルの間、例えばワード線ＷＬ₀ ３７４が、アンド・
ゲート３８６（図３）からの選択信号によって付勢され
る。トランジスタ４３０及びキャパシタ４３２を含むメ
モリ・セル３５０（図４）が選択されるのは、選択信号
がワード線ＷＬ₀ ３７４の一番端まで伝幡するのに要す
る時間が過ぎてからである。この為、ワード線ＷＬ₀ ３
７４に沿った伝幡遅延が、読取サイクルでメモリ・セル
３５０を付勢するのに要する時間を直接的に長くする。
従って、この発明に従って、ワード線をストラップ又は
分路して、メモリ・アクセス時間を短縮することによ
り、この伝幡遅延を最小限に押さえることが非常に有利
である。

【００１３】ワード線ＷＬ₀ ３７４がメモリ・セル３５
０を選択した後、トランジスタ４３０が導電し、キャパ
シタ４３２からのデータをビット線３３４に結合する。
このデータがトランジスタ３１８によってセンスアンプ
３００に結合される。このデータを表す、端子４２２、
４２４の間の差電圧がセンスアンプ３００によって増幅
される。同様に、トランジスタ４３８がＷＬ₀ ３７４に
応答して導電し、キャパシタ４４０からの別のデータを
端子４４８に結合し、センスアンプ３０２によって増幅
されるようにする。同様に、ＷＬ₀ ３７４に応答して、
トランジスタ４３８が導電し、キャパシタ４４０からの
別のデータを端子４４８に結合し、センスアンプ３０２
によって増幅されるようにする。列復号回路１４（図
２）が、列アドレス信号（図に示していない）に応答し
て、端子４２６に列選択信号を選択的に発生し、センス
アンプ３００、３０２（図４）からのデータを相補型デ
ータ線Ｉ／Ｏ₀ ４００と

【外１】 ４０１、Ｉ／Ｏ₁ ４０２と

【外２】 ４０３に結合する。この後、このデータがＩ／Ｏ回路１
２（図１）に結合され、最終的にはダイナミック・ラン
ダムアクセス・メモリの外部の他の回路に結合される。

【００１４】次に図５Ａには、この発明の実施例による
メモリ・セルの１行に対応する例えばＷＬ₀ ３７４のよ
うな偶数ワード線の線図が示されている。行復号アンド
・ゲート３８６が下側金属導体５００に結合され、この
金属導体が接点５２８を介して、多結晶シリコンのワー
ド線ハーフ・セグメント５３６に結合される。多結晶シ
リコンのワード線ハーフ・セグメント５３６は、メモリ
・セル３７７及び３８１（図３）を含む夫々の行にある
メモリ・セルに対するゲートを形成する。更に下側金属
導体５００（図５Ａ）が、上側金属導体５０８及びバイ
ア５１６、５１８を介して、下側金属導体５０２に結合
される。下側金属導体５０２は、接点５３０を介して多
結晶シリコンのワード線セグメント５３８に結合され
る。多結晶シリコンのワード線セグメント５３８が、夫
々の行にある他のメモリ・セルに対するゲートを形成す
る。ＷＬ₀ ３７４の一番端にある多結晶シリコンのワー
ド線ハーフ・セグメント５４２迄このパターンが繰返さ
れ、このセグメントがメモリ・セル３５０および３６２
（図３）を含む夫々の行にあるメモリ・セルに対するゲ
ートを形成する。

【００１５】図５Ｂには、この発明の実施例による、例
えばメモリ・セルの１行に対応するＷＬ₁ ３７２の様な
奇数ワード線の線図が示されている。行復号アンド・ゲ
ート３８４が上側金属導体５４４に結合され、この金属
導体がバイア５６０を介して下側金属導体５５２に結合
される。下側金属導体５５２が接点５７４を介して、多
結晶シリコンのワード線セグメント５８０に結合され
る。多結晶シリコンのワード線セグメント５８０は、メ
モリ・セル３７９及び３８３（図３）を含む夫々の行に
あるメモリ・セルに対するゲートを形成する。ワード線
ＷＬ₁ ３７２の一番端にある多結晶シリコンのワード線
セグメント５８４（図５Ｂ）迄、このパターンが繰り返
され、このセグメントがメモリ・セル３４８及び３６０
（図３）を含む夫々の行にあるメモリ・セルに対するゲ
ートを構成する。

【００１６】図５Ｃには、夫々図５Ａ及び図５Ｂに示し
たような偶数及び奇数ワード線ストラップの平面図が線
図で示されている。例えば偶数ワード線ストラップＷＬ
₀ ３７４が、夫々の端にある２つの下側金属導体ハーフ
・セグンメント５００、５０６と、１５個の下側金属導
体セグメント５０２−５０４と、１６個の上側金属導体
セグメント５０８−５１４を含み、これらが直列に接続
されている。同様に、例えば奇数ワード線ストラップＷ
Ｌ₁ ３７２が、夫々の端にある２つの上側金属導体ハー
フ・セグメント５４４、５５０と、１５個の上側金属導
体セグメント５４６−５４８と、１６個の下側金属導体
セグメント５５２−５５８とを含み、これらが直列に接
続されている。この配置は幾つかの理由で、非常に有利
である。第１に、下側金属導体セグメントの抵抗値が上
側金属導体セグメントの抵抗値より実質的に大きくて
も、奇数及び偶数の両方のワード線ストラップの合計抵
抗値は同じである。この為、奇数及び偶数の行にあるメ
モリ・セルのアクセス時間が同じである。第２に、奇数
及び偶数の両方のワード線にある多結晶シリコンのセグ
メントに、下側金属導体だけから接触することが可能で
ある。こうすると、上側金属導体から多結晶シリコン・
セグメントに直接的に接点を付けるという、接点のアス
ペクト比（深さと直径の比）が一層大きいために信頼性
が劣る事がある工程が避けられる。最後に、ワード線ス
トラップの長さの実質的な部分に亘って、隣接するワー
ド線ストラップが異なる金属導体で形成される。同じ様
な金属導体が密な間隔で隔たる事が起こるのは、バイ
ア、例えばバイア５１６及び５６０が形成された相対的
に一層小さい重なり領域だけである。この為、製造中に
隣接するワード線ストラップを短絡する確率が大幅に低
下する。更に、それに応じて信頼性を低下させる事な
く、ワード線ストラップのピッチ（中心線の間の距離）
を同じ金属で形成される金属線に対する最小許容ピッチ
より小さくする事が出来る。この最小許容ピッチは、そ
れより小さくすると、短絡又は開放した金属線が起こる
確率が増加する為に、製造過程の信頼性が犠牲になるよ
うな、同じ様な金属線に対する最小許容幅及び最小許容
スペースを含む。このような特徴の最小許容寸法は、６
４メガビット・ダイナミック・ランダムアクセス・メモ
リ又はその他の装置でかなり頻繁に起こるのが特徴であ
る。

【００１７】図６Ａには、例えばバイア５１６及び５６
０（図５Ｃ）にある同じ様な金属導体の間の密な間隔の
必要性を避ける経由方式の線図が示されている。この場
合、上側金属導体６０５及び下側金属導体６１１が重な
り領域６１８（図６Ａ）でバイア６１０によって接続さ
れる。隣接する下側金属導体６００及び上側金属導体６
１３が、重なり領域６２０でバイア６１２によって接続
される。次の６つのワード線ストラップ６０１−６０３
及び６０６−６０８に対する接続点が、ワード線ストラ
ップ６００及び６０５に対する接続点に対してずれてい
る。８個のワード線ストラップのパターンが、夫々ワー
ド線ストラップ６００及び６０５に対応するワード線ス
トラップ６０４及び６０９に対して繰り返される。例え
ば、最小８ワード線ストラップ・ピッチは、１つのバイ
アの幅（０．３６μｍ）、バイアの２つの下側金属導体
の重なり（２×０．１５μｍ）、４個の下側金属導体の
幅（４×０．３μｍ）及び下側金属導体の間の５個のス
ペース（５×０．３μｍ）を含み、合計３．３６μｍで
ある。この為、この発明による１ワード線ピッチは３．
３６／８μｍ、即ち、０．４２μｍにする事が出来る。
これは単一の金属導体の、相当する最小ワード線ストラ
ップ・ピッチ（０．３μｍの幅に０．３μｍのスペース
を加えた値）より実質的に小さい。この代りに、単一ワ
ード線・ピッチが０．４２μｍより大きいが、０．６μ
ｍより小さければ、同じ様な金属導体の間の間隔を適当
に増加して、信頼性を改善することが出来る。

【００１８】同様に、１６本のワード線毎にワード線ク
ロスオーバ・パターンを繰り返すことにより、ワード線
ピッチを更に小さくする事が出来る。最小１６ワード線
ストラップ・ピッチは、１つのバイアの幅（０．３６μ
ｍ）、バイアの２つの下側金属導体の重なり（２×０．
１５μｍ）、８個の下側金属導体の幅（８×０．３μ
ｍ）及び下側金属導体の間の９個のスペース（９×０．
３ μｍ）を含み、合計が５．８６μｍになる。この為
単一ワード線ピッチは５．７６／１６μｍ、即ち、０．
３６μｍに更に減少することが出来る。

【００１９】ずらした接続点に必要な領域の全長は、典
型的には、金属導体セグメントの長さの２０％未満であ
る。この為、隣接した下側及び上側金属導体セグメン
ト、例えば、６００及び６０５は、長さがほぼ等しい。
重なり領域６１８及び６２０が隔たっていて、隣接する
同じ様な金属導体６００及び６１１がずれていて、ワー
ド線ストラップ・ピッチが上側又は下側の同様な金属導
体に対する許容し得るピッチより小さくても、同じ様な
金属導体の間に少なくとも所望の最小スペースが保たれ
る。これは、ワード線ピッチが同じ様な金属導体に対す
る最小許容間隔より小さい場合でも、同じ様な金属導体
を、同じ様な金属導体に対する最小許容間隔より大きな
距離だけ隔てる事が出来るようにする事により、製造時
に、金属の相互接続の信頼性を大幅に改善する。更に、
他の接続点に対する上側及び下側金属導体の間の接続点
のずれが、メモリ・セル・アレイ、例えば、アレイ２２
及び２６（図２）に亘って起こり、この為、追加のレイ
アウト面積を必要としない。

【００２０】図８Ａには、図６Ａの線図に対応した、下
側金属導電層の実際の配置を示す線図が示されている。
図８Ｂの線図は、図６Ａの線図に対応する上側金属導電
層の実際の配置を示す。最後に、図８Ｃの線図は、図８
Ａ及び図８Ｂの下側及び上側金属導電層を組み合わせた
配置を示しており、参照数字はこれまでと同じである。

【００２１】次に図９Ａ及び９Ｂには、相互接続セグメ
ントの寄生抵抗値及び静電容量とメモリ・セルの静電容
量（図に示していない）を含めて、この発明の実施例の
シミュレーションに使われた回路の回路図が示されてい
る。図９Ａの回路は、８個の上側金属導体を持つワード
線のモデルである。図９Ｂの回路は、１６個の上側金属
導体を持つワード線のモデルである。更に各々のワード
線は対応する数の下側金属導体及び多結晶シリコンのセ
グメントを含むが、各々のワード線が持つメモリ・セル
の総数は同じである。この場合、インバータ９０２（図
９Ａ）及びインバータ９３２（図９Ｂ）が、行復号回
路、例えばアンド・ゲート３８６（図５Ａ）に対応する
信号源である。

【００２２】図９Ａ及び図９Ｂの回路に対するシミュレ
ーション結果が図１１に示されている。夫々インバータ
９０２、９３２の入力端子９００、９３０の信号が、開
始時刻０に論理高レベルから論理低レベルへ同時に変化
する時、シミュレーションが開始される。波形１１００
及び１１０１は、夫々多結晶セグメント９２６、９５６
の一番端に生じる電圧を表す。波形１１０１を１１００
と比較すれば、１６個のセグメントを持つ図９Ｂの回路
は、図９Ａの回路に比べて、２．８ボルトで１．５ナノ
秒有利である事がわかる。更に、波形１１０１及び１１
００を波形１１０３及び１１０２に夫々比較すれば、図
９Ａ及び図９Ｂの各々の回路は、図１２Ｃに示した従来
の抵抗値が更に大きい単一金属導体の場合に比べて、
２．８ボルトで３ナノ秒有利である事が分かる。例えば
５０ナノ秒のアクセス時間（ｔＲＡＣ）を持つダイナミ
ック・ランダムアクセス・メモリでは、これは６％の改
善になる。この為、この発明のこれらの実施例では、信
頼性及びアクセス時間のかなりの改善が得られる。

【００２３】この発明の実施例を好ましい実施例につい
て詳しく説明したが、以上の説明は例に過ぎず、この発
明を制約するものと解してはならない。例えば、上側及
び下側金属導体セグメントは、３つの導電層を利用でき
る場合、図７の経由線図に従って接続する事が出来る。
１つのワード線ストラップの接続点が、バイア７１９
で、第３の金属導体セグメント７３９に接続された第１
の金属導体セグメント７０９を有する。隣接したワード
線ストラップは、夫々バイア７２４、７１４に２つの接
続点を有する。第１の金属導体セグメント７３４がバイ
ア７２４で、第２の金属導体セグメント７２９に接続さ
れる。第２の金属導体セグメント７２９が、バイア７１
４で第３の金属導体セグメント７０４に接続される。第
１及び第２の絶縁層６３３、６３１の標準的なエッチ技
術と、その後、タングステンその他の導電材料の様な同
形金属のデポジッションによってバイア６３２を形成す
る事により、第１及び第３の金属導体セグメント６３
４、６３０（図６Ｂ）の間の直接接続を実現する事が出
来る。更に別の実施例では、第１及び第３の金属導体セ
グメント６４８、６４０が、別のバイア６４６（図６
Ｃ）の真上に１つのバイア６４２をパターン決めする事
により、第２の金属導体セグメント６４４を介して、接
続する事が出来る。別の実施例では、第１及び第３の金
属導体セグメント６５８、６５０を、別のバイア６５６
（図６Ｄ）に対して１つのバイア６５２をずらすことに
より、第２の金属導体セグメント６５４を介して接続す
る事が出来る。更に別の実施例では、隣接する同じ様な
金属導体の間に少なくとも最小許容間隔を保つ事によ
り、信頼性を改善しながら、隣接する導体のピッチを減
少する事によって、レイアウト面積を減少するために任
意の相互接続の用途に使う事が出来る。この発明のこの
実施例は、接点及び多結晶ワード線セグメント（図５Ａ
及び図５Ｂ）を省略する事によって実現される。このよ
うな用途としてはメモリ及びマイクロプロセッサ装置に
対する幅の広いデータ及びアドレス・バス回路がある。

【００２４】更に、以上の説明から、当業者には、この
発明の実施例の細部に種々の変更を加える事が出来る事
が了解されよう。このような変更並びにそのほかの実施
例もこの発明の範囲内に属する事を承知されたい。

【００２５】以上の説明に関し、更に以下の項目を開示
する。 （１） ２つの端を持ち、当該第１の下側導体の一方の
端が第１の信号源に結合されている第１の下側導体と、
２つの端を持ち、前記第１の下側導体から、隣接する下
側導体の間の許容し得る間隔よりも小さな距離だけ隔た
り、当該第１の上側導体の一方の端が第２の信号源に結
合されている第１の上側導体と、２つの端を持ち、当該
第２の上側導体の一方の端が前記第１の下側導体の別の
端に結合されていて、前記第１の信号源から信号を受け
取る第２の上側導体と、２つの端を持ち、前記第２の上
側導体から、隣接する下側導体の間の許容し得る間隔よ
りも小さな距離だけ隔たり、当該第２の下側導体の一方
の端が前記第１の上側導体の別の端に結合されていて、
前記第２の信号源から信号を受け取る第２の下側導体と
を有する回路。

【００２６】（２） （１）記載の回路に於て、絶縁層
により、前記第１の下側導体が前記第２の上側導体から
隔てられ、第１の上側導体が第２の下側導体から隔てら
れている回路。 （３） （２）記載の回路に於て、前記第１の下側導体
に結合された第３の導体、及び前記第２の下側導体に結
合された第４の導体を有する回路。 （４） （３）記載の回路に於て、前記第３及び第４の
導体の各々が複数個のメモリ・セルに接続され、各々の
メモリ・セルが少なくとも１つのＭＯＳトランジスタを
有し、該ＭＯＳトランジスタはそれぞれ第３及び第４の
導体に接続されるゲートを持っている回路。 （５） （４）記載の回路に於て、前記第３及び第４の
導体が多結晶シリコン・ワード線で構成され、該多結晶
シリコン・ワード線は隣接する下側導体の間の許容し得
る間隔より小いピッチを持っている回路。

【００２７】（６） （２）記載の回路に於て、前記第
１の下側導体及び前記第１の上側導体が、前記第１の上
側導体の長さの実質的な部分に亘って互いに平行であ
り、前記第２の上側導体及び前記第２の下側導体が、前
記第２の上側導体の長さの実質的な部分に亘って互いに
平行である回路。 （７） （２）記載の回路に於て、前記第１の下側導体
が前記絶縁層にある第１の孔を介して前記第２の上側導
体に結合され、前記第１の上側導体が前記絶縁層にある
第２の孔を介して前記第２の下側導体に結合される回
路。 （８） （７）記載の回路に於て、前記第１の下側導体
が第３の導体によって前記第２の上側導体に結合され、
前記第１の上側導体が第４の導体によって前記第２の下
側導体に結合され、第３及び第４の導体は前記第１及び
第２の上側導体とは異なる材料の性質を持っている回
路。 （９） （６）記載の回路に於て、前記第１の下側導体
及び前記第１の上側導体が、前記第１の上側導体の長さ
の実質的な部分に亘って前記絶縁層の厚さより大きな距
離だけ隔たっている回路。 （１０） （９）記載の回路に於て、前記第１の下側導
体及び前記第１の上側導体が、前記第１の上側導体の長
さの実質的な部分に亘って前記絶縁層の厚さに等しい距
離だけ隔たっている回路。

【００２８】（１１） ２つの端並びにその間の長さを
持ち、当該第１の下側導体の一方の端が第１の信号源に
結合されている第１の下側導体と、２つの端並びにその
間の長さを持っていて、当該第１の上側導体の長さの実
質的な部分に亘って前記第１の下側導体と平行であっ
て、当該第１の上側導体の一方の端が第２の信号源に結
合されている第１の上側導体と、２つの端並びに前記第
１の上側導体の長さに略等しい長さを持ち、当該第２の
上側導体の一方の端が前記第１の下側導体の別の端に結
合されていて、前記第１の信号源から信号を受け取る第
２の上側導体と、２つの端並びに前記第１の下側導体の
長さに略等しい長さを持ち、前記第２の上側導体の長さ
の実質的な部分に亘って前記第２の上側導体と平行で、
当該第２の下側導体の一方の端が前記第１の上側導体の
別の端に結合されていて、前記第２の信号源から信号を
受け取る第２の下側導体とを有する回路。

【００２９】（１２） （１１）記載の回路に於て、絶
縁層により、前記第１の下側導体が前記第２の上側導体
から隔てられると共に、前記第１の上側導体が前記第２
の下側導体から隔てられている回路。 （１３） （１２）記載の回路に於て、前記第１の下側
導体が前記絶縁層にある第１の孔を介して前記第２上側
導体に結合され、前記第１の上側導体が前記絶縁層にあ
る第２の孔を介して前記第２の下側導体に結合されてい
る回路。 （１４） （１３）記載の回路に於て、前記第１及び第
２の下側導体が第１の金属で構成されている回路。 （１５） （１４）記載の回路に於て、前記第１及び第
２の上側導体が第２の金属で構成されている回路。

【００３０】（１６） 複数個の信号を発生する複数個
の駆動回路と、第２の複数個の上側導電セグメントによ
って直列に接続され、第１の下側導電セグメントの端が
１つの駆動回路に結合されて１つの信号を受け取る第１
の複数個の下側導電セグメントと、第４の複数個の下側
導電セグメントによって直列に接続され、第１の上側導
電セグメントの端が１つの駆動回路に結合されて１つの
信号を受け取る第３の複数個の上側導電セグメントとを
有し、前記第１の複数個の下側導電セグメントの各々が
前記第３の複数個の上側導電セグメントの１つに隣接
し、前記第２の上側導電セグメントの各々が前記第４の
複数個の下側導電セグメントの１つに隣接している回
路。

【００３１】（１７） （１６）記載の回路に於て、前
記第１の複数個の導電セグメントの各々が、隣接する下
側導電セグメントの間の許容し得る間隔より小さな距離
だけ、前記第３の複数個の上側導電セグメントの隣接す
る１つから隔たっている回路。 （１８） （１６）記載の回路に於て、前記複数個の信
号がアドレス信号である回路。 （１９） （１６）記載の回路に於て、前記複数個の信
号がデータ信号である回路。 （２０） （１６）記載の回路に於て、前記複数個の信
号が、メモリ・セルの複数個の行のうちの１行を選択的
に付勢するワード線信号である回路。

【００３２】（２１） （２０）記載の回路に於て、更
に複数個の多結晶シリコン・セグメントを有し、各々の
多結晶シリコン・セグメントが、メモリ・セルの複数個
の行のうちの１行にあるメモリ・セルの複数個のゲート
端子に結合され、各々の多結晶シリコン・セグメント
が、前記第１の複数個及び第４の複数個の下側導電セグ
メントのうちの１つの下側導電セグメントに結合されて
いる回路。

【００３３】（２２） ２つの端を持つ第１の下側導体
５００を有する回路を設計した。第１の下側導体の一方
の端が第１の信号源３８６に結合される。第１の上側導
体５４４が２つの端を持ち、隣接する下側導体の間の許
容し得る間隔より小さい距離だけ、第１の下側導体から
隔たっている。第１の上側導体の一方の端が第２の信号
源３８４に結合される。第２の上側導体５０８が２つの
端を持っている。第２の上側導体の一方の端が第１の下
側導体の別の端に結合され、第１の信号源からの信号を
受け取る。第２の下側導体５５２が２つの端を持ち、隣
接する下側導体の間の許容し得る間隔より小さい距離だ
け、第２の上側導体から隔たっている。第２の下側導体
の一方の端が、第１の上側導体の別の端に結合され、第
２の信号源からの信号を受け取る。上側及び下側導体
が、隣接する下側導体の間の許容し得る間隔より小さい
距離だけ隔たっているので、レイアウト面積が節約され
る。各々の信号源に接続された導体の合計抵抗値は同じ
であり、従って、信号遅延も同じである。

【図面の簡単な説明】

【図１】この発明の実施例を持つ６４メガビット・ダイ
ナミック・ランダムアクセス・メモリの線図。

【図２】図１の６４メガビット・ダイナミック・ランダ
ムアクセス・メモリの８メガビット・アレイの線図。

【図３】図２の８メガビット・アレイの１／８の回路
図。

【図４】図３に示した部分のメモリ・セル及びセンス・
アンプを示す回路図。

【図５】Ａは偶数ワード線に対するこの発明の実施例の
線図。Ｂは奇数ワード線に対するこの発明の実施例の線
図。Ｃは奇数及び偶数ワード線を示すこの発明の実施例
の線図。

【図６】Ａはこの発明の実施例の経由線図。Ｂはこの発
明のバイア構造の１例の線図。Ｃはこの発明のバイア構
造の別の例の線図。Ｄはこの発明のバイア構造の更に別
の例の線図。

【図７】この発明の別の実施例の経由線図。

【図８】Ａは下側導体に対するこの発明の実施例の配置
線図。Ｂは上側導体に対するこの発明の実施例の配置線
図。Ｃは下側及び上側導体を示すこの発明の実施例の配
置線図。

【図９】Ａはこの発明をシミュレーションする回路の線
図。Ｂはこの発明の別の実施例をシミュレーションする
回路の線図。

【図１０】Ａは従来の回路の線図。Ｂは従来の回路の別
の線図。

【図１１】この発明の実施例並びに従来のシミュレーシ
ョン波形を示すグラフ。

【図１２】Ａは偶数ワード線に対する従来の線図。Ｂは
奇数ワード線に対する従来の線図。Ｃは奇数及び偶数ワ
ード線に対する従来の線図。

【符号の説明】

３８４ 第２の信号源 ３８６ 第１の信号源 ５００ 第１の下側導体 ５０８ 第２の上側導体 ５４４ 第１の上側導体 ５５２ 第２の下側導体

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小松崎 勝雄 茨城県新治郡新治村大畑282 (72)発明者 酒井 毅 東京都青梅市河辺町３−11120 ドミナン ス河辺 403番

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ２つの端を持ち、当該第１の下側導体の
   一方の端が第１の信号源に結合されている第１の下側導
   体と、 ２つの端を持ち、前記第１の下側導体から、隣接する下
   側導体の間の許容し得る間隔よりも小さな距離だけ隔た
   り、当該第１の上側導体の一方の端が第２の信号源に結
   合されている第１の上側導体と、 ２つの端を持ち、当該第２の上側導体の一方の端が前記
   第１の下側導体の別の端に結合されていて、前記第１の
   信号源から信号を受け取る第２の上側導体と、 ２つの端を持ち、前記第２の上側導体から、隣接する下
   側導体の間の許容し得る間隔よりも小さな距離だけ隔た
   り、当該第２の下側導体の一方の端が前記第１の上側導
   体の別の端に結合されていて、前記第２の信号源から信
   号を受け取る第２の下側導体とを有する回路。