JPH02163963A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH02163963A JPH02163963A JP63318865A JP31886588A JPH02163963A JP H02163963 A JPH02163963 A JP H02163963A JP 63318865 A JP63318865 A JP 63318865A JP 31886588 A JP31886588 A JP 31886588A JP H02163963 A JPH02163963 A JP H02163963A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- bit lines
- polycide
- adjacent
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕−
本発明は、複数のビット線が互いに平行に延び〔発明の
１既要〕 本発明は、上記の様なメモリ装置において、高融点金属
を含む下層側の第１の層と八ｌを含む上層側の第２の層
とを順次に接続してビット線を構成し、且つ互いに隣接
している２本のビット線では第１及び第２の層同士を隣
接させることによって、製造が容易であるにも拘らず信
頼性及び性能が高いメモリ装置を提供することができる
様にしたものである。
１既要〕 本発明は、上記の様なメモリ装置において、高融点金属
を含む下層側の第１の層と八ｌを含む上層側の第２の層
とを順次に接続してビット線を構成し、且つ互いに隣接
している２本のビット線では第１及び第２の層同士を隣
接させることによって、製造が容易であるにも拘らず信
頼性及び性能が高いメモリ装置を提供することができる
様にしたものである。
メモリ装置ではビット線がデータの転送を担っているが
、微小信号でも正確に伝達できる様に真補１組のビ・ノ
ド線対が用いられる場合がある。特にＳＲＡＭでは、こ
れらのビット線対カ月つのメモリセルに接続されるので
、１つのメモリセル上の同一層内を２本のビット線が互
いに平ｉテに延びている。
、微小信号でも正確に伝達できる様に真補１組のビ・ノ
ド線対が用いられる場合がある。特にＳＲＡＭでは、こ
れらのビット線対カ月つのメモリセルに接続されるので
、１つのメモリセル上の同一層内を２本のビット線が互
いに平ｉテに延びている。
ところが、メモリ装置の高集積化に伴って、ビット線間
の間隔も狭くする必要がある。このため、ビット線のパ
ターン余裕が少なく、塵埃等によるビット線同士の短絡
の虞れも多い。・従って、この様なメモリ装置は製造が
容易でない。
の間隔も狭くする必要がある。このため、ビット線のパ
ターン余裕が少なく、塵埃等によるビット線同士の短絡
の虞れも多い。・従って、この様なメモリ装置は製造が
容易でない。
また、ビット線間の間隔が狭くなると、ビット線間の寄
生容量も大きくなる。従って、この様なメモリ装置では
高速性等の性能が低い。
生容量も大きくなる。従って、この様なメモリ装置では
高速性等の性能が低い。
（課題を解決するだめの手段〕
本発明によるメモリ装置では、下層側の第１の層１７と
上層側の第２の層１９とが順次に接続されてビット線が
構成されており、互いに隣接している２本の前記ビット
線では前記第１及び第２の層１７．１９同士が隣接して
おり、前記第１の層１７は高融点金属を含む層で形成さ
れており、前記第２の層１９はＡｌを含む層で形成され
ている。
上層側の第２の層１９とが順次に接続されてビット線が
構成されており、互いに隣接している２本の前記ビット
線では前記第１及び第２の層１７．１９同士が隣接して
おり、前記第１の層１７は高融点金属を含む層で形成さ
れており、前記第２の層１９はＡｌを含む層で形成され
ている。
本発明による半導体メモリでは、互いに隣接している２
本のビット線では第１及び第２の層１７．１９同士が隣
接していのるので、１つの層１７．１９で形成されてい
るピッ１１同士の間隔は、平面的に見て互いに隣接して
いるビット線同士の間隔よりも広い。従って、１つの層
１７．１９内におけるビット線のパターン余裕が多く、
塵埃等によるビット線同士の短絡の虞れも少ない。
本のビット線では第１及び第２の層１７．１９同士が隣
接していのるので、１つの層１７．１９で形成されてい
るピッ１１同士の間隔は、平面的に見て互いに隣接して
いるビット線同士の間隔よりも広い。従って、１つの層
１７．１９内におけるビット線のパターン余裕が多く、
塵埃等によるビット線同士の短絡の虞れも少ない。
また、互いに隣接している２本のビット線では第１及び
第２の層１７．１９同士が隣接しているので、総てのビ
ット線が１つの層で形成されている場合に比べて、ピッ
） ４７１間の寄生容量が少ない。
第２の層１７．１９同士が隣接しているので、総てのビ
ット線が１つの層で形成されている場合に比べて、ピッ
） ４７１間の寄生容量が少ない。
また、第１及び第２のＮ１７．１９は夫々高融点金属を
含む層及びＡｌを含む層で形成されているので、第１及
び第２の層１７．１９が共にＡ７？を含む層のみで形成
されている場合に比べて、ビット線の形成プロセスが容
易で、ビット線の段差被覆性もよく、ビット線によるア
ロイスパイクも防止される。一方、第１及び第２の層１
７．１９が共に高融点金属を含む層のみで形成されてい
る場合に比べて、ビット線と半導体基板１１等との間の
寄生容量が少ない。
含む層及びＡｌを含む層で形成されているので、第１及
び第２の層１７．１９が共にＡ７？を含む層のみで形成
されている場合に比べて、ビット線の形成プロセスが容
易で、ビット線の段差被覆性もよく、ビット線によるア
ロイスパイクも防止される。一方、第１及び第２の層１
７．１９が共に高融点金属を含む層のみで形成されてい
る場合に比べて、ビット線と半導体基板１１等との間の
寄生容量が少ない。
また、第１及び第２の層１７．１９が順次に接続されて
ビット線が構成されているので、互いに隣接している２
本のビット線では第１及び第２の層１７．１９同士が隣
接しており且つ第１及び第２Ｎ１７．１９が夫々高融点
金属を含む層及びＡｌを含む層で形成されていても、互
いに隣接している２本のビット＆ｉは電気的に均衡して
いる。
ビット線が構成されているので、互いに隣接している２
本のビット線では第１及び第２の層１７．１９同士が隣
接しており且つ第１及び第２Ｎ１７．１９が夫々高融点
金属を含む層及びＡｌを含む層で形成されていても、互
いに隣接している２本のビット＆ｉは電気的に均衡して
いる。
以下、ＭＯＳ−３ＲＡＭに適用した本発明の一実施例を
、第１図及び第２図を参照しながら説明する。
、第１図及び第２図を参照しながら説明する。
本実施例では、Ｓｉ基板１１上の多結晶Ｓｉ層１２によ
って、メモリセル１３のスイッチングトランジスタのゲ
ート電極を兼用しているワード線が形成されている。
って、メモリセル１３のスイッチングトランジスタのゲ
ート電極を兼用しているワード線が形成されている。
多結晶５ｉＪｉ１２の両側方のＳｔ基Ｆｉｌｌ中には、
多結晶５ｉｉｌ１２の延在方向とは垂直な方向で互いに
隣接している２個のメモリセル１３の各々のスイッチン
グトランジスタに共通のソース・ドレイン領域である不
純物拡散層１４と、各々のスイッチングトランジスタに
固有のソース・ドレイン領域である不純物拡散ｊＷ１５
とが形成されている。
多結晶５ｉｉｌ１２の延在方向とは垂直な方向で互いに
隣接している２個のメモリセル１３の各々のスイッチン
グトランジスタに共通のソース・ドレイン領域である不
純物拡散層１４と、各々のスイッチングトランジスタに
固有のソース・ドレイン領域である不純物拡散ｊＷ１５
とが形成されている。
多結晶Ｓｉｌ’１ｉ１２や不純物拡散層１４．１５等は
眉間絶縁膜１６に覆われており、この層間絶縁膜１６に
は不純物拡散層１４に達するコンタクト窓１６ａが形成
されている。
眉間絶縁膜１６に覆われており、この層間絶縁膜１６に
は不純物拡散層１４に達するコンタクト窓１６ａが形成
されている。
層間絶縁膜１６上にはＳｉと高融点金属とのポリサイド
層１７が形成されており、このポリサイド層１７はコン
タクト窓１６ａを介して不純物拡散層１４にコンタクト
している。従って、このポリサイドＮ１７はビット線と
なっている。
層１７が形成されており、このポリサイド層１７はコン
タクト窓１６ａを介して不純物拡散層１４にコンタクト
している。従って、このポリサイドＮ１７はビット線と
なっている。
但し、総てのビット線がポリサイドＮ１７によって構成
されているのではなく、多結晶Ｓｉ層１２の延在方向と
は垂直な方向においてコンタクト窓１６ａに挾まれてい
る２個のメモリセル１３の各々のビット線対のうちの一
方のビット線のみがボリサイド層１７によって構成され
ている。
されているのではなく、多結晶Ｓｉ層１２の延在方向と
は垂直な方向においてコンタクト窓１６ａに挾まれてい
る２個のメモリセル１３の各々のビット線対のうちの一
方のビット線のみがボリサイド層１７によって構成され
ている。
また、多結晶Ｓｉ層１２の延在方向とは垂直な方向の次
の２個のメモリセル１３では、各々のビット線対のうち
の他方のビット線のみがポリサイド層１７によって構成
されている。
の２個のメモリセル１３では、各々のビット線対のうち
の他方のビット線のみがポリサイド層１７によって構成
されている。
ポリサイド層１７等は眉間絶縁膜１８に覆われており、
この眉間絶縁膜Ｉ８にはポリサイド１ｌｉ１７に達する
コンタクト窓１８ａが形成されている。
この眉間絶縁膜Ｉ８にはポリサイド１ｌｉ１７に達する
コンタクト窓１８ａが形成されている。
層間絶縁膜１８上には、ポリサイド層１７によって構成
されたビット線の残りのビット線を構成するＡｆ層１９
が形成されており、このＡ７！層１９はコンタクト窓１
８ａを介してポリサイド層１７にコンタクトしている。
されたビット線の残りのビット線を構成するＡｆ層１９
が形成されており、このＡ７！層１９はコンタクト窓１
８ａを介してポリサイド層１７にコンタクトしている。
従って本実施例では、コンタクト窓１８ａ毎にポリサイ
ド１ｉ１１７とＡ１層１９とが順次に切り換わって１本
のビット線が構成されている。
ド１ｉ１１７とＡ１層１９とが順次に切り換わって１本
のビット線が構成されている。
また、互いに隣接している２本のビット線については、
各々のビット線におけるポリサイド１ｉｉ１７とＡＮｉ
ｉ１９とが平面的に見て互いに隣接する様に、これらの
ポリサイド層１７とへ１層１９とが形成されている。つ
まり、平面的に見た場合、ポリサイド層１７同士及びＡ
Ｎ層１９同士がそれらの全長に亘って隣接することばな
い。
各々のビット線におけるポリサイド１ｉｉ１７とＡＮｉ
ｉ１９とが平面的に見て互いに隣接する様に、これらの
ポリサイド層１７とへ１層１９とが形成されている。つ
まり、平面的に見た場合、ポリサイド層１７同士及びＡ
Ｎ層１９同士がそれらの全長に亘って隣接することばな
い。
このため、ポリサイド層１７同士及びへ７！層１９同士
の間隔は、ビット線同士の間隔の２倍である。従って、
ポリサイド層１７及びＡ７！層１９のパターン余裕が多
く、塵埃等によるポリサイド層１７同士及びＡｊ２層１
９同士の短絡の虞れも少ない。
の間隔は、ビット線同士の間隔の２倍である。従って、
ポリサイド層１７及びＡ７！層１９のパターン余裕が多
く、塵埃等によるポリサイド層１７同士及びＡｊ２層１
９同士の短絡の虞れも少ない。
但しポリサイド層１７では、平面的に見てもそれらの端
部同士が隣接している。しかし、下層側のポリサイドＮ
１７の下地は上層側のＡ７！層１９の下地よりも段差が
少なく、また隣接しているのは端部同士のみである。従
って、パターン余裕や塵埃等による短絡に関する問題も
少ない。
部同士が隣接している。しかし、下層側のポリサイドＮ
１７の下地は上層側のＡ７！層１９の下地よりも段差が
少なく、また隣接しているのは端部同士のみである。従
って、パターン余裕や塵埃等による短絡に関する問題も
少ない。
なお、本実施例ではポリサイド層１７とへ１層１９とで
ビットｍを構成したが、高融点金属とＳｉとのシリサイ
ド眉等をポリサイドＩｉ！１７の代りに用いてもよい。
ビットｍを構成したが、高融点金属とＳｉとのシリサイ
ド眉等をポリサイドＩｉ！１７の代りに用いてもよい。
またコンタクト窓１８ａは、本実施例では多結晶Ｓｉ層
１２上に位置しているが、不純物拡散層１４上に位置し
ていてもよい。
１２上に位置しているが、不純物拡散層１４上に位置し
ていてもよい。
本発明によるメモリ装置では、１つの層内におけるビッ
ト綿のパターン余裕が多（、塵埃等によるビット線同士
の短絡の虞れも少なく、ビット線の形成プロセスも容易
であるので、製造が容易である。
ト綿のパターン余裕が多（、塵埃等によるビット線同士
の短絡の虞れも少なく、ビット線の形成プロセスも容易
であるので、製造が容易である。
また、ビット綿の段差被覆性がよく、ビット線によるア
ロイスパイクも防止されるので、信頼性が高い。
ロイスパイクも防止されるので、信頼性が高い。
また、ビット線間及びビット線と半導体基板等との間の
寄生容量が少なく、互いに隣接している２本のビット線
は電気的に均衡しているので、性能が高い。
寄生容量が少なく、互いに隣接している２本のビット線
は電気的に均衡しているので、性能が高い。
Ａ −Ａ ％％及びＢ −Ｂ ｖｉに沿う拡大断面図で
ある。
ある。
なお図面に用いた符号において、
１７・・−・−・・・−・・−・−・・・・ポリサイド
層１９−・−−一−−−−・−・−・−ＡＩ！層である
。
層１９−・−−一−−−−・−・−・−ＡＩ！層である
。
Claims (1)
- 【特許請求の範囲】 複数のビット線が互いに平行に延びているメモリ装置に
おいて、 下層側の第１の層と上層側の第２の層とが順次に接続さ
れて前記ビット線が構成されており、互いに隣接してい
る２本の前記ビット線では前記第１及び第２の層同士が
隣接しており、 前記第１の層は高融点金属を含む層で形成されており、 前記第２の層はＡｌを含む層で形成されていることを特
徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318865A JPH02163963A (ja) | 1988-12-17 | 1988-12-17 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318865A JPH02163963A (ja) | 1988-12-17 | 1988-12-17 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02163963A true JPH02163963A (ja) | 1990-06-25 |
Family
ID=18103826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63318865A Pending JPH02163963A (ja) | 1988-12-17 | 1988-12-17 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02163963A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575065A (ja) * | 1991-09-13 | 1993-03-26 | Nec Corp | 半導体記憶回路装置 |
| JPH10261771A (ja) * | 1996-06-28 | 1998-09-29 | Texas Instr Inc <Ti> | ワード線ストラップ回路 |
| US5989951A (en) * | 1995-04-20 | 1999-11-23 | Nec Corporation | Semiconductor device with contacts formed in self-alignment |
-
1988
- 1988-12-17 JP JP63318865A patent/JPH02163963A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575065A (ja) * | 1991-09-13 | 1993-03-26 | Nec Corp | 半導体記憶回路装置 |
| US5989951A (en) * | 1995-04-20 | 1999-11-23 | Nec Corporation | Semiconductor device with contacts formed in self-alignment |
| JPH10261771A (ja) * | 1996-06-28 | 1998-09-29 | Texas Instr Inc <Ti> | ワード線ストラップ回路 |
| JP2008227519A (ja) * | 1996-06-28 | 2008-09-25 | Texas Instr Inc <Ti> | ワード線ストラップ回路 |
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