JPH10261943A - 遅延回路およびそれを用いた発振回路 - Google Patents
遅延回路およびそれを用いた発振回路Info
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- JPH10261943A JPH10261943A JP9062841A JP6284197A JPH10261943A JP H10261943 A JPH10261943 A JP H10261943A JP 9062841 A JP9062841 A JP 9062841A JP 6284197 A JP6284197 A JP 6284197A JP H10261943 A JPH10261943 A JP H10261943A
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Abstract
(57)【要約】
【課題】 遅延時間を細かく制御でき、簡単な回路構成
でディジタル信号で制御可能な遅延回路およびそれを用
いた発振回路を実現する。 【解決手段】 複数の遅延素子を直列接続して遅延回路
を構成し、各遅延素子をトランジスタＰ１とそれより駆
動能力が大きいトランジスタＮ１、トランジスタＮ２と
それより駆動能力が大きいトランジスタＰ２により構成
し、トランジスタＰ１のゲートに入力信号を印加し、ト
ランジスタＮ１のゲートにプリチャージ信号を印加し、
トランジスタＰ２のゲートにプリチャージ信号の反転信
号を印加し、トランジスタＮ２のゲートは中間ノードＡ
に接続し、入力信号ＳINをプリチャージ信号として各遅
延素子に入力し、入力信号ＳINがハイレベルのとき、ノ
ードＡがローレベル、出力端子ＯＵＴがハイレベルの状
態にあり、入力信号ＳINの立ち下がりエッジを各遅延素
子により順次伝搬し、遅延信号が得られる。
でディジタル信号で制御可能な遅延回路およびそれを用
いた発振回路を実現する。 【解決手段】 複数の遅延素子を直列接続して遅延回路
を構成し、各遅延素子をトランジスタＰ１とそれより駆
動能力が大きいトランジスタＮ１、トランジスタＮ２と
それより駆動能力が大きいトランジスタＰ２により構成
し、トランジスタＰ１のゲートに入力信号を印加し、ト
ランジスタＮ１のゲートにプリチャージ信号を印加し、
トランジスタＰ２のゲートにプリチャージ信号の反転信
号を印加し、トランジスタＮ２のゲートは中間ノードＡ
に接続し、入力信号ＳINをプリチャージ信号として各遅
延素子に入力し、入力信号ＳINがハイレベルのとき、ノ
ードＡがローレベル、出力端子ＯＵＴがハイレベルの状
態にあり、入力信号ＳINの立ち下がりエッジを各遅延素
子により順次伝搬し、遅延信号が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号を所定の
遅延時間だけ遅延させて出力する遅延回路および遅延回
路を用いて構成された発振回路、特にディジタル信号に
応じて遅延時間および発振周波数を制御する遅延回路お
よびそれを用いた発振回路に関するものである。
遅延時間だけ遅延させて出力する遅延回路および遅延回
路を用いて構成された発振回路、特にディジタル信号に
応じて遅延時間および発振周波数を制御する遅延回路お
よびそれを用いた発振回路に関するものである。
【０００２】
【従来の技術】遅延時間がディジタル制御信号に応じて
任意に設定できる遅延回路の一例を図３２に示してい
る。図示のように、遅延回路は直列に接続されているｎ
段の遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎとこれ
らの遅延素子からのｎ個の出力信号から一つを選択して
出力するｎ対１選択回路ＳＥＬからなる。直列に接続さ
れているｎ段の遅延素子は、入力信号を所定の時間で遅
延した遅延信号を次段の遅延素子に出力する。選択回路
ＳＥＬはディジタル制御信号に応じてｎ段の遅延素子の
出力信号から一つを選択して出力する。
任意に設定できる遅延回路の一例を図３２に示してい
る。図示のように、遅延回路は直列に接続されているｎ
段の遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎとこれ
らの遅延素子からのｎ個の出力信号から一つを選択して
出力するｎ対１選択回路ＳＥＬからなる。直列に接続さ
れているｎ段の遅延素子は、入力信号を所定の時間で遅
延した遅延信号を次段の遅延素子に出力する。選択回路
ＳＥＬはディジタル制御信号に応じてｎ段の遅延素子の
出力信号から一つを選択して出力する。
【０００３】例えば、各遅延素子が入力信号を同じく遅
延時間ｔD を与えるとすると、図３２のように構成され
た遅延回路により、入力信号に対してｔD のステップで
ｔD〜ｎｔD の遅延時間を任意に与えることができる。
延時間ｔD を与えるとすると、図３２のように構成され
た遅延回路により、入力信号に対してｔD のステップで
ｔD〜ｎｔD の遅延時間を任意に与えることができる。
【０００４】遅延回路を用いて構成した発振回路の一例
を図３３に示している。図示のように、図３２に示す遅
延回路にインバータＩＮＶ１が設けられ、選択回路ＳＥ
Ｌの出力信号がインバータＩＮＶ１に入力され、インバ
ータＩＮＶ１の出力信号は遅延回路の入力信号として初
段の遅延素子ＤＬＹ１に入力される。選択回路ＳＥＬの
出力回路端子から発振信号（クロック信号）ＣＬＫが得
られる。即ち、インバータを介してリング状（環状）に
接続された遅延回路により発振回路が構成される。発振
回路の発振周波数は遅延回路の遅延時間により制御され
るので、ディジタル制御信号により遅延時間を制御する
ことでクロック信号ＣＬＫの周波数を制御できる。
を図３３に示している。図示のように、図３２に示す遅
延回路にインバータＩＮＶ１が設けられ、選択回路ＳＥ
Ｌの出力信号がインバータＩＮＶ１に入力され、インバ
ータＩＮＶ１の出力信号は遅延回路の入力信号として初
段の遅延素子ＤＬＹ１に入力される。選択回路ＳＥＬの
出力回路端子から発振信号（クロック信号）ＣＬＫが得
られる。即ち、インバータを介してリング状（環状）に
接続された遅延回路により発振回路が構成される。発振
回路の発振周波数は遅延回路の遅延時間により制御され
るので、ディジタル制御信号により遅延時間を制御する
ことでクロック信号ＣＬＫの周波数を制御できる。
【０００５】また、ディジタル信号で発振周波数を制御
する発振回路のもう一つの例は、図３４に示す。本例は
ディジタル／アナログ変換器（Ｄ／Ａコンバータ）ＤＡ
Ｃと電圧制御発振器（ＶＣＯ）により構成されており、
ディジタル／アナログ変換器ＤＡＣによりディジタル制
御信号がアナログ信号である制御電圧信号ＶＣに変換さ
れ、制御電圧信号ＶＣにより電圧制御発振器ＶＣＯの発
振周波数が制御される。これにより、電圧制御発振器Ｖ
ＣＯにより生成されたクロック信号ＣＬＫの周波数はデ
ィジタル制御信号により制御できる。
する発振回路のもう一つの例は、図３４に示す。本例は
ディジタル／アナログ変換器（Ｄ／Ａコンバータ）ＤＡ
Ｃと電圧制御発振器（ＶＣＯ）により構成されており、
ディジタル／アナログ変換器ＤＡＣによりディジタル制
御信号がアナログ信号である制御電圧信号ＶＣに変換さ
れ、制御電圧信号ＶＣにより電圧制御発振器ＶＣＯの発
振周波数が制御される。これにより、電圧制御発振器Ｖ
ＣＯにより生成されたクロック信号ＣＬＫの周波数はデ
ィジタル制御信号により制御できる。
【０００６】図３５はディジタル信号で容量を変化さ
せ、容量変化に応じて発振周波数を制御する発振回路の
一例を示している。図示のように、ディジタル信号に応
じてスイッチＳＷ０，ＳＷ１，ＳＷ２，…，ＳＷｎのオ
ン／オフ状態が制御され、これに応じて発振回路ＯＳＣ
に接続されている容量素子の全容量値が制御される。発
振回路ＯＳＣの発振周波数は接続されている容量素子の
容量に応じて設定されるので、発振回路ＯＳＣから得た
クロック信号ＣＬＫの周波数はディジタル制御信号によ
り制御できる。
せ、容量変化に応じて発振周波数を制御する発振回路の
一例を示している。図示のように、ディジタル信号に応
じてスイッチＳＷ０，ＳＷ１，ＳＷ２，…，ＳＷｎのオ
ン／オフ状態が制御され、これに応じて発振回路ＯＳＣ
に接続されている容量素子の全容量値が制御される。発
振回路ＯＳＣの発振周波数は接続されている容量素子の
容量に応じて設定されるので、発振回路ＯＳＣから得た
クロック信号ＣＬＫの周波数はディジタル制御信号によ
り制御できる。
【０００７】
【発明が解決しようとする課題】ところで、上述した従
来のディジタル制御発振回路、例えば図３４と３５に示
す発振回路では、アナログ的な設計要素を含むため、発
振回路の仕様やＬＳＩ（大規模集積回路）のプロセス毎
に発振周波数範囲とリニアティー（線型特性）、回路規
模などのトレードオフを考慮した面倒な回路の設計や修
正が必要であるという不利益がある。
来のディジタル制御発振回路、例えば図３４と３５に示
す発振回路では、アナログ的な設計要素を含むため、発
振回路の仕様やＬＳＩ（大規模集積回路）のプロセス毎
に発振周波数範囲とリニアティー（線型特性）、回路規
模などのトレードオフを考慮した面倒な回路の設計や修
正が必要であるという不利益がある。
【０００８】一方、遅延素子としてインバータやバッフ
ァといった通常のゲート回路を用いて、図３３に示すよ
うに選択回路とともに構成されたディジタル制御発振回
路では回路構成が簡単で、且つアナログ的な要素がない
ため、発振信号の周波数の制御や回路動作の安定性がよ
い。しかし、通常の遅延素子一段当たりの遅延時間が大
きいため、周波数のステップ幅が大きく、発振周波数の
細かい設定が困難である。
ァといった通常のゲート回路を用いて、図３３に示すよ
うに選択回路とともに構成されたディジタル制御発振回
路では回路構成が簡単で、且つアナログ的な要素がない
ため、発振信号の周波数の制御や回路動作の安定性がよ
い。しかし、通常の遅延素子一段当たりの遅延時間が大
きいため、周波数のステップ幅が大きく、発振周波数の
細かい設定が困難である。
【０００９】例えば、遅延素子は図３６に示すように二
段のインバータにより構成された場合、ｐＭＯＳトラン
ジスタＰＴ１とｎＭＯＳトランジスタＮＴ１により構成
された前段のインバータの出力端子Ａは、後段のインバ
ータを構成するｐＭＯＳトランジスタＰＴ２およびｎＭ
ＯＳトランジスタＮＴ２の両方のゲートに接続され、イ
ンバータの負荷が大きくなり、動作速度が低下する。ま
た、図３７の波形図に示すように、通常インバータのし
きい値電圧が電源電圧ＶＤＤの半分であり、即ち、入力
信号のレベルがほぼＶＤＤ／２になったあたりでインバ
ータの出力信号レベルが変化するので、インバータ一段
当たりの遅延時間ｔD が大きくなる。
段のインバータにより構成された場合、ｐＭＯＳトラン
ジスタＰＴ１とｎＭＯＳトランジスタＮＴ１により構成
された前段のインバータの出力端子Ａは、後段のインバ
ータを構成するｐＭＯＳトランジスタＰＴ２およびｎＭ
ＯＳトランジスタＮＴ２の両方のゲートに接続され、イ
ンバータの負荷が大きくなり、動作速度が低下する。ま
た、図３７の波形図に示すように、通常インバータのし
きい値電圧が電源電圧ＶＤＤの半分であり、即ち、入力
信号のレベルがほぼＶＤＤ／２になったあたりでインバ
ータの出力信号レベルが変化するので、インバータ一段
当たりの遅延時間ｔD が大きくなる。
【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、遅延時間を細かく制御でき、発
振回路の発振周波数のステップ幅を低減でき、且つ簡単
な回路構成でディジタル信号で制御可能な遅延回路およ
びそれを用いた発振回路を提供することにある。
のであり、その目的は、遅延時間を細かく制御でき、発
振回路の発振周波数のステップ幅を低減でき、且つ簡単
な回路構成でディジタル信号で制御可能な遅延回路およ
びそれを用いた発振回路を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明は第１または第２のレベルをとる入力信号を
所定の時間だけ遅延させて出力する遅延回路であって、
制御信号を受けて、当該制御信号に応じて第１のノード
を第１のレベルに保持する第１の保持手段と、上記制御
信号に応じて、第２のノードを第２のレベルに保持する
第２の保持手段と、入力信号を受けて、当該入力信号が
上記第２のレベルから上記第１のレベルに切り換わった
とき、上記第１のノードを上記第１のレベルから上記第
２のレベルに切り換える第１の切り換え手段と、上記第
１のノードのレベル変化に応じて、上記第２のノードを
上記第２のレベルから上記第１のレベルに切り換え、当
該第２のノードの信号を出力する第２の切り換え手段と
を有する。
め、本発明は第１または第２のレベルをとる入力信号を
所定の時間だけ遅延させて出力する遅延回路であって、
制御信号を受けて、当該制御信号に応じて第１のノード
を第１のレベルに保持する第１の保持手段と、上記制御
信号に応じて、第２のノードを第２のレベルに保持する
第２の保持手段と、入力信号を受けて、当該入力信号が
上記第２のレベルから上記第１のレベルに切り換わった
とき、上記第１のノードを上記第１のレベルから上記第
２のレベルに切り換える第１の切り換え手段と、上記第
１のノードのレベル変化に応じて、上記第２のノードを
上記第２のレベルから上記第１のレベルに切り換え、当
該第２のノードの信号を出力する第２の切り換え手段と
を有する。
【００１２】また、本発明では、好適には上記第１の保
持手段は、上記第１の電源と上記第１のノード間に接続
され、上記制御信号に応じてオン／オフ状態が制御さ
れ、導通時に上記第１のノードを第１のレベルに保持す
る第１の第１導電型トランジスタを有し、上記第２の保
持手段は、上記第２の電源と上記第２のノード間に接続
され、上記制御信号に応じてオン／オフ状態が制御さ
れ、導通時に上記第２のノードを第２のレベルに保持す
る第１の第２導電型トランジスタを有し、上記第１の切
り換え手段は、上記第２の電源と上記第１のノード間に
接続され、上記入力信号を受けて、当該入力信号に応じ
てオン／オフ状態が制御され、上記入力信号が上記第２
のレベルから上記第１のレベルに切り換わったとき、非
導通状態から導通状態に切り換わり、上記第１のノード
を上記第１のレベルから上記第２のレベルに切り替える
第２の第２導電型トランジスタを有し、上記第２の切り
換え手段は、上記第１の電源と上記第２のノード間に接
続され、上記第１のノードのレベル変化に応じてオン／
オフ状態が制御され、上記第１のノードが上記第１のレ
ベルから上記第２のレベルに変化したとき、非導通状態
から導通状態に切り換わり、上記第２のノードを上記第
２のレベルから上記第１のレベルに切り換える第２の第
１導電型トランジスタを有し、上記第１の保持手段をな
す第１の第１導電型トランジスタの駆動能力が上記第１
の切り換え手段をなす第２の第２導電型トランジスタよ
り大きく設定され、上記第２の保持手段をなす第１の第
２導電型トランジスタの駆動能力が上記第２の切り換え
手段をなす第２の第１導電型トランジスタより大きく設
定されている。
持手段は、上記第１の電源と上記第１のノード間に接続
され、上記制御信号に応じてオン／オフ状態が制御さ
れ、導通時に上記第１のノードを第１のレベルに保持す
る第１の第１導電型トランジスタを有し、上記第２の保
持手段は、上記第２の電源と上記第２のノード間に接続
され、上記制御信号に応じてオン／オフ状態が制御さ
れ、導通時に上記第２のノードを第２のレベルに保持す
る第１の第２導電型トランジスタを有し、上記第１の切
り換え手段は、上記第２の電源と上記第１のノード間に
接続され、上記入力信号を受けて、当該入力信号に応じ
てオン／オフ状態が制御され、上記入力信号が上記第２
のレベルから上記第１のレベルに切り換わったとき、非
導通状態から導通状態に切り換わり、上記第１のノード
を上記第１のレベルから上記第２のレベルに切り替える
第２の第２導電型トランジスタを有し、上記第２の切り
換え手段は、上記第１の電源と上記第２のノード間に接
続され、上記第１のノードのレベル変化に応じてオン／
オフ状態が制御され、上記第１のノードが上記第１のレ
ベルから上記第２のレベルに変化したとき、非導通状態
から導通状態に切り換わり、上記第２のノードを上記第
２のレベルから上記第１のレベルに切り換える第２の第
１導電型トランジスタを有し、上記第１の保持手段をな
す第１の第１導電型トランジスタの駆動能力が上記第１
の切り換え手段をなす第２の第２導電型トランジスタよ
り大きく設定され、上記第２の保持手段をなす第１の第
２導電型トランジスタの駆動能力が上記第２の切り換え
手段をなす第２の第１導電型トランジスタより大きく設
定されている。
【００１３】また、本発明では、好適には上記第１の保
持手段は、上記第１の電源と上記第１のノード間に接続
され、上記制御信号に応じてオン／オフ状態が制御さ
れ、導通時に上記第１のノードを第１のレベルに保持す
る第１の第１導電型トランジスタを有し、上記第２の保
持手段は、上記第２の電源と上記第２のノード間に接続
され、上記制御信号に応じてオン／オフ状態が制御さ
れ、導通時に上記第２のノードを第２のレベルに保持す
る第１の第２導電型トランジスタを有し、上記第１の切
り換え手段は、上記第２の電源と上記第１のノード間に
直列に接続されている第２の第２導電型トランジスタと
第３の第２導電型トランジスタとを有し、上記第２の第
２導電型トランジスタは上記入力信号を受けて、当該入
力信号に応じてオン／オフ状態状態が制御され、上記入
力信号が上記第１のレベルに保持されているとき導通状
態に設定され、上記第３の第２導電型トランジスタは上
記制御信号に応じてオン／オフ状態が制御され、上記第
１の保持手段をなす上記第１の第１導電型トランジスタ
と逆のオン／オフ状態に設定され、当該第２および第３
の第２導電型トランジスタが導通状態に設定されたと
き、上記第１のノードが上記第１のレベルから上記第２
のレベルに切り替えられ、上記第２の切り換え手段は、
上記第１の電源と上記第２のノード間に直列に接続され
ている第２の第１導電型トランジスタと第３の第１導電
型トランジスタとを有し、上記第２の第１導電型トラン
ジスタは上記第１のノードのレベルに応じてオン／オフ
状態が制御され、上記第１のノードが上記第２のレベル
に保持されているとき導通状態に設定され、上記第３の
第１導電型トランジスタは上記制御信号に応じてオン／
オフ状態が制御され、上記第２の保持手段をなす上記第
１の第２導電型トランジスタと逆のオン／オフ状態に設
定され、当該第２および第３の第１導電型トランジスタ
が導通状態に設定されたとき、上記第２のノードが上記
第２のレベルから上記第１のレベルに切り換えられる。
持手段は、上記第１の電源と上記第１のノード間に接続
され、上記制御信号に応じてオン／オフ状態が制御さ
れ、導通時に上記第１のノードを第１のレベルに保持す
る第１の第１導電型トランジスタを有し、上記第２の保
持手段は、上記第２の電源と上記第２のノード間に接続
され、上記制御信号に応じてオン／オフ状態が制御さ
れ、導通時に上記第２のノードを第２のレベルに保持す
る第１の第２導電型トランジスタを有し、上記第１の切
り換え手段は、上記第２の電源と上記第１のノード間に
直列に接続されている第２の第２導電型トランジスタと
第３の第２導電型トランジスタとを有し、上記第２の第
２導電型トランジスタは上記入力信号を受けて、当該入
力信号に応じてオン／オフ状態状態が制御され、上記入
力信号が上記第１のレベルに保持されているとき導通状
態に設定され、上記第３の第２導電型トランジスタは上
記制御信号に応じてオン／オフ状態が制御され、上記第
１の保持手段をなす上記第１の第１導電型トランジスタ
と逆のオン／オフ状態に設定され、当該第２および第３
の第２導電型トランジスタが導通状態に設定されたと
き、上記第１のノードが上記第１のレベルから上記第２
のレベルに切り替えられ、上記第２の切り換え手段は、
上記第１の電源と上記第２のノード間に直列に接続され
ている第２の第１導電型トランジスタと第３の第１導電
型トランジスタとを有し、上記第２の第１導電型トラン
ジスタは上記第１のノードのレベルに応じてオン／オフ
状態が制御され、上記第１のノードが上記第２のレベル
に保持されているとき導通状態に設定され、上記第３の
第１導電型トランジスタは上記制御信号に応じてオン／
オフ状態が制御され、上記第２の保持手段をなす上記第
１の第２導電型トランジスタと逆のオン／オフ状態に設
定され、当該第２および第３の第１導電型トランジスタ
が導通状態に設定されたとき、上記第２のノードが上記
第２のレベルから上記第１のレベルに切り換えられる。
【００１４】また、本発明では、少なくとも二つの遅延
素子が直列に接続され、第１または第２のレベルをとる
遅延入力信号を所定の時間だけ遅延させて出力する遅延
回路であって、上記各遅延素子は制御信号を受けて、当
該制御信号に応じて第１のノードを第１のレベルに保持
する第１の保持手段と、上記制御信号に応じて、第２の
ノードを第２のレベルに保持する第２の保持手段と、入
力信号を受けて、当該入力信号が上記第２のレベルから
上記第１のレベルに切り換わったとき、上記第１のノー
ドを上記第１のレベルから上記第２のレベルに切り換え
る第１の切り換え手段と、上記第１のノードのレベル変
化に応じて、上記第２のノードを上記第２のレベルから
上記第１のレベルに切り換え、当該第２のノードの信号
を後段の遅延素子の入力信号として後段の遅延素子に出
力する第２の切り換え手段とを有し、上記遅延入力信号
は初段の遅延素子の入力信号として初段の遅延素子に入
力され、さらに各遅延素子の上記制御信号として各遅延
素子に入力される。
素子が直列に接続され、第１または第２のレベルをとる
遅延入力信号を所定の時間だけ遅延させて出力する遅延
回路であって、上記各遅延素子は制御信号を受けて、当
該制御信号に応じて第１のノードを第１のレベルに保持
する第１の保持手段と、上記制御信号に応じて、第２の
ノードを第２のレベルに保持する第２の保持手段と、入
力信号を受けて、当該入力信号が上記第２のレベルから
上記第１のレベルに切り換わったとき、上記第１のノー
ドを上記第１のレベルから上記第２のレベルに切り換え
る第１の切り換え手段と、上記第１のノードのレベル変
化に応じて、上記第２のノードを上記第２のレベルから
上記第１のレベルに切り換え、当該第２のノードの信号
を後段の遅延素子の入力信号として後段の遅延素子に出
力する第２の切り換え手段とを有し、上記遅延入力信号
は初段の遅延素子の入力信号として初段の遅延素子に入
力され、さらに各遅延素子の上記制御信号として各遅延
素子に入力される。
【００１５】また、本発明では、制御信号に応じて遅延
時間が設定される遅延回路であって、第１の入力端子の
入力信号に所定の遅延時間を与えて第１の出力端子に出
力する第１の遅延素子と、上記制御信号に応じて、上記
第１の遅延素子の出力信号と第２の入力端子の入力信号
の何れかを選択して出力する選択手段と、上記選択手段
の出力信号に所定の遅延時間を与えて第２の出力端子に
出力する第２の遅延素子からなる基本回路を複数段有
し、前段の基本回路の上記第１の出力端子は、後段の基
本回路の上記第１の入力端子に接続され、前段の基本回
路の上記第２の入力端子は、後段の基本回路の上記第２
の出力端子に接続されて構成されている。
時間が設定される遅延回路であって、第１の入力端子の
入力信号に所定の遅延時間を与えて第１の出力端子に出
力する第１の遅延素子と、上記制御信号に応じて、上記
第１の遅延素子の出力信号と第２の入力端子の入力信号
の何れかを選択して出力する選択手段と、上記選択手段
の出力信号に所定の遅延時間を与えて第２の出力端子に
出力する第２の遅延素子からなる基本回路を複数段有
し、前段の基本回路の上記第１の出力端子は、後段の基
本回路の上記第１の入力端子に接続され、前段の基本回
路の上記第２の入力端子は、後段の基本回路の上記第２
の出力端子に接続されて構成されている。
【００１６】また、本発明では、制御信号に応じて遅延
時間が設定される遅延回路であって、第１の入力端子の
入力信号を反転して第１のノードに出力する第１の反転
手段と、上記第１のノードの信号を反転して第１の出力
端子に出力する第２の反転手段と、第２の入力端子の入
力信号を反転して第２のノードに出力する第３の反転手
段と、上記第２のノードの信号を反転して出力する第４
の反転手段と、上記第１の入力端子と第２の出力端子と
の間に接続され、第１の制御信号に応じてオン／オフ状
態が制御される第１のスイッチと、上記第１と第２のノ
ード間に接続され、第２の制御信号に応じてオン／オフ
状態が制御される第２のスイッチとからなる遅延素子を
複数段を有し、前段の遅延素子の上記第１の出力端子
は、後段の遅延素子の上記第１の入力端子に接続され、
前段の遅延素子の上記第２の入力端子は、後段の遅延素
子の上記第２の出力端子に接続されて構成されている。
時間が設定される遅延回路であって、第１の入力端子の
入力信号を反転して第１のノードに出力する第１の反転
手段と、上記第１のノードの信号を反転して第１の出力
端子に出力する第２の反転手段と、第２の入力端子の入
力信号を反転して第２のノードに出力する第３の反転手
段と、上記第２のノードの信号を反転して出力する第４
の反転手段と、上記第１の入力端子と第２の出力端子と
の間に接続され、第１の制御信号に応じてオン／オフ状
態が制御される第１のスイッチと、上記第１と第２のノ
ード間に接続され、第２の制御信号に応じてオン／オフ
状態が制御される第２のスイッチとからなる遅延素子を
複数段を有し、前段の遅延素子の上記第１の出力端子
は、後段の遅延素子の上記第１の入力端子に接続され、
前段の遅延素子の上記第２の入力端子は、後段の遅延素
子の上記第２の出力端子に接続されて構成されている。
【００１７】また、本発明では、遅延回路の出力信号を
入力側に帰還させて、当該遅延回路の遅延時間に応じた
発振周波数で発振する発振回路であって、上記遅延回路
は複数の遅延素子が直列に接続して構成され、各遅延素
子は制御信号を受けて、当該制御信号に応じて第１のノ
ードを第１のレベルに保持する第１の保持手段と、上記
制御信号に応じて、第２のノードを第２のレベルに保持
する第２の保持手段と、入力信号を受けて、当該入力信
号が上記第１のレベルから上記第２のレベルに切り換わ
ったとき、上記第１のノードを上記第１のレベルから上
記第２のレベルに切り換える第１の切り換え手段と、上
記第１のノードのレベル変化に応じて、上記第２のノー
ドを上記第２のレベルから上記第１のレベルに切り換
え、当該第２のノードの信号を後段の遅延素子の入力信
号として後段の遅延素子に出力する第２の切り換え手段
とにより構成され、最終段の遅延素子の出力信号を反転
して、反転信号を初段の遅延素子の入力信号として初段
の遅延素子に入力する反転手段を有し、当該初段の遅延
素子の入力信号は、各遅延素子の上記制御信号として、
各遅延素子に供給される。
入力側に帰還させて、当該遅延回路の遅延時間に応じた
発振周波数で発振する発振回路であって、上記遅延回路
は複数の遅延素子が直列に接続して構成され、各遅延素
子は制御信号を受けて、当該制御信号に応じて第１のノ
ードを第１のレベルに保持する第１の保持手段と、上記
制御信号に応じて、第２のノードを第２のレベルに保持
する第２の保持手段と、入力信号を受けて、当該入力信
号が上記第１のレベルから上記第２のレベルに切り換わ
ったとき、上記第１のノードを上記第１のレベルから上
記第２のレベルに切り換える第１の切り換え手段と、上
記第１のノードのレベル変化に応じて、上記第２のノー
ドを上記第２のレベルから上記第１のレベルに切り換
え、当該第２のノードの信号を後段の遅延素子の入力信
号として後段の遅延素子に出力する第２の切り換え手段
とにより構成され、最終段の遅延素子の出力信号を反転
して、反転信号を初段の遅延素子の入力信号として初段
の遅延素子に入力する反転手段を有し、当該初段の遅延
素子の入力信号は、各遅延素子の上記制御信号として、
各遅延素子に供給される。
【００１８】また、本発明では、遅延回路の出力信号を
入力側に帰還させ、制御信号に応じて発振周波数が制御
される発振回路であって、上記遅延回路は複数の基本回
路が直列接続して構成され、各基本回路は、第１の入力
端子の入力信号に所定の遅延時間を与えて第１の出力端
子に出力する第１の遅延素子と、上記制御信号に応じ
て、上記第１の遅延素子の出力信号と第２の入力端子の
入力信号の何れかを選択して出力する選択手段と、上記
選択手段の出力信号に所定の遅延時間を与えて第２の出
力端子に出力する第２の遅延素子を有し、前段の基本回
路の上記第１の出力端子は、後段の基本回路の上記第１
の入力端子に接続され、前段の基本回路の上記第２の入
力端子は、後段の基本回路の上記第２の出力端子に接続
され、最終段の基本回路の上記第１の出力端子は、上記
第２の入力端子に接続され、且つ、初段の基本回路の上
記第２の出力端子の出力信号を反転して、反転信号を上
記初段の基本回路の上記第１の入力端子に入力する反転
手段を有する。
入力側に帰還させ、制御信号に応じて発振周波数が制御
される発振回路であって、上記遅延回路は複数の基本回
路が直列接続して構成され、各基本回路は、第１の入力
端子の入力信号に所定の遅延時間を与えて第１の出力端
子に出力する第１の遅延素子と、上記制御信号に応じ
て、上記第１の遅延素子の出力信号と第２の入力端子の
入力信号の何れかを選択して出力する選択手段と、上記
選択手段の出力信号に所定の遅延時間を与えて第２の出
力端子に出力する第２の遅延素子を有し、前段の基本回
路の上記第１の出力端子は、後段の基本回路の上記第１
の入力端子に接続され、前段の基本回路の上記第２の入
力端子は、後段の基本回路の上記第２の出力端子に接続
され、最終段の基本回路の上記第１の出力端子は、上記
第２の入力端子に接続され、且つ、初段の基本回路の上
記第２の出力端子の出力信号を反転して、反転信号を上
記初段の基本回路の上記第１の入力端子に入力する反転
手段を有する。
【００１９】また、本発明では、遅延回路の出力信号を
入力側に帰還させ、制御信号に応じて発振周波数が制御
される発振回路であって、上記遅延回路は複数の遅延素
子が直列接続して構成され、各遅延素子は、第１の入力
端子の入力信号を反転して第１のノードに出力する第１
の反転手段と、上記第１のノードの信号を反転して第１
の出力端子に出力する第２の反転手段と、第２の入力端
子の入力信号を反転して第２のノードに出力する第３の
反転手段と、上記第２のノードの信号を反転して出力す
る第４の反転手段と、上記第１の入力端子と第２の出力
端子との間に接続され、第１の制御信号に応じてオン／
オフ状態が制御される第１のスイッチと、上記第１と第
２のノード間に接続され、第２の制御信号に応じてオン
／オフ状態が制御される第２のスイッチとを有し、前段
の遅延素子の上記第１の出力端子は、後段の遅延素子の
上記第１の入力端子に接続され、前段の遅延素子の上記
第２の入力端子は、後段の遅延素子の上記第２の出力端
子に接続され、且つ、初段の遅延素子の上記第２の出力
端子の出力信号を反転して、反転信号を上記初段の遅延
素子の上記第１の入力端子に入力する反転手段を有す
る。
入力側に帰還させ、制御信号に応じて発振周波数が制御
される発振回路であって、上記遅延回路は複数の遅延素
子が直列接続して構成され、各遅延素子は、第１の入力
端子の入力信号を反転して第１のノードに出力する第１
の反転手段と、上記第１のノードの信号を反転して第１
の出力端子に出力する第２の反転手段と、第２の入力端
子の入力信号を反転して第２のノードに出力する第３の
反転手段と、上記第２のノードの信号を反転して出力す
る第４の反転手段と、上記第１の入力端子と第２の出力
端子との間に接続され、第１の制御信号に応じてオン／
オフ状態が制御される第１のスイッチと、上記第１と第
２のノード間に接続され、第２の制御信号に応じてオン
／オフ状態が制御される第２のスイッチとを有し、前段
の遅延素子の上記第１の出力端子は、後段の遅延素子の
上記第１の入力端子に接続され、前段の遅延素子の上記
第２の入力端子は、後段の遅延素子の上記第２の出力端
子に接続され、且つ、初段の遅延素子の上記第２の出力
端子の出力信号を反転して、反転信号を上記初段の遅延
素子の上記第１の入力端子に入力する反転手段を有す
る。
【００２０】さらに、本発明では、第１および第２の制
御信号に応じて発振周波数とデューティ比が制御される
発振信号を生成する発振回路であって、第１の制御信号
に応じて入力信号に第１の遅延時間を与えて出力する第
１の遅延回路と、上記第１の遅延回路の出力信号を受け
て、第２の制御信号に応じて入力信号に第２の遅延時間
を与えて出力する第２の遅延回路と、上記第２の遅延回
路の出力信号を反転して、反転信号を上記第１の遅延回
路の入力信号として上記第１の遅延回路に出力する反転
手段とを有し、上記第１の遅延回路の出力信号を発振信
号として外部に出力する。
御信号に応じて発振周波数とデューティ比が制御される
発振信号を生成する発振回路であって、第１の制御信号
に応じて入力信号に第１の遅延時間を与えて出力する第
１の遅延回路と、上記第１の遅延回路の出力信号を受け
て、第２の制御信号に応じて入力信号に第２の遅延時間
を与えて出力する第２の遅延回路と、上記第２の遅延回
路の出力信号を反転して、反転信号を上記第１の遅延回
路の入力信号として上記第１の遅延回路に出力する反転
手段とを有し、上記第１の遅延回路の出力信号を発振信
号として外部に出力する。
【００２１】本発明によれば、複数の遅延素子が直列接
続して遅延回路が構成され、遅延素子はプリチャージ制
御信号に応じて予めプリチャージ状態に設定され、入力
信号のレベル変化に応じて各遅延素子の状態が順次変化
し、信号レベルの変化が各遅延素子により順次遅延回路
の出力側に伝わる。遅延素子の遅延時間が小さいので、
それにより構成された遅延回路の遅延時間調整を細かく
行うことが可能である。また、上下二段の遅延素子から
なる基本回路により、行きと帰りの二つの信号伝搬経路
を形成しその伝搬経路間に選択手段を設け、梯子型遅延
回路が構成される。入力される遅延制御信号に応じて選
択手段により信号の伝搬経路が設定され、それに応じて
遅延回路の遅延時間が制御される。これにより、基本回
路の数を増減することにより遅延時間の増減に容易に対
処てき、且つ最大遅延段数が最小遅延時間に影響を与え
ることなく、遅延制御信号に対して遅延量の線型特性が
保てる。
続して遅延回路が構成され、遅延素子はプリチャージ制
御信号に応じて予めプリチャージ状態に設定され、入力
信号のレベル変化に応じて各遅延素子の状態が順次変化
し、信号レベルの変化が各遅延素子により順次遅延回路
の出力側に伝わる。遅延素子の遅延時間が小さいので、
それにより構成された遅延回路の遅延時間調整を細かく
行うことが可能である。また、上下二段の遅延素子から
なる基本回路により、行きと帰りの二つの信号伝搬経路
を形成しその伝搬経路間に選択手段を設け、梯子型遅延
回路が構成される。入力される遅延制御信号に応じて選
択手段により信号の伝搬経路が設定され、それに応じて
遅延回路の遅延時間が制御される。これにより、基本回
路の数を増減することにより遅延時間の増減に容易に対
処てき、且つ最大遅延段数が最小遅延時間に影響を与え
ることなく、遅延制御信号に対して遅延量の線型特性が
保てる。
【００２２】また、本発明によれば、遅延経路を制御す
る選択手段は、遅延制御信号に応じてオン／オフ状態が
制御されるスイッチにより構成され、実際の回路では、
一つのトランジスタにより実現できるので、回路の規模
の縮小化が図れ、選択手段における不要な遅延時間の発
生を抑制できる。
る選択手段は、遅延制御信号に応じてオン／オフ状態が
制御されるスイッチにより構成され、実際の回路では、
一つのトランジスタにより実現できるので、回路の規模
の縮小化が図れ、選択手段における不要な遅延時間の発
生を抑制できる。
【００２３】本発明の遅延回路を用いて、遅延回路の出
力信号を反転させて入力側に帰還させることにより環状
発振回路を構成できる。このように構成された発振回路
において、細かい変化ステップで発振周波数およびデュ
ーティ比の異なる複数の発振信号が得られ、且つ、遅延
回路を構成する基本回路数を増減することで広範囲な発
振周波数に対処でき、最小発振可能周波数を低く設定で
き、また、発振回路の最大発振可能周波数は最小発振周
波数の調整に影響されず、制御信号に対して発振回路の
発振周波数の線型特性がよく、発振回路の発振可能な周
波数範囲を広く設定可能である。
力信号を反転させて入力側に帰還させることにより環状
発振回路を構成できる。このように構成された発振回路
において、細かい変化ステップで発振周波数およびデュ
ーティ比の異なる複数の発振信号が得られ、且つ、遅延
回路を構成する基本回路数を増減することで広範囲な発
振周波数に対処でき、最小発振可能周波数を低く設定で
き、また、発振回路の最大発振可能周波数は最小発振周
波数の調整に影響されず、制御信号に対して発振回路の
発振周波数の線型特性がよく、発振回路の発振可能な周
波数範囲を広く設定可能である。
【００２４】さらに、本発明によれば、遅延時間がそれ
ぞれ独立に制御可能な第１と第２の遅延回路を直列に接
続して、第２の遅延回路の出力信号を反転して第１の遅
延回路に入力することにより環状発振回路が構成され、
第１および第２の遅延回路の遅延時間をそれぞれ独立に
設定することにより、第１の遅延回路の出力側から発振
周波数およびデューティ比が制御可能な発振信号が得ら
れる。
ぞれ独立に制御可能な第１と第２の遅延回路を直列に接
続して、第２の遅延回路の出力信号を反転して第１の遅
延回路に入力することにより環状発振回路が構成され、
第１および第２の遅延回路の遅延時間をそれぞれ独立に
設定することにより、第１の遅延回路の出力側から発振
周波数およびデューティ比が制御可能な発振信号が得ら
れる。
【００２５】
【発明の実施の形態】第１実施例 図１は本発明に係る遅延回路の第１の実施例を示す回路
図である。図示のように、本実施例の遅延回路はｎ段の
遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎにより構成
されている。これらの遅延素子は直列に接続されてい
る。即ち、各遅延素子の入力端子ＩＮは前段の遅延素子
の出力端子ＯＵＴに接続されている。初段の遅延素子Ｄ
ＬＹ１の入力端子ＩＮは信号ＳINの入力端子に接続され
ている。また、各遅延素子ＤＬＹ１，ＤＬＹ２，…，Ｄ
ＬＹｎにプリチャージ信号およびその反転信号の入力端
子ＰＲ，ＸＰＲが設けられており、各遅延素子のプリチ
ャージ信号の入力端子ＰＲは信号ＳINの入力端子に接続
され、プリチャージ信号の反転信号の入力端子ＸＰＲ
は、信号ＳINの反転信号ＳXIN の入力端子に接続されて
いる。
図である。図示のように、本実施例の遅延回路はｎ段の
遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎにより構成
されている。これらの遅延素子は直列に接続されてい
る。即ち、各遅延素子の入力端子ＩＮは前段の遅延素子
の出力端子ＯＵＴに接続されている。初段の遅延素子Ｄ
ＬＹ１の入力端子ＩＮは信号ＳINの入力端子に接続され
ている。また、各遅延素子ＤＬＹ１，ＤＬＹ２，…，Ｄ
ＬＹｎにプリチャージ信号およびその反転信号の入力端
子ＰＲ，ＸＰＲが設けられており、各遅延素子のプリチ
ャージ信号の入力端子ＰＲは信号ＳINの入力端子に接続
され、プリチャージ信号の反転信号の入力端子ＸＰＲ
は、信号ＳINの反転信号ＳXIN の入力端子に接続されて
いる。
【００２６】遅延回路を構成する遅延素子の一例を図２
に示している。遅延素子はｐＭＯＳトランジスタＰ１，
Ｐ２およびｎＭＯＳトランジスタＮ１，Ｎ２により構成
されている。ｐＭＯＳトランジスタＰ１のゲートは遅延
素子の入力端子ＩＮに接続され、ソースは電源電圧ＶＤ
Ｄの供給線に接続され、ドレインはノードＡに接続され
ている。ｎＭＯＳトランジスタＮ１のゲートはプリチャ
ージ信号の入力端子ＰＲに接続され、ドレインはノード
Ａに接続され、ソースは接地されている。ｐＭＯＳトラ
ンジスタＰ２のゲートはプリチャージ信号の反転信号の
入力端子ＸＰＲに接続され、ソースは電源電圧ＶＤＤの
供給線に接続され、ドレインは遅延素子の出力端子ＯＵ
Ｔに接続されている。ｎＭＯＳトランジスタＮ２のゲー
トはノードＡに接続され、ドレインは出力端子ＯＵＴに
接続され、ソースは接地されている。
に示している。遅延素子はｐＭＯＳトランジスタＰ１，
Ｐ２およびｎＭＯＳトランジスタＮ１，Ｎ２により構成
されている。ｐＭＯＳトランジスタＰ１のゲートは遅延
素子の入力端子ＩＮに接続され、ソースは電源電圧ＶＤ
Ｄの供給線に接続され、ドレインはノードＡに接続され
ている。ｎＭＯＳトランジスタＮ１のゲートはプリチャ
ージ信号の入力端子ＰＲに接続され、ドレインはノード
Ａに接続され、ソースは接地されている。ｐＭＯＳトラ
ンジスタＰ２のゲートはプリチャージ信号の反転信号の
入力端子ＸＰＲに接続され、ソースは電源電圧ＶＤＤの
供給線に接続され、ドレインは遅延素子の出力端子ＯＵ
Ｔに接続されている。ｎＭＯＳトランジスタＮ２のゲー
トはノードＡに接続され、ドレインは出力端子ＯＵＴに
接続され、ソースは接地されている。
【００２７】また、図２においてトランジスタの符号の
大きさはそのトランジスタの駆動能力を示している。即
ち、ｎＭＯＳトランジスタＮ１の駆動能力はｐＭＯＳト
ランジスタＰ１の駆動能力より大きく設定され、ｐＭＯ
ＳトランジスタＰ２の駆動能力は、ｎＭＯＳトランジス
タＮ２の駆動能力より大きく設定されている。
大きさはそのトランジスタの駆動能力を示している。即
ち、ｎＭＯＳトランジスタＮ１の駆動能力はｐＭＯＳト
ランジスタＰ１の駆動能力より大きく設定され、ｐＭＯ
ＳトランジスタＰ２の駆動能力は、ｎＭＯＳトランジス
タＮ２の駆動能力より大きく設定されている。
【００２８】図２に示す遅延素子において、入力端子Ｉ
Ｎにハイレベル、例えば電源電圧ＶＤＤレベルの信号が
印加され、プリチャージ信号入力端子ＰＲに同じくハイ
レベルの信号が印加され、その反転信号入力端子ＸＰＲ
にローレベルの信号、例えば接地電位ＧＮＤレベルの信
号が印加されているとき、ｎＭＯＳトランジスタＮ１と
ｐＭＯＳトランジスタＰ２が導通状態にあり、ノードＡ
が接地電位ＧＮＤに保持され、出力端子ＯＵＴが電源電
圧ＶＤＤのレベルに保持される。このとき、ｐＭＯＳト
ランジスタＰ１およびｎＭＯＳトランジスタＮ２がとも
に非導通状態にあるので、プリチャージ信号のレベルが
変化した場合でもノードＡおよび出力端子ＯＵＴのレベ
ルが電荷により保持される。
Ｎにハイレベル、例えば電源電圧ＶＤＤレベルの信号が
印加され、プリチャージ信号入力端子ＰＲに同じくハイ
レベルの信号が印加され、その反転信号入力端子ＸＰＲ
にローレベルの信号、例えば接地電位ＧＮＤレベルの信
号が印加されているとき、ｎＭＯＳトランジスタＮ１と
ｐＭＯＳトランジスタＰ２が導通状態にあり、ノードＡ
が接地電位ＧＮＤに保持され、出力端子ＯＵＴが電源電
圧ＶＤＤのレベルに保持される。このとき、ｐＭＯＳト
ランジスタＰ１およびｎＭＯＳトランジスタＮ２がとも
に非導通状態にあるので、プリチャージ信号のレベルが
変化した場合でもノードＡおよび出力端子ＯＵＴのレベ
ルが電荷により保持される。
【００２９】プリチャージ信号がローレベルにあり、且
つ入力端子ＩＮに印加されている入力信号がハイレベル
からローレベルに変化したとき、ｐＭＯＳトランジスタ
Ｐ１が非導通状態から導通状態に切り換わり、ノードＡ
がローレベルからハイレベルにレベル変化する。これに
応じてｎＭＯＳトランジスタＮ２が非導通状態から導通
状態に切り換わり、遅延素子の出力端子ＯＵＴがハイレ
ベルからローレベルに切り換わる。
つ入力端子ＩＮに印加されている入力信号がハイレベル
からローレベルに変化したとき、ｐＭＯＳトランジスタ
Ｐ１が非導通状態から導通状態に切り換わり、ノードＡ
がローレベルからハイレベルにレベル変化する。これに
応じてｎＭＯＳトランジスタＮ２が非導通状態から導通
状態に切り換わり、遅延素子の出力端子ＯＵＴがハイレ
ベルからローレベルに切り換わる。
【００３０】図３は図１に示す遅延回路の動作を示す波
形図であり、入力信号ＳINおよびその反転信号ＳXIN 、
各遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎの入出力
端子および各遅延素子のノードＡの波形を示している。
初期状態では、入力信号ＳINはハイレベル、例えば、電
源電圧ＶＤＤに保持され、その反転信号ＳXIN はローレ
ベル、例えば接地電位ＧＮＤに保持されている。各遅延
素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎにおいて、ノー
ドＡがローレベルに保持され、出力信号ＯＵＴ１，ＯＵ
Ｔ２，…，ＯＵＴｎは電源電圧ＶＤＤレベルに保持され
ている。
形図であり、入力信号ＳINおよびその反転信号ＳXIN 、
各遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎの入出力
端子および各遅延素子のノードＡの波形を示している。
初期状態では、入力信号ＳINはハイレベル、例えば、電
源電圧ＶＤＤに保持され、その反転信号ＳXIN はローレ
ベル、例えば接地電位ＧＮＤに保持されている。各遅延
素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎにおいて、ノー
ドＡがローレベルに保持され、出力信号ＯＵＴ１，ＯＵ
Ｔ２，…，ＯＵＴｎは電源電圧ＶＤＤレベルに保持され
ている。
【００３１】時間ｔ0 において、入力信号ＳINはハイレ
ベルからローレベルに切り換わり、それと同時に、反転
信号ＳXIN はローレベルからハイレベルに切り換わる。
遅延素子ＤＬＹ１において、入力信号ＳINのレベルが下
降してｐＭＯＳトランジスタＰ１のしきい値電圧Ｖthp
を越えると、ｐＭＯＳトランジスタＰ１が導通状態とな
り、ノードＡの電位が上昇する。ノードＡの電位がｎＭ
ＯＳトランジスタＮ２のしきい値電圧Ｖthn を越える
と、ｎＭＯＳトランジスタＮ２が導通状態となり、遅延
素子ＤＬＹ１の出力信号ＯＵＴ１がハイレベルからロー
レベルに切り換わる。即ち、入力信号ＳINの立ち下がり
エッジから一定の遅延素子時間を経て、遅延素子ＤＬＹ
１の出力信号ＯＵＴ１がハイレベルからローレベルに切
り換わる。
ベルからローレベルに切り換わり、それと同時に、反転
信号ＳXIN はローレベルからハイレベルに切り換わる。
遅延素子ＤＬＹ１において、入力信号ＳINのレベルが下
降してｐＭＯＳトランジスタＰ１のしきい値電圧Ｖthp
を越えると、ｐＭＯＳトランジスタＰ１が導通状態とな
り、ノードＡの電位が上昇する。ノードＡの電位がｎＭ
ＯＳトランジスタＮ２のしきい値電圧Ｖthn を越える
と、ｎＭＯＳトランジスタＮ２が導通状態となり、遅延
素子ＤＬＹ１の出力信号ＯＵＴ１がハイレベルからロー
レベルに切り換わる。即ち、入力信号ＳINの立ち下がり
エッジから一定の遅延素子時間を経て、遅延素子ＤＬＹ
１の出力信号ＯＵＴ１がハイレベルからローレベルに切
り換わる。
【００３２】遅延素子ＤＬＹ１の後段に接続されている
各遅延素子ＤＬＹ２，ＤＬＹ３，…，ＤＬＹｎにおいて
は、上述した遅延素子ＤＬＹ１と同様な動作が行われ、
各遅延素子は入力信号の立ち下がりエッジに対して一定
の遅延時間を与えた遅延信号が出力端子に出力する。こ
こで、各遅延素子は入力信号に対して同じく遅延時間ｔ
D を与えるとすると、遅延素子ＤＬＹ１，ＤＬＹ２，
…，ＤＬＹｎの出力信号は、入力信号に対してそれぞれ
ｔD ，２ｔD ，…，ｎｔD の遅延時間が与えられる。ｎ
段の遅延素子により入力信号ＳINに対して最大ｎｔD の
遅延時間が与えられる。
各遅延素子ＤＬＹ２，ＤＬＹ３，…，ＤＬＹｎにおいて
は、上述した遅延素子ＤＬＹ１と同様な動作が行われ、
各遅延素子は入力信号の立ち下がりエッジに対して一定
の遅延時間を与えた遅延信号が出力端子に出力する。こ
こで、各遅延素子は入力信号に対して同じく遅延時間ｔ
D を与えるとすると、遅延素子ＤＬＹ１，ＤＬＹ２，
…，ＤＬＹｎの出力信号は、入力信号に対してそれぞれ
ｔD ，２ｔD ，…，ｎｔD の遅延時間が与えられる。ｎ
段の遅延素子により入力信号ＳINに対して最大ｎｔD の
遅延時間が与えられる。
【００３３】時間ｔ1 において、入力信号ＳINがローレ
ベルからハイレベルに切り換わる。これに応じて遅延素
子ＤＬＹ１ではｎＭＯＳトランジスタＮ１は非導通状態
から導通状態に切り換わり、ノードＡがハイレベルから
ローレベルに切り換わる。このため、ｎＭＯＳトランジ
スタＮ２が導通状態から非導通状態に切り換わり、ま
た、プリチャージ信号の反転信号端子に入力された信号
はローレベルになるため、ｐＭＯＳトランジスタＰ２が
導通状態となり、遅延素子ＤＬＹ１の出力信号ＯＵＴ１
がハイレベルになる。
ベルからハイレベルに切り換わる。これに応じて遅延素
子ＤＬＹ１ではｎＭＯＳトランジスタＮ１は非導通状態
から導通状態に切り換わり、ノードＡがハイレベルから
ローレベルに切り換わる。このため、ｎＭＯＳトランジ
スタＮ２が導通状態から非導通状態に切り換わり、ま
た、プリチャージ信号の反転信号端子に入力された信号
はローレベルになるため、ｐＭＯＳトランジスタＰ２が
導通状態となり、遅延素子ＤＬＹ１の出力信号ＯＵＴ１
がハイレベルになる。
【００３４】他の遅延素子ＤＬＹ２，ＤＬＹ３，…，Ｄ
ＬＹｎにおいて、入力信号ＳINがハイレベルに、その反
転信号ＳXIN がローレベルに切り換わった瞬間、すべて
のトランジスタＰ１，Ｐ２，Ｎ１，Ｎ２が導通状態にな
り、これらのトランジスタに一瞬貫通電流が流れる。し
かし、上述したように各トランジスタの大きさが異なる
ように形成され、それに応じてこれらのトランジスタの
駆動能力も異なる。例えば、ｎＭＯＳトランジスタＮ１
の駆動能力はｐＭＯＳトランジスタＰ１の駆動能力より
大きく、ｐＭＯＳトランジスタＰ２はｎＭＯＳトランジ
スタＮ２の駆動能力より大きくなる。このため、初段の
遅延素子ＤＬＹ１の状態変化の逐次伝搬を待たずに各遅
延素子ＤＬＹ２，ＤＬＹ３，…，ＤＬＹｎにおいてノー
ドＡの電位が降下し、出力端子の電位が上昇する。そし
てこの状態変化はさらにｐＭＯＳトランジスタＰ１とｎ
ＭＯＳトランジスタＮ２の駆動能力を弱めることにな
り、その結果、初段の遅延素子ＤＬＹ１の入力信号ＳIN
の変化の逐次伝搬を待たずにすべての遅延素子ＤＬＹ
１，ＤＬＹ２，…，ＤＬＹｎがほぼ同時に変化して、出
力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎはほぼ同時に
ハイレベルに切り換えられる。
ＬＹｎにおいて、入力信号ＳINがハイレベルに、その反
転信号ＳXIN がローレベルに切り換わった瞬間、すべて
のトランジスタＰ１，Ｐ２，Ｎ１，Ｎ２が導通状態にな
り、これらのトランジスタに一瞬貫通電流が流れる。し
かし、上述したように各トランジスタの大きさが異なる
ように形成され、それに応じてこれらのトランジスタの
駆動能力も異なる。例えば、ｎＭＯＳトランジスタＮ１
の駆動能力はｐＭＯＳトランジスタＰ１の駆動能力より
大きく、ｐＭＯＳトランジスタＰ２はｎＭＯＳトランジ
スタＮ２の駆動能力より大きくなる。このため、初段の
遅延素子ＤＬＹ１の状態変化の逐次伝搬を待たずに各遅
延素子ＤＬＹ２，ＤＬＹ３，…，ＤＬＹｎにおいてノー
ドＡの電位が降下し、出力端子の電位が上昇する。そし
てこの状態変化はさらにｐＭＯＳトランジスタＰ１とｎ
ＭＯＳトランジスタＮ２の駆動能力を弱めることにな
り、その結果、初段の遅延素子ＤＬＹ１の入力信号ＳIN
の変化の逐次伝搬を待たずにすべての遅延素子ＤＬＹ
１，ＤＬＹ２，…，ＤＬＹｎがほぼ同時に変化して、出
力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎはほぼ同時に
ハイレベルに切り換えられる。
【００３５】入力信号ＳINがハイレベル、その反転信号
ＳXIN がローレベルに保持されているとき、各遅延素子
ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎのノードＡがローレ
ベル、出力端子がハイレベルの状態に保持される。そし
て、時間ｔ2 において入力信号ＳINがハイレベルからロ
ーレベルに立ち下がり、各遅延素子の出力信号ＯＵＴ
１，ＯＵＴ２，…，ＯＵＴｎは、それぞれの遅延時間を
経てハイレベルからローレベルに変化する。
ＳXIN がローレベルに保持されているとき、各遅延素子
ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎのノードＡがローレ
ベル、出力端子がハイレベルの状態に保持される。そし
て、時間ｔ2 において入力信号ＳINがハイレベルからロ
ーレベルに立ち下がり、各遅延素子の出力信号ＯＵＴ
１，ＯＵＴ２，…，ＯＵＴｎは、それぞれの遅延時間を
経てハイレベルからローレベルに変化する。
【００３６】以上説明したように、本実施例によれば、
複数の遅延素子を直列接続して遅延回路を構成し、各遅
延素子はｐＭＯＳトランジスタＰ１とそれより駆動能力
が大きいｎＭＯＳトランジスタＮ１、ｎＭＯＳトランジ
スタＮ２とそれより駆動能力が大きいｐＭＯＳトランジ
スタＰ２により構成し、ｐＭＯＳトランジスタＰ１のゲ
ートに入力信号を印加し、ｎＭＯＳトランジスタＮ１の
ゲートはプリチャージ信号端子ＰＲに接続し、ｐＭＯＳ
トランジスタＰ２のゲートはプリチャージ信号の反転信
号端子ＸＰＲに接続し、ｎＭＯＳトランジスタＮ２のゲ
ートはＰ１とＮ１のドレインからなる中間ノードＡに接
続し、入力信号ＳINをプリチャージ信号として各遅延素
子に入力し、それがハイレベルに保持されているとき、
ノードＡがローレベル、出力端子ＯＵＴがハイレベルの
プリチャージ状態にあり、入力信号ＳINの立ち下がりエ
ッジを各遅延素子により順次伝搬し、遅延回路の出力端
子から遅延信号ＯＵＴｎが得られるので、簡単な回路構
成でステップ幅の小さい遅延時間が得られる。
複数の遅延素子を直列接続して遅延回路を構成し、各遅
延素子はｐＭＯＳトランジスタＰ１とそれより駆動能力
が大きいｎＭＯＳトランジスタＮ１、ｎＭＯＳトランジ
スタＮ２とそれより駆動能力が大きいｐＭＯＳトランジ
スタＰ２により構成し、ｐＭＯＳトランジスタＰ１のゲ
ートに入力信号を印加し、ｎＭＯＳトランジスタＮ１の
ゲートはプリチャージ信号端子ＰＲに接続し、ｐＭＯＳ
トランジスタＰ２のゲートはプリチャージ信号の反転信
号端子ＸＰＲに接続し、ｎＭＯＳトランジスタＮ２のゲ
ートはＰ１とＮ１のドレインからなる中間ノードＡに接
続し、入力信号ＳINをプリチャージ信号として各遅延素
子に入力し、それがハイレベルに保持されているとき、
ノードＡがローレベル、出力端子ＯＵＴがハイレベルの
プリチャージ状態にあり、入力信号ＳINの立ち下がりエ
ッジを各遅延素子により順次伝搬し、遅延回路の出力端
子から遅延信号ＯＵＴｎが得られるので、簡単な回路構
成でステップ幅の小さい遅延時間が得られる。
【００３７】第２実施例 図４は本発明に係る遅延回路の第２の実施例を示す回路
図である。図示のように本実施例の遅延回路は図１に示
す第１の実施例とほぼ同様に直列に接続されているｎ段
の遅延素子ＤＬＹ１Ａ，ＤＬＹ２Ａ，…，ＤＬＹｎＡに
より構成されている。各遅延素子の入力端子ＩＮは前段
の遅延素子の出力端子ＯＵＴに接続されている。初段の
遅延素子ＤＬＹ１Ａの入力端子ＩＮは信号ＳINの反転信
号ＳXIN の入力端子に接続されている。また、各遅延素
子ＤＬＹ１Ａ，ＤＬＹ２Ａ，…，ＤＬＹｎＡにプリチャ
ージ信号およびその反転信号の入力端子ＰＲ，ＸＰＲが
設けられており、各遅延素子のプリチャージ信号の入力
端子ＰＲは信号ＳINの入力端子に接続され、プリチャー
ジ信号の反転信号の入力端子ＸＰＲは、信号ＳINの反転
信号ＳXIN の入力端子に接続されている。
図である。図示のように本実施例の遅延回路は図１に示
す第１の実施例とほぼ同様に直列に接続されているｎ段
の遅延素子ＤＬＹ１Ａ，ＤＬＹ２Ａ，…，ＤＬＹｎＡに
より構成されている。各遅延素子の入力端子ＩＮは前段
の遅延素子の出力端子ＯＵＴに接続されている。初段の
遅延素子ＤＬＹ１Ａの入力端子ＩＮは信号ＳINの反転信
号ＳXIN の入力端子に接続されている。また、各遅延素
子ＤＬＹ１Ａ，ＤＬＹ２Ａ，…，ＤＬＹｎＡにプリチャ
ージ信号およびその反転信号の入力端子ＰＲ，ＸＰＲが
設けられており、各遅延素子のプリチャージ信号の入力
端子ＰＲは信号ＳINの入力端子に接続され、プリチャー
ジ信号の反転信号の入力端子ＸＰＲは、信号ＳINの反転
信号ＳXIN の入力端子に接続されている。
【００３８】図４の遅延回路を構成する遅延素子の一例
を図５に示している。遅延素子はｐＭＯＳトランジスタ
Ｐ１，Ｐ２およびｎＭＯＳトランジスタＮ１，Ｎ２によ
り構成されている。ｐＭＯＳトランジスタＰ２のゲート
はプリチャージ信号の反転信号の入力端子ＸＰＲに接続
され、ソースは電源電圧ＶＤＤに接続され、ドレインは
ノードＡに接続されている。ｎＭＯＳトランジスタＮ２
のゲートは入力信号端子ＩＮに接続され、ドレインはノ
ードＡに接続され、ソースは接地されている。ｐＭＯＳ
トランジスタＰ１のゲートはノードＡに接続され、ソー
スは電源電圧ＶＤＤに接続され、ドレインは出力端子Ｏ
ＵＴに接続されている。ｎＭＯＳトランジスタＮ１のゲ
ートはプリチャージ信号の入力端子ＰＲに接続され、ド
レインは出力端子ＯＵＴに接続され、ソースは接地され
ている。
を図５に示している。遅延素子はｐＭＯＳトランジスタ
Ｐ１，Ｐ２およびｎＭＯＳトランジスタＮ１，Ｎ２によ
り構成されている。ｐＭＯＳトランジスタＰ２のゲート
はプリチャージ信号の反転信号の入力端子ＸＰＲに接続
され、ソースは電源電圧ＶＤＤに接続され、ドレインは
ノードＡに接続されている。ｎＭＯＳトランジスタＮ２
のゲートは入力信号端子ＩＮに接続され、ドレインはノ
ードＡに接続され、ソースは接地されている。ｐＭＯＳ
トランジスタＰ１のゲートはノードＡに接続され、ソー
スは電源電圧ＶＤＤに接続され、ドレインは出力端子Ｏ
ＵＴに接続されている。ｎＭＯＳトランジスタＮ１のゲ
ートはプリチャージ信号の入力端子ＰＲに接続され、ド
レインは出力端子ＯＵＴに接続され、ソースは接地され
ている。
【００３９】また、ｐＭＯＳトランジスタＰ２はｎＭＯ
ＳトランジスタＮ２より駆動能力が大きく、ｎＭＯＳト
ランジスタＮ１はｐＭＯＳトランジスタＰ１より駆動能
力が大きく設定されている。
ＳトランジスタＮ２より駆動能力が大きく、ｎＭＯＳト
ランジスタＮ１はｐＭＯＳトランジスタＰ１より駆動能
力が大きく設定されている。
【００４０】遅延素子の入力信号端子ＩＮにローレベル
の信号、プリチャージ信号の入力端子ＰＲにハイレベル
の信号、その反転信号端子ＸＰＲにローレベルの信号が
それぞれ入力されているとき、ｐＭＯＳトランジスタＰ
２、ｎＭＯＳトランジスタＮ１が導通状態に保持され、
ｎＭＯＳトランジスタＮ２、ｐＭＯＳトランジスタＰ１
が非導通状態に保持されているので、ノードＡが電源電
圧ＶＤＤによりプリチャージされ、ハイレベルに保持さ
れ、出力端子ＯＵＴは接地電位ＧＮＤに保持される。
の信号、プリチャージ信号の入力端子ＰＲにハイレベル
の信号、その反転信号端子ＸＰＲにローレベルの信号が
それぞれ入力されているとき、ｐＭＯＳトランジスタＰ
２、ｎＭＯＳトランジスタＮ１が導通状態に保持され、
ｎＭＯＳトランジスタＮ２、ｐＭＯＳトランジスタＰ１
が非導通状態に保持されているので、ノードＡが電源電
圧ＶＤＤによりプリチャージされ、ハイレベルに保持さ
れ、出力端子ＯＵＴは接地電位ＧＮＤに保持される。
【００４１】入力端子ＩＮの信号がローレベルからハイ
レベルに変化し、またプリチャージ信号がハイレベルか
らローレベルに変化し、その反転信号がローレベルから
ハイレベルに変化する場合に、ｎＭＯＳトランジスタＮ
２が導通状態に切り換わり、ｐＭＯＳトランジスタＰ２
が非導通状態に切り換わるので、ノードＡはディスチャ
ージされ、ハイレベルからローレベルに変化する。ノー
ドＡの電位変化に応じてｐＭＯＳトランジスタＰ１は非
導通状態から導通状態に切り換わり、またｎＭＯＳトラ
ンジスタＮ１がローレベルのプリチャージ信号により非
導通状態に切り換えられるので、遅延素子の出力端子Ｏ
ＵＴは電源電圧ＶＤＤによりチャージされ、ローレベル
からハイレベルに切り換わる。遅延素子ＤＬＹ１Ａから
後段へこのような変化が順次伝搬し、入力信号の立ち下
がりエッジが一定の遅延時間を経て、末段の遅延素子の
出力信号ＯＵＴｎがローレベルからハイレベルに立ち上
がる。
レベルに変化し、またプリチャージ信号がハイレベルか
らローレベルに変化し、その反転信号がローレベルから
ハイレベルに変化する場合に、ｎＭＯＳトランジスタＮ
２が導通状態に切り換わり、ｐＭＯＳトランジスタＰ２
が非導通状態に切り換わるので、ノードＡはディスチャ
ージされ、ハイレベルからローレベルに変化する。ノー
ドＡの電位変化に応じてｐＭＯＳトランジスタＰ１は非
導通状態から導通状態に切り換わり、またｎＭＯＳトラ
ンジスタＮ１がローレベルのプリチャージ信号により非
導通状態に切り換えられるので、遅延素子の出力端子Ｏ
ＵＴは電源電圧ＶＤＤによりチャージされ、ローレベル
からハイレベルに切り換わる。遅延素子ＤＬＹ１Ａから
後段へこのような変化が順次伝搬し、入力信号の立ち下
がりエッジが一定の遅延時間を経て、末段の遅延素子の
出力信号ＯＵＴｎがローレベルからハイレベルに立ち上
がる。
【００４２】図６は図４に示す遅延回路の動作を示す波
形図である。以下、図６を参照しつつ、本実施例の遅延
回路の動作を説明する。図６に示すように、初期状態で
は入力信号ＳINはハイレベルに保持され、その反転信号
ＳXIN はローレベルに保持されている。各遅延ＤＬＹ１
Ａ，ＤＬＹ２Ａ，…，ＤＬＹｎＡにおいて、ノードＡは
電源電圧ＶＤＤレベルにプリチャージされ、出力信号Ｏ
ＵＴ１，ＯＵＴ２，…，ＯＵＴｎはローレベルに保持さ
れている。
形図である。以下、図６を参照しつつ、本実施例の遅延
回路の動作を説明する。図６に示すように、初期状態で
は入力信号ＳINはハイレベルに保持され、その反転信号
ＳXIN はローレベルに保持されている。各遅延ＤＬＹ１
Ａ，ＤＬＹ２Ａ，…，ＤＬＹｎＡにおいて、ノードＡは
電源電圧ＶＤＤレベルにプリチャージされ、出力信号Ｏ
ＵＴ１，ＯＵＴ２，…，ＯＵＴｎはローレベルに保持さ
れている。
【００４３】時間ｔ0 において入力信号ＳINはハイレベ
ルからローレベルに切り換わり、それと同時に、反転信
号ＳXIN はローレベルからハイレベルに切り換わる。遅
延素子ＤＬＹ１Ａにおいて、ｎＭＯＳトランジスタＮ２
は非導通状態から導通状態に切り換わり、ノードＡはデ
ィスチャージされ、ローレベルに切り換わる。これに応
じてｐＭＯＳトランジスタＰ１が非導通状態から導通状
態に切り換わり、出力端子は電源電圧ＶＤＤによりチャ
ージされ、ローレベルからハイレベルに切り換わる。即
ち、入力信号ＳINの立ち下がりエッジ、即ち、その反転
信号ＳXIN の立ち上がりエッジから一定の遅延時間を経
て、遅延素子ＤＬＹ１Ａの出力信号ＯＵＴ１がローレベ
ルからハイレベルに立ち上がる。遅延素子ＤＬＹ１Ａの
後段にある各遅延素子ＤＬＹ２Ａ，ＤＬＹ３Ａ，…，Ｄ
ＬＹｎＡにおいて、同様に入力端子ＩＮに入力された信
号に対して所定の遅延時間を与えて遅延信号が出力され
る。ここで、各遅延素子は入力信号に対して同じく遅延
時間ｔD を与えるとすると、遅延素子ＤＬＹ１Ａ，ＤＬ
Ｙ２Ａ，…，ＤＬＹｎＡの出力信号は、入力信号に対し
てそれぞれｔD ，２ｔD ，…，ｎｔD の遅延時間が与え
られる。ｎ段の遅延素子により入力信号ＳINに対して最
大ｎｔD の遅延時間が与えられる。
ルからローレベルに切り換わり、それと同時に、反転信
号ＳXIN はローレベルからハイレベルに切り換わる。遅
延素子ＤＬＹ１Ａにおいて、ｎＭＯＳトランジスタＮ２
は非導通状態から導通状態に切り換わり、ノードＡはデ
ィスチャージされ、ローレベルに切り換わる。これに応
じてｐＭＯＳトランジスタＰ１が非導通状態から導通状
態に切り換わり、出力端子は電源電圧ＶＤＤによりチャ
ージされ、ローレベルからハイレベルに切り換わる。即
ち、入力信号ＳINの立ち下がりエッジ、即ち、その反転
信号ＳXIN の立ち上がりエッジから一定の遅延時間を経
て、遅延素子ＤＬＹ１Ａの出力信号ＯＵＴ１がローレベ
ルからハイレベルに立ち上がる。遅延素子ＤＬＹ１Ａの
後段にある各遅延素子ＤＬＹ２Ａ，ＤＬＹ３Ａ，…，Ｄ
ＬＹｎＡにおいて、同様に入力端子ＩＮに入力された信
号に対して所定の遅延時間を与えて遅延信号が出力され
る。ここで、各遅延素子は入力信号に対して同じく遅延
時間ｔD を与えるとすると、遅延素子ＤＬＹ１Ａ，ＤＬ
Ｙ２Ａ，…，ＤＬＹｎＡの出力信号は、入力信号に対し
てそれぞれｔD ，２ｔD ，…，ｎｔD の遅延時間が与え
られる。ｎ段の遅延素子により入力信号ＳINに対して最
大ｎｔD の遅延時間が与えられる。
【００４４】時間ｔ1 において、入力信号ＳINがローレ
ベルからハイレベルに切り換わり、その反転信号ＳXIN
はハイレベルからローレベルに切り換わる。これに応じ
て遅延素子ＤＬＹ１ＡにおいてノードＡはローレベルか
らハイレベルに変化し、出力端子ＯＵＴはハイレベルか
らローレベルに変化する。
ベルからハイレベルに切り換わり、その反転信号ＳXIN
はハイレベルからローレベルに切り換わる。これに応じ
て遅延素子ＤＬＹ１ＡにおいてノードＡはローレベルか
らハイレベルに変化し、出力端子ＯＵＴはハイレベルか
らローレベルに変化する。
【００４５】他の遅延素子ＤＬＹ２Ａ，ＤＬＹ３Ａ，
…，ＤＬＹｎＡにおいて、入力信号ＳINがハイレベル
に、その反転信号ＳXIN がローレベルに切り換わった瞬
間、すべてのトランジスタＰ１，Ｐ２，Ｎ１，Ｎ２が導
通状態になり、これらのトランジスタに一瞬貫通電流が
流れる。しかし、上述したように各トランジスタの大き
さが異なるように形成され、駆動能力が異なるため、初
段の遅延素子ＤＬＹ１Ａの状態変化の逐次伝搬を待たず
に各遅延素子ＤＬＹ２Ａ，ＤＬＹ３Ａ，…，ＤＬＹｎＡ
においてノードＡの電位が上昇し、出力端子の電位が降
下する。この電位の変化はさらにｎＭＯＳトランジスタ
Ｎ１とｐＭＯＳトランジスタＰ１の駆動能力を弱めるこ
ととなり、その結果、初段の遅延素子ＤＬＹ１Ａの信号
変化を待たずにすべての遅延素子ＤＬＹ１Ａ，ＤＬＹ２
Ａ，…，ＤＬＹｎＡがほぼ同時に変化して、出力信号Ｏ
ＵＴ１，ＯＵＴ２，…，ＯＵＴｎはほぼ同時にローレベ
ルに切り換えられる。
…，ＤＬＹｎＡにおいて、入力信号ＳINがハイレベル
に、その反転信号ＳXIN がローレベルに切り換わった瞬
間、すべてのトランジスタＰ１，Ｐ２，Ｎ１，Ｎ２が導
通状態になり、これらのトランジスタに一瞬貫通電流が
流れる。しかし、上述したように各トランジスタの大き
さが異なるように形成され、駆動能力が異なるため、初
段の遅延素子ＤＬＹ１Ａの状態変化の逐次伝搬を待たず
に各遅延素子ＤＬＹ２Ａ，ＤＬＹ３Ａ，…，ＤＬＹｎＡ
においてノードＡの電位が上昇し、出力端子の電位が降
下する。この電位の変化はさらにｎＭＯＳトランジスタ
Ｎ１とｐＭＯＳトランジスタＰ１の駆動能力を弱めるこ
ととなり、その結果、初段の遅延素子ＤＬＹ１Ａの信号
変化を待たずにすべての遅延素子ＤＬＹ１Ａ，ＤＬＹ２
Ａ，…，ＤＬＹｎＡがほぼ同時に変化して、出力信号Ｏ
ＵＴ１，ＯＵＴ２，…，ＯＵＴｎはほぼ同時にローレベ
ルに切り換えられる。
【００４６】そして時間ｔ2 において、入力信号ＳINは
ハイレベルからローレベルに変化し、これに応じて各遅
延素子により、それぞれ所定の遅延時間を経て出力信号
ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎがローレベルからハ
イレベルに変化する。
ハイレベルからローレベルに変化し、これに応じて各遅
延素子により、それぞれ所定の遅延時間を経て出力信号
ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎがローレベルからハ
イレベルに変化する。
【００４７】図７は図５に示す遅延素子の状態変化時の
波形を示している。この図は遅延素子の入力信号がロー
レベルからハイレベルへ変化するとき、ノードＡおよび
出力端子ＯＵＴのレベル変化を示している。なお、ここ
では遅延素子のプリチャージ信号入力端子ＰＲがローレ
ベルに保持され、その反転信号の入力端子ＸＰＲがハイ
レベルに保持されている。また、図７の波形図は、ノー
ドＡは電源電圧ＶＤＤによりプリチャージされ、ハイレ
ベルに保持され、出力端子ＯＵＴはローレベルに保持さ
れている、いわゆるプリチャージ状態を初期状態として
遅延素子の遅延動作を示すものである。図示のよう、入
力端子ＩＮがローレベルに保持されているとき、ノード
Ａがハイレベル、出力端子ＯＵＴがローレベルにそれぞ
れ保持されている。入力端子ＩＮに印加された信号のレ
ベルが上昇し、図示のｎＭＯＳトランジスタＮ１のしき
い値電圧Ｖthn を越えた場合、ノードＡの電位はハイレ
ベルからローレベルに変化する。ノードＡの電位がｐＭ
ＯＳトランジスタＰ１のしきい値電圧Ｖthp より低くな
ると、ｐＭＯＳトランジスタＰ１が導通状態となり、出
力端子ＯＵＴの電位が上昇し、最後に電源電圧ＶＤＤレ
ベルに達する。
波形を示している。この図は遅延素子の入力信号がロー
レベルからハイレベルへ変化するとき、ノードＡおよび
出力端子ＯＵＴのレベル変化を示している。なお、ここ
では遅延素子のプリチャージ信号入力端子ＰＲがローレ
ベルに保持され、その反転信号の入力端子ＸＰＲがハイ
レベルに保持されている。また、図７の波形図は、ノー
ドＡは電源電圧ＶＤＤによりプリチャージされ、ハイレ
ベルに保持され、出力端子ＯＵＴはローレベルに保持さ
れている、いわゆるプリチャージ状態を初期状態として
遅延素子の遅延動作を示すものである。図示のよう、入
力端子ＩＮがローレベルに保持されているとき、ノード
Ａがハイレベル、出力端子ＯＵＴがローレベルにそれぞ
れ保持されている。入力端子ＩＮに印加された信号のレ
ベルが上昇し、図示のｎＭＯＳトランジスタＮ１のしき
い値電圧Ｖthn を越えた場合、ノードＡの電位はハイレ
ベルからローレベルに変化する。ノードＡの電位がｐＭ
ＯＳトランジスタＰ１のしきい値電圧Ｖthp より低くな
ると、ｐＭＯＳトランジスタＰ１が導通状態となり、出
力端子ＯＵＴの電位が上昇し、最後に電源電圧ＶＤＤレ
ベルに達する。
【００４８】このように動作する遅延素子の遅延時間ｔ
D は、図７に示す通りである。図３７に示す従来のイン
バータが２段直列して構成した遅延素子の動作波形に較
べると、本実施例の遅延素子の遅延時間が短い結果が分
かる。本実施例の遅延素子では前段の出力端子に後段の
遅延素子の一つのトランジスタのゲートのみ接続され、
各遅延素子の出力端子の負荷容量が小さい。従来の遅延
素子では前段の出力端子に後段の遅延素子の二つのトラ
ンジスタのゲートが接続され、遅延素子の負荷容量が大
きい。また、通常のインバータでは入力信号電圧がほぼ
電源電圧ＶＤＤの半分のレベルに達するとき出力信号レ
ベルが変化するが、本実施例の遅延素子では、トランジ
スタのしきい値電圧Ｖthp ，Ｖthn で出力端子のレベル
が変化する。これらの理由で本実施例の遅延素子の遅延
時間が従来のインバータにより構成された遅延素子の遅
延時間より小さく、これに応じて遅延時間の細かい調整
が可能である。
D は、図７に示す通りである。図３７に示す従来のイン
バータが２段直列して構成した遅延素子の動作波形に較
べると、本実施例の遅延素子の遅延時間が短い結果が分
かる。本実施例の遅延素子では前段の出力端子に後段の
遅延素子の一つのトランジスタのゲートのみ接続され、
各遅延素子の出力端子の負荷容量が小さい。従来の遅延
素子では前段の出力端子に後段の遅延素子の二つのトラ
ンジスタのゲートが接続され、遅延素子の負荷容量が大
きい。また、通常のインバータでは入力信号電圧がほぼ
電源電圧ＶＤＤの半分のレベルに達するとき出力信号レ
ベルが変化するが、本実施例の遅延素子では、トランジ
スタのしきい値電圧Ｖthp ，Ｖthn で出力端子のレベル
が変化する。これらの理由で本実施例の遅延素子の遅延
時間が従来のインバータにより構成された遅延素子の遅
延時間より小さく、これに応じて遅延時間の細かい調整
が可能である。
【００４９】以上説明したように、本実施例によれば、
複数の遅延素子を直列接続して遅延回路を構成し、各遅
延素子をｐＭＯＳトランジスタＰ１とそれより駆動能力
が大きいｎＭＯＳトランジスタＮ１、ｎＭＯＳトランジ
スタＮ２とそれより駆動能力が大きいｐＭＯＳトランジ
スタＰ２により構成し、ｎＭＯＳトランジスタＮ２のゲ
ートに入力信号を印加し、ｐＭＯＳトランジスタＰ２の
ゲートはプリチャージ信号の反転信号の入力端子ＸＰＲ
に接続し、ｎＭＯＳトランジスタＮ１のゲートはプリチ
ャージ信号の入力端子ＰＲに接続し、ｐＭＯＳトランジ
スタＰ１のゲートはＰ２とＮ２のドレインからなる中間
ノードＡに接続し、入力信号の反転信号ＳXIN をプリチ
ャージ信号の反転信号として各遅延素子に入力し、入力
信号ＳINがハイレベルに保持されているとき、ノードＡ
がハイレベル、出力端子ＯＵＴがローレベルの状態にあ
り、入力信号ＳINの立ち下がりエッジ、即ち反転信号Ｓ
XIN の立ち上がりエッジを各遅延素子により順次伝搬
し、遅延回路の出力端子から遅延信号ＯＵＴｎが得られ
るので、簡単な回路構成で遅延回路を形成でき、且つ遅
延ステップ幅の小さい遅延時間が得られる。
複数の遅延素子を直列接続して遅延回路を構成し、各遅
延素子をｐＭＯＳトランジスタＰ１とそれより駆動能力
が大きいｎＭＯＳトランジスタＮ１、ｎＭＯＳトランジ
スタＮ２とそれより駆動能力が大きいｐＭＯＳトランジ
スタＰ２により構成し、ｎＭＯＳトランジスタＮ２のゲ
ートに入力信号を印加し、ｐＭＯＳトランジスタＰ２の
ゲートはプリチャージ信号の反転信号の入力端子ＸＰＲ
に接続し、ｎＭＯＳトランジスタＮ１のゲートはプリチ
ャージ信号の入力端子ＰＲに接続し、ｐＭＯＳトランジ
スタＰ１のゲートはＰ２とＮ２のドレインからなる中間
ノードＡに接続し、入力信号の反転信号ＳXIN をプリチ
ャージ信号の反転信号として各遅延素子に入力し、入力
信号ＳINがハイレベルに保持されているとき、ノードＡ
がハイレベル、出力端子ＯＵＴがローレベルの状態にあ
り、入力信号ＳINの立ち下がりエッジ、即ち反転信号Ｓ
XIN の立ち上がりエッジを各遅延素子により順次伝搬
し、遅延回路の出力端子から遅延信号ＯＵＴｎが得られ
るので、簡単な回路構成で遅延回路を形成でき、且つ遅
延ステップ幅の小さい遅延時間が得られる。
【００５０】第３実施例 図８は本発明に係る遅延回路の第３の実施例を示す回路
図である。本実施例は遅延素子ＤＬＹ１Ｂ，ＤＬＹ２
Ｂ，…，ＤＬＹｎＢとセレクタＳＥＬ１，ＳＥＬ２，
…，ＳＥＬｎにより梯子型の可変遅延回路が構成されて
いる。各遅延素子ＤＬＹ１Ｂ，ＤＬＹ２Ｂ，…，ＤＬＹ
ｎＢは、例えば増幅作用を持ち且つ入力と出力の論理信
号値が反転しない遅延素子からなる。各セレクタＳＥＬ
１，ＳＥＬ２，…，ＳＥＬｎは遅延制御信号Ｓ１，Ｓ
２，…，Ｓｎに応じて入力端子Ａ，Ｂに入力される２つ
の信号の内一つを選択して出力端子ＯＵＴに出力する。
図である。本実施例は遅延素子ＤＬＹ１Ｂ，ＤＬＹ２
Ｂ，…，ＤＬＹｎＢとセレクタＳＥＬ１，ＳＥＬ２，
…，ＳＥＬｎにより梯子型の可変遅延回路が構成されて
いる。各遅延素子ＤＬＹ１Ｂ，ＤＬＹ２Ｂ，…，ＤＬＹ
ｎＢは、例えば増幅作用を持ち且つ入力と出力の論理信
号値が反転しない遅延素子からなる。各セレクタＳＥＬ
１，ＳＥＬ２，…，ＳＥＬｎは遅延制御信号Ｓ１，Ｓ
２，…，Ｓｎに応じて入力端子Ａ，Ｂに入力される２つ
の信号の内一つを選択して出力端子ＯＵＴに出力する。
【００５１】図８に示すように、遅延素子ＤＬＹ１Ｂ，
ＤＬＹ２Ｂ，…，ＤＬＹｎＢとセレクタＳＥＬ１，ＳＥ
Ｌ２，…，ＳＥＬｎにより、行きと帰りの二つの経路が
構成されている。セレクタＳＥＬ１の入力端子Ａは信号
ＳINの入力端子ＴINに接続され、入力端子Ｂは遅延素子
ＤＬＹ１Ｂの出力端子に接続されている。遅延素子ＤＬ
Ｙ１Ｂの入力端子はセレクタＳＥＬ２の出力端子に接続
されている。セレクタＳＥＬ２の入力端子Ａは入力端子
ＴINに接続され、入力端子ＢはセレクタＳＥＬ３の出力
端子に接続されている。
ＤＬＹ２Ｂ，…，ＤＬＹｎＢとセレクタＳＥＬ１，ＳＥ
Ｌ２，…，ＳＥＬｎにより、行きと帰りの二つの経路が
構成されている。セレクタＳＥＬ１の入力端子Ａは信号
ＳINの入力端子ＴINに接続され、入力端子Ｂは遅延素子
ＤＬＹ１Ｂの出力端子に接続されている。遅延素子ＤＬ
Ｙ１Ｂの入力端子はセレクタＳＥＬ２の出力端子に接続
されている。セレクタＳＥＬ２の入力端子Ａは入力端子
ＴINに接続され、入力端子ＢはセレクタＳＥＬ３の出力
端子に接続されている。
【００５２】遅延素子ＤＬＹ２Ｂの入力端子はセレクタ
ＳＥＬ２の入力端子Ａとともに入力端子ＴINに接続され
ている。セレクタＳＥＬ３の入力端子Ａは遅延素子ＤＬ
Ｙ２Ｂの出力端子に接続され、入力端子Ｂは遅延素子Ｄ
ＬＹ３Ｂの出力端子に接続されている。遅延素子ＤＬＹ
３Ｂの入力端子はセレクタＳＥＬ４の出力端子に接続さ
れている。遅延素子ＤＬＹ４Ｂの入力端子Ａは遅延素子
ＤＬＹ２の出力端子に接続され、入力端子Ｂは遅延素子
ＤＬＹ５Ｂの出力端子に接続されている。遅延回路の以
降の部分も同様に遅延素子とセレクタが接続して構成さ
れている。
ＳＥＬ２の入力端子Ａとともに入力端子ＴINに接続され
ている。セレクタＳＥＬ３の入力端子Ａは遅延素子ＤＬ
Ｙ２Ｂの出力端子に接続され、入力端子Ｂは遅延素子Ｄ
ＬＹ３Ｂの出力端子に接続されている。遅延素子ＤＬＹ
３Ｂの入力端子はセレクタＳＥＬ４の出力端子に接続さ
れている。遅延素子ＤＬＹ４Ｂの入力端子Ａは遅延素子
ＤＬＹ２の出力端子に接続され、入力端子Ｂは遅延素子
ＤＬＹ５Ｂの出力端子に接続されている。遅延回路の以
降の部分も同様に遅延素子とセレクタが接続して構成さ
れている。
【００５３】ここで、各セレクタＳＥＬ１，ＳＥＬ２，
…，ＳＥＬｎは、遅延制御信号Ｓ１，Ｓ２，…，Ｓｎが
ローレベルのとき入力端子Ａの信号を選択して出力端子
ＯＵＴに出力し、ハイレベルのとき入力端子Ｂの信号を
選択して出力端子ＯＵＴに出力するものとする。このよ
うな遅延回路において、ディジタル信号である遅延制御
信号Ｓ１，Ｓ２，…，Ｓｎに応じて入力信号ＳINの折り
返し地点が決定され、入力信号ＳINに対して出力信号Ｓ
OUT の遅延時間が制御される。
…，ＳＥＬｎは、遅延制御信号Ｓ１，Ｓ２，…，Ｓｎが
ローレベルのとき入力端子Ａの信号を選択して出力端子
ＯＵＴに出力し、ハイレベルのとき入力端子Ｂの信号を
選択して出力端子ＯＵＴに出力するものとする。このよ
うな遅延回路において、ディジタル信号である遅延制御
信号Ｓ１，Ｓ２，…，Ｓｎに応じて入力信号ＳINの折り
返し地点が決定され、入力信号ＳINに対して出力信号Ｓ
OUT の遅延時間が制御される。
【００５４】例えば、遅延制御信号Ｓ１〜Ｓ４がハイレ
ベル、Ｓ５がローレベルの場合、入力信号ＳINは遅延素
子ＤＬＹ２Ｂで遅延され、セレクタＳＥＬ４の入力端子
Ａに入力される。セレクタＳＥＬ４により、遅延素子Ｄ
ＬＹ２Ｂの出力信号が選択され遅延素子ＤＬＹ３Ｂに入
力される。さらに、セレクタＳＥＬ３，ＳＥＬ２、遅延
素子ＤＬＹ１Ｂ、セレクタＳＥＬ１の経路で出力信号Ｓ
OUT として、出力端子ＴOUT に出力される。なお、遅延
制御信号Ｓ６以降の各信号Ｓ６〜Ｓｎは遅延回路の遅延
時間に影響を与えることがないため、任意の値に設定す
ることができる。このように遅延制御信号Ｓ１，Ｓ２，
…，Ｓｎの各ビットを設定することにより、遅延回路の
遅延時間は遅延素子ＤＬＹ１Ｂ，ＤＬＹ２Ｂ，ＤＬＹ３
Ｂ，ＤＬＹ４Ｂのそれぞれの遅延時間の合計となる。
ベル、Ｓ５がローレベルの場合、入力信号ＳINは遅延素
子ＤＬＹ２Ｂで遅延され、セレクタＳＥＬ４の入力端子
Ａに入力される。セレクタＳＥＬ４により、遅延素子Ｄ
ＬＹ２Ｂの出力信号が選択され遅延素子ＤＬＹ３Ｂに入
力される。さらに、セレクタＳＥＬ３，ＳＥＬ２、遅延
素子ＤＬＹ１Ｂ、セレクタＳＥＬ１の経路で出力信号Ｓ
OUT として、出力端子ＴOUT に出力される。なお、遅延
制御信号Ｓ６以降の各信号Ｓ６〜Ｓｎは遅延回路の遅延
時間に影響を与えることがないため、任意の値に設定す
ることができる。このように遅延制御信号Ｓ１，Ｓ２，
…，Ｓｎの各ビットを設定することにより、遅延回路の
遅延時間は遅延素子ＤＬＹ１Ｂ，ＤＬＹ２Ｂ，ＤＬＹ３
Ｂ，ＤＬＹ４Ｂのそれぞれの遅延時間の合計となる。
【００５５】必要な遅延時間に応じて遅延制御信号Ｓ
１，Ｓ２，…，Ｓｎの各ビットを設定することにより、
出力端子ＴOUT から所定の遅延時間が与えられた遅延信
号ＳOUT が得られる。例えば、ｍ段の遅延素子の遅延時
間が必要な場合、遅延制御信号の内、Ｓ１〜Ｓｍをハイ
レベルに設定し、Ｓｍ＋１をローレベルに設定すると、
遅延回路の出力端子ＴOUT からの出力信号ＳOUT は、入
力信号ＳINに対してｍ段の遅延素子の合計遅延時間で遅
れた遅延信号となる。
１，Ｓ２，…，Ｓｎの各ビットを設定することにより、
出力端子ＴOUT から所定の遅延時間が与えられた遅延信
号ＳOUT が得られる。例えば、ｍ段の遅延素子の遅延時
間が必要な場合、遅延制御信号の内、Ｓ１〜Ｓｍをハイ
レベルに設定し、Ｓｍ＋１をローレベルに設定すると、
遅延回路の出力端子ＴOUT からの出力信号ＳOUT は、入
力信号ＳINに対してｍ段の遅延素子の合計遅延時間で遅
れた遅延信号となる。
【００５６】図３２に示す従来の可変遅延回路と較べる
と、本実施例の可変遅延回路は最小遅延時間が遅延段数
に影響されることなく、且つ遅延制御信号と遅延時間の
線型特性がよい。例えば、従来の可変遅延回路のように
ｎ入力１出力のセレクタで遅延時間時間を制御する場合
最大遅延段数ｎを大きくするとセレクタ部分の回路構成
や遅延量が変わり、最小遅延時間が大きくなってしま
う。最小遅延時間を変えない回路にするには、最大遅延
段数ｎを大きくするに従って初段の遅延選択経路と後段
の遅延選択経路で配線長やセレクタに必要なゲート段数
が異なってしまい、遅延制御信号に対する遅延時間の線
型特性が劣化する。
と、本実施例の可変遅延回路は最小遅延時間が遅延段数
に影響されることなく、且つ遅延制御信号と遅延時間の
線型特性がよい。例えば、従来の可変遅延回路のように
ｎ入力１出力のセレクタで遅延時間時間を制御する場合
最大遅延段数ｎを大きくするとセレクタ部分の回路構成
や遅延量が変わり、最小遅延時間が大きくなってしま
う。最小遅延時間を変えない回路にするには、最大遅延
段数ｎを大きくするに従って初段の遅延選択経路と後段
の遅延選択経路で配線長やセレクタに必要なゲート段数
が異なってしまい、遅延制御信号に対する遅延時間の線
型特性が劣化する。
【００５７】本実施例によれば、遅延素子ＤＬＹ１Ｂ，
ＤＬＹ２Ｂ，…，ＤＬＹｎＢとセレクタＳＥＬ１，ＳＥ
Ｌ２，…，ＳＥＬｎを梯子型に接続し、各セレクタに入
力する遅延制御信号Ｓ１，Ｓ２，…，Ｓｎによりセレク
タを制御し、信号伝搬の経路を変化させることにより遅
延回路の遅延時間を制御するので、同じ回路の繰り返し
で遅延段数増減に容易に対応でき、また、最大遅延段数
ｎが最小遅延時間に影響せず、遅延制御信号に対して遅
延時間の線型特性が一様に保たれる。さらに、チップ上
信号の入出力位置が固定され、回路の設計および変更が
容易に行える。
ＤＬＹ２Ｂ，…，ＤＬＹｎＢとセレクタＳＥＬ１，ＳＥ
Ｌ２，…，ＳＥＬｎを梯子型に接続し、各セレクタに入
力する遅延制御信号Ｓ１，Ｓ２，…，Ｓｎによりセレク
タを制御し、信号伝搬の経路を変化させることにより遅
延回路の遅延時間を制御するので、同じ回路の繰り返し
で遅延段数増減に容易に対応でき、また、最大遅延段数
ｎが最小遅延時間に影響せず、遅延制御信号に対して遅
延時間の線型特性が一様に保たれる。さらに、チップ上
信号の入出力位置が固定され、回路の設計および変更が
容易に行える。
【００５８】第４実施例 図９は本発明に係る遅延回路の第４の実施例を示す回路
図である。本実施例では遅延素子ＤＬＹ１ａ，ＤＬＹ１
ｂ，ＤＬＹ２ａ，ＤＬＹ２ｂ，…，ＤＬＹｎａ，ＤＬＹ
ｎｂとセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎによ
り梯子型の可変遅延回路が構成されている。各遅延素子
ＤＬＹ１ａ，ＤＬＹ１ｂ，…，ＤＬＹｎａ，ＤＬＹｎｂ
は、例えば増幅作用を持ち且つ入力と出力の論理信号値
が反転する遅延素子からなる。各セレクタＳＥＬ１，Ｓ
ＥＬ２，…，ＳＥＬｎは遅延制御信号Ｓ１，Ｓ２，…，
Ｓｎに応じて入力端子Ａ，Ｂに入力される２信号の内一
つを選択して出力端子ＯＵＴに出力する。
図である。本実施例では遅延素子ＤＬＹ１ａ，ＤＬＹ１
ｂ，ＤＬＹ２ａ，ＤＬＹ２ｂ，…，ＤＬＹｎａ，ＤＬＹ
ｎｂとセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎによ
り梯子型の可変遅延回路が構成されている。各遅延素子
ＤＬＹ１ａ，ＤＬＹ１ｂ，…，ＤＬＹｎａ，ＤＬＹｎｂ
は、例えば増幅作用を持ち且つ入力と出力の論理信号値
が反転する遅延素子からなる。各セレクタＳＥＬ１，Ｓ
ＥＬ２，…，ＳＥＬｎは遅延制御信号Ｓ１，Ｓ２，…，
Ｓｎに応じて入力端子Ａ，Ｂに入力される２信号の内一
つを選択して出力端子ＯＵＴに出力する。
【００５９】図９に示すように、遅延素子ＤＬＹ１ａ，
ＤＬＹ１ｂ，ＤＬＹ２ａ，ＤＬＹ２ｂ，…，ＤＬＹｎ
ａ，ＤＬＹｎｂとセレクタＳＥＬ１，ＳＥＬ２，…，Ｓ
ＥＬｎにより、行きと帰りの二つの経路が構成されてい
る。セレクタＳＥＬ１の入力端子Ａは遅延素子ＤＬＹ１
ａの入力端子とともに信号ＳINの入力端子ＴINに接続さ
れ、入力端子Ｂは遅延素子ＤＬＹ１ｂの出力端子に接続
されている。遅延素子ＤＬＹ１ｂの入力端子はセレクタ
ＳＥＬ２の出力端子に接続されている。セレクタＳＥＬ
２の入力端子Ａは遅延素子ＤＬＹ１ａの出力端子に接続
され、入力端子Ｂは遅延素子ＤＬＹ２ｂの出力端子に接
続されている。遅延回路の以降の各段は、同様な構成を
有し、各遅延素子とセレクタにより、梯子型の遅延回路
が構成されている。
ＤＬＹ１ｂ，ＤＬＹ２ａ，ＤＬＹ２ｂ，…，ＤＬＹｎ
ａ，ＤＬＹｎｂとセレクタＳＥＬ１，ＳＥＬ２，…，Ｓ
ＥＬｎにより、行きと帰りの二つの経路が構成されてい
る。セレクタＳＥＬ１の入力端子Ａは遅延素子ＤＬＹ１
ａの入力端子とともに信号ＳINの入力端子ＴINに接続さ
れ、入力端子Ｂは遅延素子ＤＬＹ１ｂの出力端子に接続
されている。遅延素子ＤＬＹ１ｂの入力端子はセレクタ
ＳＥＬ２の出力端子に接続されている。セレクタＳＥＬ
２の入力端子Ａは遅延素子ＤＬＹ１ａの出力端子に接続
され、入力端子Ｂは遅延素子ＤＬＹ２ｂの出力端子に接
続されている。遅延回路の以降の各段は、同様な構成を
有し、各遅延素子とセレクタにより、梯子型の遅延回路
が構成されている。
【００６０】ここで、各セレクタＳＥＬ１，ＳＥＬ２，
…，ＳＥＬｎは、遅延制御信号Ｓ１，Ｓ２，…，Ｓｎが
ローレベルのとき入力端子Ａの信号を選択して出力端子
ＯＵＴに出力し、ハイレベルのとき入力端子Ｂの信号を
選択して出力端子ＯＵＴに出力するものとする。このよ
うな遅延回路において、ディジタル信号である遅延制御
信号Ｓ１，Ｓ２，…，Ｓｎに応じて入力信号ＳINの折り
返し地点が決定され、入力信号ＳINに対して出力信号Ｓ
OUT の遅延時間が制御される。
…，ＳＥＬｎは、遅延制御信号Ｓ１，Ｓ２，…，Ｓｎが
ローレベルのとき入力端子Ａの信号を選択して出力端子
ＯＵＴに出力し、ハイレベルのとき入力端子Ｂの信号を
選択して出力端子ＯＵＴに出力するものとする。このよ
うな遅延回路において、ディジタル信号である遅延制御
信号Ｓ１，Ｓ２，…，Ｓｎに応じて入力信号ＳINの折り
返し地点が決定され、入力信号ＳINに対して出力信号Ｓ
OUT の遅延時間が制御される。
【００６１】例えば、遅延素子４段分の遅延時間が必要
な場合、遅延制御信号Ｓ１，Ｓ２，…，Ｓｎの内、Ｓ
１，Ｓ２をハイレベルに設定し、信号Ｓ３をローレベル
に設定することにより、入力端子ＴINに入力した信号Ｓ
INは遅延素子ＤＬＹ１ａ，ＤＬＹ２ａを介して、セレク
タＳＥＬ３により折り返され、出力端子ＴOUT に出力さ
れるので、遅延回路の遅延時間は遅延素子ＤＬＹ１ａ，
ＤＬＹ２ａ，ＤＬＹ２ｂ，ＤＬＹ１ｂのそれぞれの遅延
時間の合計となる。
な場合、遅延制御信号Ｓ１，Ｓ２，…，Ｓｎの内、Ｓ
１，Ｓ２をハイレベルに設定し、信号Ｓ３をローレベル
に設定することにより、入力端子ＴINに入力した信号Ｓ
INは遅延素子ＤＬＹ１ａ，ＤＬＹ２ａを介して、セレク
タＳＥＬ３により折り返され、出力端子ＴOUT に出力さ
れるので、遅延回路の遅延時間は遅延素子ＤＬＹ１ａ，
ＤＬＹ２ａ，ＤＬＹ２ｂ，ＤＬＹ１ｂのそれぞれの遅延
時間の合計となる。
【００６２】一般的に、遅延素子２ｍ段分の遅延時間が
必要な場合には、遅延制御信号Ｓ１〜Ｓｍまではハイレ
ベルに設定し、遅延制御信号Ｓｍ＋１をローレベルに設
定することにより、遅延回路により所望の遅延時間が得
られる。
必要な場合には、遅延制御信号Ｓ１〜Ｓｍまではハイレ
ベルに設定し、遅延制御信号Ｓｍ＋１をローレベルに設
定することにより、遅延回路により所望の遅延時間が得
られる。
【００６３】以上説明したように、本実施例によれば、
遅延素子ＤＬＹ１ａ，ＤＬＹ１ｂ，ＤＬＹ２ａ，ＤＬＹ
２ｂ，…，ＤＬＹｎａ，ＤＬＹｎｂとセレクタＳＥＬ
１，ＳＥＬ２，…，ＳＥＬｎを梯子型に接続し、各セレ
クタに入力する遅延制御信号Ｓ１，Ｓ２，…，Ｓｎによ
りセレクタを制御し、信号伝搬の経路を変化させること
により遅延回路の遅延時間を制御するので、同じ回路の
繰り返しで遅延段数増減に容易に対応でき、また、最大
遅延段数ｎが最小遅延時間に影響せず、遅延制御信号に
対して遅延時間の線型特性が一様に保たれ、チップ上の
非遅延信号の入出力位置も固定できる。
遅延素子ＤＬＹ１ａ，ＤＬＹ１ｂ，ＤＬＹ２ａ，ＤＬＹ
２ｂ，…，ＤＬＹｎａ，ＤＬＹｎｂとセレクタＳＥＬ
１，ＳＥＬ２，…，ＳＥＬｎを梯子型に接続し、各セレ
クタに入力する遅延制御信号Ｓ１，Ｓ２，…，Ｓｎによ
りセレクタを制御し、信号伝搬の経路を変化させること
により遅延回路の遅延時間を制御するので、同じ回路の
繰り返しで遅延段数増減に容易に対応でき、また、最大
遅延段数ｎが最小遅延時間に影響せず、遅延制御信号に
対して遅延時間の線型特性が一様に保たれ、チップ上の
非遅延信号の入出力位置も固定できる。
【００６４】第５実施例 図１０は本発明に係る遅延回路の第５の実施例を示す回
路図である。本実施例の遅延回路はｎ段の遅延素子ＤＬ
ＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎにより構成されて
いる。各遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹ
Ｗｎにはプリチャージ信号入力端子ＰＲ、その反転信号
入力端子ＸＰＲ、信号入力端子ＩＮ１，ＩＮ２、遅延信
号出力端子ＯＵＴ１，ＯＵＴ２がそれぞれ設けられてい
る。
路図である。本実施例の遅延回路はｎ段の遅延素子ＤＬ
ＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎにより構成されて
いる。各遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹ
Ｗｎにはプリチャージ信号入力端子ＰＲ、その反転信号
入力端子ＸＰＲ、信号入力端子ＩＮ１，ＩＮ２、遅延信
号出力端子ＯＵＴ１，ＯＵＴ２がそれぞれ設けられてい
る。
【００６５】各遅延素子のプリチャージ信号入力端子Ｐ
Ｒは遅延回路の入力端子ＴINに接続され、その反転信号
入力端子ＸＰＲはインバータＩＮＶ１の出力端子に接続
されている。インバータＩＮＶ１の入力端子は遅延回路
の入力端子ＴINに接続されている。なお、バッファＢＵ
Ｆ１，ＢＵＦ２は入力信号ＳINおよびその反転信号を増
幅し、入力端子ＴINおよびインバータＩＮＶ１の出力端
子から遠く配置されている遅延素子に供給されているプ
リチャージ信号およびその反転信号のレベルを一定に保
持する。
Ｒは遅延回路の入力端子ＴINに接続され、その反転信号
入力端子ＸＰＲはインバータＩＮＶ１の出力端子に接続
されている。インバータＩＮＶ１の入力端子は遅延回路
の入力端子ＴINに接続されている。なお、バッファＢＵ
Ｆ１，ＢＵＦ２は入力信号ＳINおよびその反転信号を増
幅し、入力端子ＴINおよびインバータＩＮＶ１の出力端
子から遠く配置されている遅延素子に供給されているプ
リチャージ信号およびその反転信号のレベルを一定に保
持する。
【００６６】遅延素子ＤＬＹＷ１の出力端子ＯＵＴ１は
遅延素子ＤＬＹＷ２の入力端子ＩＮ１に接続され、遅延
素子ＤＬＹＷ１の入力端子ＩＮ２は遅延素子ＤＬＹＷ２
の出力端子ＯＵＴ２に接続され、出力端子ＯＵ２は遅延
回路の出力端子ＴOUT に接続されている。遅延素子ＤＬ
ＹＷ２の出力端子ＯＵＴ１は遅延素子ＤＬＹＷ３の入力
端子ＩＮ１に接続され、入力端子ＩＮ２は遅延素子ＤＬ
ＹＷ３の出力端子ＯＵＴ２に接続されている。遅延素子
ＤＬＹＷ３以降の各遅延段の遅延素子も同様に接続され
ている。最終段を構成する遅延素子ＤＬＹＷｎにおい
て、出力端子ＯＵＴ１は入力端子ＩＮ２に接続されてい
る。
遅延素子ＤＬＹＷ２の入力端子ＩＮ１に接続され、遅延
素子ＤＬＹＷ１の入力端子ＩＮ２は遅延素子ＤＬＹＷ２
の出力端子ＯＵＴ２に接続され、出力端子ＯＵ２は遅延
回路の出力端子ＴOUT に接続されている。遅延素子ＤＬ
ＹＷ２の出力端子ＯＵＴ１は遅延素子ＤＬＹＷ３の入力
端子ＩＮ１に接続され、入力端子ＩＮ２は遅延素子ＤＬ
ＹＷ３の出力端子ＯＵＴ２に接続されている。遅延素子
ＤＬＹＷ３以降の各遅延段の遅延素子も同様に接続され
ている。最終段を構成する遅延素子ＤＬＹＷｎにおい
て、出力端子ＯＵＴ１は入力端子ＩＮ２に接続されてい
る。
【００６７】このように、遅延素子ＤＬＹＷ１，ＤＬＹ
Ｗ２，…，ＤＬＹＷｎにより遅延回路が構成されてい
る。遅延回路は上下二つの信号伝搬経路を有し、上方の
伝搬経路において信号は左から右へ、下方の伝搬経路に
おいて信号は右から左へ伝搬されていく。各遅延素子に
遅延制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，…，Ｓ２ｎ−
１，Ｓ２ｎが入力され、これの遅延制御信号に応じて遅
延回路における信号の折り返し地点が設定され、信号の
伝搬経路が制御され、入力信号ＳINに対する出力信号Ｓ
OUT の遅延時間が制御される。
Ｗ２，…，ＤＬＹＷｎにより遅延回路が構成されてい
る。遅延回路は上下二つの信号伝搬経路を有し、上方の
伝搬経路において信号は左から右へ、下方の伝搬経路に
おいて信号は右から左へ伝搬されていく。各遅延素子に
遅延制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，…，Ｓ２ｎ−
１，Ｓ２ｎが入力され、これの遅延制御信号に応じて遅
延回路における信号の折り返し地点が設定され、信号の
伝搬経路が制御され、入力信号ＳINに対する出力信号Ｓ
OUT の遅延時間が制御される。
【００６８】図１１は遅延素子の一構成例を示してい
る。図示のように、本例の遅延素子は図２に示す本発明
の第１の実施例の遅延素子を上下２段並べて構成されて
いる。上段の部分において、入力端子ＩＮ１に入力され
た信号に所定の遅延時間を与えて出力端子ＯＵＴ１に出
力し、下段の部分において、入力端子ＩＮ２に入力され
た信号に所定の遅延時間を与えて出力端子ＯＵＴ２に出
力する。また、上段の入力端子と下段の出力端子ＯＵＴ
２との間にｎＭＯＳトランジスタＮ１が接続され、上段
の中間ノードＡと下段の中間ノードＢとの間にｐＭＯＳ
トランジスタＰ１が接続されている。
る。図示のように、本例の遅延素子は図２に示す本発明
の第１の実施例の遅延素子を上下２段並べて構成されて
いる。上段の部分において、入力端子ＩＮ１に入力され
た信号に所定の遅延時間を与えて出力端子ＯＵＴ１に出
力し、下段の部分において、入力端子ＩＮ２に入力され
た信号に所定の遅延時間を与えて出力端子ＯＵＴ２に出
力する。また、上段の入力端子と下段の出力端子ＯＵＴ
２との間にｎＭＯＳトランジスタＮ１が接続され、上段
の中間ノードＡと下段の中間ノードＢとの間にｐＭＯＳ
トランジスタＰ１が接続されている。
【００６９】ｎＭＯＳトランジスタＮ１のゲートはイン
バータＩＮＶＡの出力端子に接続され、インバータＩＮ
ＶＡの入力端子は遅延制御信号ＳＡの入力端子に接続さ
れている。ｐＭＯＳトランジスタＰ１のゲートは遅延制
御信号ＳＢの入力端子に接続されている。遅延制御信号
ＳＡがハイレベルに保持されているとき、ｎＭＯＳトラ
ンジスタＮ１のゲートにローレベルの信号が印加され、
ｎＭＯＳトランジスタＮ１が非導通状態にあり、入力端
子ＩＮ１に入力された信号は中間ノードＡを介して所定
の遅延時間で遅れて出力端子ＯＵＴ１に伝搬される。一
方、遅延制御信号ＳＡがローレベルに保持されていると
き、ｎＭＯＳトランジスタＮ１のゲートにハイレベルの
信号が印加され、ｎＭＯＳトランジスタＮ１が導通状態
に保持されるので、入力端子ＩＮ１に入力された信号は
遅延素子を介さずにそのまま出力端子ＯＵＴ２に出力さ
れる。
バータＩＮＶＡの出力端子に接続され、インバータＩＮ
ＶＡの入力端子は遅延制御信号ＳＡの入力端子に接続さ
れている。ｐＭＯＳトランジスタＰ１のゲートは遅延制
御信号ＳＢの入力端子に接続されている。遅延制御信号
ＳＡがハイレベルに保持されているとき、ｎＭＯＳトラ
ンジスタＮ１のゲートにローレベルの信号が印加され、
ｎＭＯＳトランジスタＮ１が非導通状態にあり、入力端
子ＩＮ１に入力された信号は中間ノードＡを介して所定
の遅延時間で遅れて出力端子ＯＵＴ１に伝搬される。一
方、遅延制御信号ＳＡがローレベルに保持されていると
き、ｎＭＯＳトランジスタＮ１のゲートにハイレベルの
信号が印加され、ｎＭＯＳトランジスタＮ１が導通状態
に保持されるので、入力端子ＩＮ１に入力された信号は
遅延素子を介さずにそのまま出力端子ＯＵＴ２に出力さ
れる。
【００７０】遅延制御信号ＳＢがハイレベルに保持され
ているとき、ｐＭＯＳトランジスタＰ１が非導通状態に
あり、上段の回路のおいてノードＡの信号は出力端子Ｏ
ＵＴ１に出力され、下段の回路において入力端子ＩＮ２
に入力された信号が中間ノードＢを介して出力端子ＯＵ
Ｔ２に出力される。一方、遅延制御信号ＳＢがローレベ
ルに保持されているとき、ｐＭＯＳトランジスタＰ１が
導通状態に保持され、上段の中間ノードＡと下段の中間
ノードＢが導通され、上段の中間ノードＡの信号は下段
の中間ノードＢに伝搬され、下段の出力端子ＯＵＴ２に
出力される。
ているとき、ｐＭＯＳトランジスタＰ１が非導通状態に
あり、上段の回路のおいてノードＡの信号は出力端子Ｏ
ＵＴ１に出力され、下段の回路において入力端子ＩＮ２
に入力された信号が中間ノードＢを介して出力端子ＯＵ
Ｔ２に出力される。一方、遅延制御信号ＳＢがローレベ
ルに保持されているとき、ｐＭＯＳトランジスタＰ１が
導通状態に保持され、上段の中間ノードＡと下段の中間
ノードＢが導通され、上段の中間ノードＡの信号は下段
の中間ノードＢに伝搬され、下段の出力端子ＯＵＴ２に
出力される。
【００７１】このように、遅延素子に入力される遅延制
御信号ＳＡ，ＳＢのレベルを設定することにより遅延素
子における信号の伝搬あるいは折り返し動作が制御さ
れ、一つの遅延素子は信号遅延と選択の両方の機能を共
有する。以下、図１０、１１を参照しつつ、本実施例の
遅延回路の動作を説明する。遅延回路が動作する前に、
上段および下段の回路がそれぞれ入力されるプリチャー
ジ信号およびその反転信号に応じてプリチャージされ
る。入力端子に入力される信号の立ち下がりエッジがそ
れぞれ所定の遅延時間を経て出力端子に伝搬されてい
く。例えば、図１１に示す遅延素子において、遅延制御
信号ＳＡ，ＳＢがともにハイレベルに保持されていると
き、上段の回路において入力端子ＩＮ１に入力された信
号が遅延時間を経て出力端子ＯＵＴ１に出力される。デ
ィスチャージ時の信号のレベルの変化は上段の入力端子
ＩＮ１から出力端子ＯＵＴ１へ伝わり、信号の変化が図
１０に示すように後段の回路を介して戻ってきて、下段
の入力端子ＩＮ２に入力され、下段の回路において入力
端子ＩＮ２に入力された信号が所定の遅延時間を経て出
力端子ＯＵＴ１に出力される。
御信号ＳＡ，ＳＢのレベルを設定することにより遅延素
子における信号の伝搬あるいは折り返し動作が制御さ
れ、一つの遅延素子は信号遅延と選択の両方の機能を共
有する。以下、図１０、１１を参照しつつ、本実施例の
遅延回路の動作を説明する。遅延回路が動作する前に、
上段および下段の回路がそれぞれ入力されるプリチャー
ジ信号およびその反転信号に応じてプリチャージされ
る。入力端子に入力される信号の立ち下がりエッジがそ
れぞれ所定の遅延時間を経て出力端子に伝搬されてい
く。例えば、図１１に示す遅延素子において、遅延制御
信号ＳＡ，ＳＢがともにハイレベルに保持されていると
き、上段の回路において入力端子ＩＮ１に入力された信
号が遅延時間を経て出力端子ＯＵＴ１に出力される。デ
ィスチャージ時の信号のレベルの変化は上段の入力端子
ＩＮ１から出力端子ＯＵＴ１へ伝わり、信号の変化が図
１０に示すように後段の回路を介して戻ってきて、下段
の入力端子ＩＮ２に入力され、下段の回路において入力
端子ＩＮ２に入力された信号が所定の遅延時間を経て出
力端子ＯＵＴ１に出力される。
【００７２】遅延制御信号ＳＡがハイレベル、ＳＢがロ
ーレベルに保持されているとき、上段の中間ノードＡと
下段の中間ノードＢが接続される。この場合、上段の入
力端子ＩＮ１に入力される信号の立ち下がりエッジに応
じて上段回路の中間ノードＡがローレベルからハイレベ
ルに切り換わり、下段の回路の中間ノードＢもこれに応
じて同様にレベルが変化する。中間ノードＢのレベル変
化に応じて下段の出力端子ＯＵＴ２がプリチャージ状態
のハイレベルからディスチャージ状態のローレベルに変
化する。この場合、下段の回路を構成するｐＭＯＳトラ
ンジスタＰ４と上段の回路を構成するｐＭＯＳトランジ
スタＰ５、下段の回路を構成するｎＭＯＳトランジスタ
Ｎ３と上段の回路を構成するｎＭＯＳトランジスタＮ５
とがそれぞれ同じ大きさに形成された場合、出力端子Ｏ
ＵＴ２に出力された遅延信号の遅延時間は図２に示す遅
延素子一つ分の遅延時間と同じになる。図２に示す遅延
素子の遅延時間をｔD とすると、この場合、入力端子Ｉ
Ｎ１に入力された信号に対して出力端子ＯＵＴ２から出
力される遅延信号の遅延時間はｔD である。その後上段
の中間ノードＡのレベル変化が出力端子ＯＵＴ１を介し
て外部に出力され、図１０に示すように後段の回路を経
て下段の入力端子ＩＮ２に入力される。しかしそのとき
すでに下段の中間ノードＢがハイレベルになっており、
ノードＢのレベルは変化しない。
ーレベルに保持されているとき、上段の中間ノードＡと
下段の中間ノードＢが接続される。この場合、上段の入
力端子ＩＮ１に入力される信号の立ち下がりエッジに応
じて上段回路の中間ノードＡがローレベルからハイレベ
ルに切り換わり、下段の回路の中間ノードＢもこれに応
じて同様にレベルが変化する。中間ノードＢのレベル変
化に応じて下段の出力端子ＯＵＴ２がプリチャージ状態
のハイレベルからディスチャージ状態のローレベルに変
化する。この場合、下段の回路を構成するｐＭＯＳトラ
ンジスタＰ４と上段の回路を構成するｐＭＯＳトランジ
スタＰ５、下段の回路を構成するｎＭＯＳトランジスタ
Ｎ３と上段の回路を構成するｎＭＯＳトランジスタＮ５
とがそれぞれ同じ大きさに形成された場合、出力端子Ｏ
ＵＴ２に出力された遅延信号の遅延時間は図２に示す遅
延素子一つ分の遅延時間と同じになる。図２に示す遅延
素子の遅延時間をｔD とすると、この場合、入力端子Ｉ
Ｎ１に入力された信号に対して出力端子ＯＵＴ２から出
力される遅延信号の遅延時間はｔD である。その後上段
の中間ノードＡのレベル変化が出力端子ＯＵＴ１を介し
て外部に出力され、図１０に示すように後段の回路を経
て下段の入力端子ＩＮ２に入力される。しかしそのとき
すでに下段の中間ノードＢがハイレベルになっており、
ノードＢのレベルは変化しない。
【００７３】遅延制御信号ＳＡがローレベルに保持され
ているとき、上段の入力端子ＩＮ１と下段の出力端子Ｏ
ＵＴ２が接続され、入力端子ＩＮ１に入力された信号が
遅延せず出力端子ＯＵＴ２に出力される。
ているとき、上段の入力端子ＩＮ１と下段の出力端子Ｏ
ＵＴ２が接続され、入力端子ＩＮ１に入力された信号が
遅延せず出力端子ＯＵＴ２に出力される。
【００７４】即ち、遅延制御信号ＳＡ，ＳＢがともにハ
イレベルに保持されているとき、上段と下段の回路はそ
れぞれ遅延素子として動作し、入力信号に対して図２に
示す遅延素子一つ分の遅延時間を与える。遅延制御信号
ＳＡがハイレベル、ＳＢがローレベルに保持されている
とき、上段の入力端子ＩＮ１に入力された信号に対して
遅延素子一つ分の遅延時間を与えて、遅延信号が下段の
出力端子ＯＵＴ２に出力される。遅延制御信号ＳＡがロ
ーレベルに保持されているとき、上段の入力端子ＩＮ１
に入力された信号が遅れることなく、下段の出力端子Ｏ
ＵＴ２に出力される。
イレベルに保持されているとき、上段と下段の回路はそ
れぞれ遅延素子として動作し、入力信号に対して図２に
示す遅延素子一つ分の遅延時間を与える。遅延制御信号
ＳＡがハイレベル、ＳＢがローレベルに保持されている
とき、上段の入力端子ＩＮ１に入力された信号に対して
遅延素子一つ分の遅延時間を与えて、遅延信号が下段の
出力端子ＯＵＴ２に出力される。遅延制御信号ＳＡがロ
ーレベルに保持されているとき、上段の入力端子ＩＮ１
に入力された信号が遅れることなく、下段の出力端子Ｏ
ＵＴ２に出力される。
【００７５】このような遅延素子が図１０に示すように
接続して構成された遅延回路において、各遅延素子ＤＬ
ＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎに入力された遅延
制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，…，Ｓ２ｎ−１，Ｓ
２ｎを制御することにより、遅延回路の遅延時間を制御
することができる。且つ、各遅延素子ＤＬＹＷ１，ＤＬ
ＹＷ２，…，ＤＬＹＷｎにおいて、信号の伝搬経路を制
御する信号選択部分は一つのトランジスタにより構成さ
れ、回路の構成が簡単化される。
接続して構成された遅延回路において、各遅延素子ＤＬ
ＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎに入力された遅延
制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，…，Ｓ２ｎ−１，Ｓ
２ｎを制御することにより、遅延回路の遅延時間を制御
することができる。且つ、各遅延素子ＤＬＹＷ１，ＤＬ
ＹＷ２，…，ＤＬＹＷｎにおいて、信号の伝搬経路を制
御する信号選択部分は一つのトランジスタにより構成さ
れ、回路の構成が簡単化される。
【００７６】以上説明したように、本実施例によれば、
上下２段並べて構成された遅延素子をｎ段で遅延回路を
構成し、各遅延素子に入力される遅延制御信号に応じて
遅延回路における信号の伝搬経路を変化させ、遅延回路
の遅延時間を制御し、各遅延素子における信号選択回路
は一つのトランジスタにより構成できるので、簡単の回
路構成で遅延素子および選択回路の両方の機能を実現で
き、回路規模の縮小化を実現でき、論理回路により構成
された選択回路に較べて、選択回路における信号の遅延
量が小さく抑制でき、遅延制御信号と遅延時間の線型特
性が優れた遅延回路を実現できる。
上下２段並べて構成された遅延素子をｎ段で遅延回路を
構成し、各遅延素子に入力される遅延制御信号に応じて
遅延回路における信号の伝搬経路を変化させ、遅延回路
の遅延時間を制御し、各遅延素子における信号選択回路
は一つのトランジスタにより構成できるので、簡単の回
路構成で遅延素子および選択回路の両方の機能を実現で
き、回路規模の縮小化を実現でき、論理回路により構成
された選択回路に較べて、選択回路における信号の遅延
量が小さく抑制でき、遅延制御信号と遅延時間の線型特
性が優れた遅延回路を実現できる。
【００７７】第６実施例 図１２は本発明に係る遅延回路の第６の実施例を示す回
路図である。本実施例は上述した第３、第４および第５
の実施例の可変遅延回路に遅延制御信号Ｓ１，Ｓ２，
…，Ｓｎを供給する回路である。上述したように、可変
遅延回路に供給される遅延制御信号の各ビットの値によ
り、遅延回路における信号の伝搬経路が変化して遅延時
間が制御される。具体的に、遅延制御信号Ｓ１，Ｓ２，
…，Ｓｎの順で最初にローレベルのビットにより信号の
折り返し地点が決定され、それに応じた遅延時間が設定
される。
路図である。本実施例は上述した第３、第４および第５
の実施例の可変遅延回路に遅延制御信号Ｓ１，Ｓ２，
…，Ｓｎを供給する回路である。上述したように、可変
遅延回路に供給される遅延制御信号の各ビットの値によ
り、遅延回路における信号の伝搬経路が変化して遅延時
間が制御される。具体的に、遅延制御信号Ｓ１，Ｓ２，
…，Ｓｎの順で最初にローレベルのビットにより信号の
折り返し地点が決定され、それに応じた遅延時間が設定
される。
【００７８】また、実際の応用では遅延時間の増減を指
示するアップダウン信号ＳUDに応じて遅延制御信号Ｓ
１，Ｓ２，…，Ｓｎを生成することがしばしばある。図
１２はこのような遅延制御信号生成回路の一例を示して
いる。図示のように、本例の生成回路はアップダウン信
号ＳUD、クロック信号ＣＬＫを受けて、アップダウン信
号ＳUDの指示に応じて可変遅延回路の遅延時間を制御す
る遅延制御信号Ｓ１，Ｓ２，…，Ｓｎを生成する。
示するアップダウン信号ＳUDに応じて遅延制御信号Ｓ
１，Ｓ２，…，Ｓｎを生成することがしばしばある。図
１２はこのような遅延制御信号生成回路の一例を示して
いる。図示のように、本例の生成回路はアップダウン信
号ＳUD、クロック信号ＣＬＫを受けて、アップダウン信
号ＳUDの指示に応じて可変遅延回路の遅延時間を制御す
る遅延制御信号Ｓ１，Ｓ２，…，Ｓｎを生成する。
【００７９】遅延制御信号生成回路はラッチ回路Ｃ１，
Ｃ２，…，Ｃｎにより構成されている。各ラッチ回路は
アップダウン信号ＳUD、クロック信号ＣＬＫを受けて、
さらにＰＸＱ端子から前段のラッチ回路の出力信号Ｑの
反転信号ＸＱ、ＮＸＱ端子から後段のラッチ回路の反転
信号ＸＱを受けて、これらの信号について論理演算を行
った結果で次の出力を決定し、クロック信号ＣＬＫの１
周期毎に遅延制御信号の遅延段数を一段のみ増減する。
また、初段のラッチ回路Ｃ１のＰＸＱ端子がローレベ
ル、例えば接地電位ＧＮＤに保持され、最後段のラッチ
回路Ｃｎの端子ＮＸＱがハイレベル、例えば電源電圧Ｖ
ＤＤレベルに保持されている。
Ｃ２，…，Ｃｎにより構成されている。各ラッチ回路は
アップダウン信号ＳUD、クロック信号ＣＬＫを受けて、
さらにＰＸＱ端子から前段のラッチ回路の出力信号Ｑの
反転信号ＸＱ、ＮＸＱ端子から後段のラッチ回路の反転
信号ＸＱを受けて、これらの信号について論理演算を行
った結果で次の出力を決定し、クロック信号ＣＬＫの１
周期毎に遅延制御信号の遅延段数を一段のみ増減する。
また、初段のラッチ回路Ｃ１のＰＸＱ端子がローレベ
ル、例えば接地電位ＧＮＤに保持され、最後段のラッチ
回路Ｃｎの端子ＮＸＱがハイレベル、例えば電源電圧Ｖ
ＤＤレベルに保持されている。
【００８０】図１３はラッチ回路の一構成例を示してい
る。図示のように、ラッチ回路はＡＮＤゲートＧ１、Ｎ
ＯＲゲートＧ２、ＤフリップフロップＤ１により構成さ
れている。ＡＮＤゲートＧ１の一方の入力端子はアップ
ダウン信号ＳUDの入力端子ＵＰに接続され、他方の入力
端子は後段のラッチ回路の反転出力信号の入力端子ＮＸ
Ｑに接続され、ＮＯＲゲートＧ２の一方の入力端子は前
段のラッチ回路の反転出力信号の入力端子ＰＸＱに接続
され、他方の入力端子はＡＮＤゲートＧ１の出力端子に
接続されている。Ｄフリップフロップの信号入力端子Ｄ
はＮＯＲゲートＧ２の出力端子に接続され、クロック信
号入力端子はクロック信号ＣＬＫの入力端子ＣＫに接続
されている。Ｄフリップフロップの出力端子Ｑから遅延
制御信号の一ビットが出力され、出力端子ＸＱからその
反転信号が出力される。
る。図示のように、ラッチ回路はＡＮＤゲートＧ１、Ｎ
ＯＲゲートＧ２、ＤフリップフロップＤ１により構成さ
れている。ＡＮＤゲートＧ１の一方の入力端子はアップ
ダウン信号ＳUDの入力端子ＵＰに接続され、他方の入力
端子は後段のラッチ回路の反転出力信号の入力端子ＮＸ
Ｑに接続され、ＮＯＲゲートＧ２の一方の入力端子は前
段のラッチ回路の反転出力信号の入力端子ＰＸＱに接続
され、他方の入力端子はＡＮＤゲートＧ１の出力端子に
接続されている。Ｄフリップフロップの信号入力端子Ｄ
はＮＯＲゲートＧ２の出力端子に接続され、クロック信
号入力端子はクロック信号ＣＬＫの入力端子ＣＫに接続
されている。Ｄフリップフロップの出力端子Ｑから遅延
制御信号の一ビットが出力され、出力端子ＸＱからその
反転信号が出力される。
【００８１】ここで、遅延回路の遅延時間を増加させる
場合に外部制御回路によりアップダウン信号ＳUDがロー
レベルに設定され、遅延時間を低減させる場合にアップ
ダウン信号ＳUDがハイレベルに設定されるものと仮定す
る。図１２に示す遅延制御信号生成回路において、一つ
のラッチ回路のみはローレベルの信号を出力し、他のラ
ッチ回路はハイレベルの信号を出力する。
場合に外部制御回路によりアップダウン信号ＳUDがロー
レベルに設定され、遅延時間を低減させる場合にアップ
ダウン信号ＳUDがハイレベルに設定されるものと仮定す
る。図１２に示す遅延制御信号生成回路において、一つ
のラッチ回路のみはローレベルの信号を出力し、他のラ
ッチ回路はハイレベルの信号を出力する。
【００８２】例えば、初期状態として、遅延制御信号Ｓ
１，Ｓ２，…，Ｓｎの内Ｓ１〜Ｓｘはハイレベル、Ｓｘ
＋１〜Ｓｎはローレベルとする。遅延時間を増加させる
ため外部制御回路によりアップダウン信号ＳUDがローレ
ベルに保持される場合に、クロック信号ＣＬＫの変化タ
イミング、例えば立ち上がりエッジにおいて、ラッチ回
路Ｃｘ＋１の出力信号Ｑはローレベルからハイレベルに
切り換えられる。これに応じて可変遅延回路における信
号伝搬経路が変化し、遅延段数が増えるので、遅延時間
は遅延素子一段分増加する。一方、同じ初期状態におい
て、遅延時間を低減させるため外部制御回路によりアッ
プダウン信号ＳUDがハイレベルに保持されている場合
に、クロック信号ＣＬＫの立ち上がりエッジにおいて、
ラッチ回路Ｃｘ−１の出力信号Ｑはハイレベルからロー
レベルに切り換えられる。これに応じて可変遅延回路に
おける遅延段数が減少するので、遅延時間は遅延素子一
段分低減する。
１，Ｓ２，…，Ｓｎの内Ｓ１〜Ｓｘはハイレベル、Ｓｘ
＋１〜Ｓｎはローレベルとする。遅延時間を増加させる
ため外部制御回路によりアップダウン信号ＳUDがローレ
ベルに保持される場合に、クロック信号ＣＬＫの変化タ
イミング、例えば立ち上がりエッジにおいて、ラッチ回
路Ｃｘ＋１の出力信号Ｑはローレベルからハイレベルに
切り換えられる。これに応じて可変遅延回路における信
号伝搬経路が変化し、遅延段数が増えるので、遅延時間
は遅延素子一段分増加する。一方、同じ初期状態におい
て、遅延時間を低減させるため外部制御回路によりアッ
プダウン信号ＳUDがハイレベルに保持されている場合
に、クロック信号ＣＬＫの立ち上がりエッジにおいて、
ラッチ回路Ｃｘ−１の出力信号Ｑはハイレベルからロー
レベルに切り換えられる。これに応じて可変遅延回路に
おける遅延段数が減少するので、遅延時間は遅延素子一
段分低減する。
【００８３】図１３に示すラッチ回路において、外部制
御回路によりアップダウン信号ＳUDがローレベルに保持
されている場合に、前段のラッチ回路の出力信号に応じ
てＤフリップフロップＤ１への入力信号レベルが決ま
る。例えば、前段のラッチ回路からハイレベルの遅延制
御信号が出力されている場合、ＰＸＱ端子からローレベ
ルの信号が入力され、ＮＯＲゲートＧ２の出力端子はハ
イレベルに保持され、クロック信号ＣＬＫの立ち上がり
エッジにおいてＤフリップフロップＤ１の出力端子Ｑが
ハイレベルに切り換えられる。これにより、可変遅延回
路における信号伝搬経路の遅延素子の段数が増え、遅延
時間が増加する。
御回路によりアップダウン信号ＳUDがローレベルに保持
されている場合に、前段のラッチ回路の出力信号に応じ
てＤフリップフロップＤ１への入力信号レベルが決ま
る。例えば、前段のラッチ回路からハイレベルの遅延制
御信号が出力されている場合、ＰＸＱ端子からローレベ
ルの信号が入力され、ＮＯＲゲートＧ２の出力端子はハ
イレベルに保持され、クロック信号ＣＬＫの立ち上がり
エッジにおいてＤフリップフロップＤ１の出力端子Ｑが
ハイレベルに切り換えられる。これにより、可変遅延回
路における信号伝搬経路の遅延素子の段数が増え、遅延
時間が増加する。
【００８４】一方、外部制御回路によりアップダウン信
号ＳUDがハイレベルに保持されている場合に、後段のラ
ッチ回路の出力信号に応じてＤフリップフロップＤ１の
出力信号レベルが決まる。例えば、後段のラッチ回路か
らローレベルの遅延制御信号が出力されている場合、端
子ＮＸＱからハイレベルの信号が入力され、ＡＮＤゲー
トＧ１からハイレベルの信号が出力されるので、ＮＯＲ
ゲートＧ２の出力端子がローレベルに保持され、クロッ
ク信号ＣＬＫの立ち上がりエッジでＤフリップフロップ
Ｄ１の出力端子Ｑがローレベルに切り換えられる。これ
により、可変遅延回路における信号伝搬経路の遅延素子
段数が減り、遅延時間が低減する。
号ＳUDがハイレベルに保持されている場合に、後段のラ
ッチ回路の出力信号に応じてＤフリップフロップＤ１の
出力信号レベルが決まる。例えば、後段のラッチ回路か
らローレベルの遅延制御信号が出力されている場合、端
子ＮＸＱからハイレベルの信号が入力され、ＡＮＤゲー
トＧ１からハイレベルの信号が出力されるので、ＮＯＲ
ゲートＧ２の出力端子がローレベルに保持され、クロッ
ク信号ＣＬＫの立ち上がりエッジでＤフリップフロップ
Ｄ１の出力端子Ｑがローレベルに切り換えられる。これ
により、可変遅延回路における信号伝搬経路の遅延素子
段数が減り、遅延時間が低減する。
【００８５】なお、上述した遅延制御信号を生成するた
めのラッチ回路は多数存在し、図１３にその一例のみ示
している。ここで、例えば、“・”を論理積、“＋”を
論理和、ＩＮＶ（ｘ）を信号ｘの論理反転を表すとする
と、次式に示す信号ｙを生成し、ＤフリップフロップＤ
１に供給する論理回路を有するものであればよい。
めのラッチ回路は多数存在し、図１３にその一例のみ示
している。ここで、例えば、“・”を論理積、“＋”を
論理和、ＩＮＶ（ｘ）を信号ｘの論理反転を表すとする
と、次式に示す信号ｙを生成し、ＤフリップフロップＤ
１に供給する論理回路を有するものであればよい。
【００８６】
【数１】 ｙ＝INV(ＳUD・INV(次段のＱ) ＋INV(前段のＱ)) …（１）
【００８７】図１４はアップダウン信号ＳUD、クロック
信号ＣＬＫに応じて図１２に示す遅延制御信号生成回路
から出力される遅延制御信号Ｓ１，Ｓ２，…，Ｓｎの波
形を示している。図示のように、遅延制御信号Ｓ１，Ｓ
２，…，Ｓｎの内、Ｓ１，Ｓ２，Ｓ３がハイレベル、Ｓ
４〜Ｓｎがローレベルの初期状態から始まる。時間ｔ1
においてクロック信号ＣＬＫが立ち上がり、このときア
ップダウン信号ＳUDがハイレベルに保持されているの
で、遅延制御信号Ｓ３がハイレベルからローレベルに切
り換えられる。さらに時間ｔ2 において遅延制御信号Ｓ
２がハイレベルからローレベルに切り換えられる。これ
に応じて図１２に示す可変遅延回路の信号伝搬経路の遅
延素子数が一つずつ減り、遅延時間が遅延素子２段分低
減する。
信号ＣＬＫに応じて図１２に示す遅延制御信号生成回路
から出力される遅延制御信号Ｓ１，Ｓ２，…，Ｓｎの波
形を示している。図示のように、遅延制御信号Ｓ１，Ｓ
２，…，Ｓｎの内、Ｓ１，Ｓ２，Ｓ３がハイレベル、Ｓ
４〜Ｓｎがローレベルの初期状態から始まる。時間ｔ1
においてクロック信号ＣＬＫが立ち上がり、このときア
ップダウン信号ＳUDがハイレベルに保持されているの
で、遅延制御信号Ｓ３がハイレベルからローレベルに切
り換えられる。さらに時間ｔ2 において遅延制御信号Ｓ
２がハイレベルからローレベルに切り換えられる。これ
に応じて図１２に示す可変遅延回路の信号伝搬経路の遅
延素子数が一つずつ減り、遅延時間が遅延素子２段分低
減する。
【００８８】時間ｔ3 において、アップダウン信号ＳUD
がハイレベルからローレベルに切り換わり、これに応じ
て時間ｔ4 においてクロック信号ＣＬＫが立ち上がり、
遅延制御信号Ｓ２がローレベルからハイレベルに切り換
わる。さらに、時間ｔ5 でクロック信号ＣＬＫの立ち上
がりエッジに応じて遅延制御信号Ｓ３がローレベルから
ハイレベルに切り換わる。これにより、可変遅延回路の
信号伝搬経路の遅延素子数が一つずつ増え、遅延時間が
遅延素子２段分増加する。
がハイレベルからローレベルに切り換わり、これに応じ
て時間ｔ4 においてクロック信号ＣＬＫが立ち上がり、
遅延制御信号Ｓ２がローレベルからハイレベルに切り換
わる。さらに、時間ｔ5 でクロック信号ＣＬＫの立ち上
がりエッジに応じて遅延制御信号Ｓ３がローレベルから
ハイレベルに切り換わる。これにより、可変遅延回路の
信号伝搬経路の遅延素子数が一つずつ増え、遅延時間が
遅延素子２段分増加する。
【００８９】以上説明したように、本実施例によれば、
ＡＮＤゲートＧ１、ＮＯＲゲートＧ２からなる論理回路
とＤフリップフロップＤ１により構成したラッチ回路Ｃ
１，Ｃ２，…，Ｃｎを用いて遅延制御信号生成回路を構
成し、各ラッチ回路の論理回路は前後段のラッチ回路の
出力信号および遅延時間の増減を制御するアップダウン
信号ＳUD、動作タイミングを制御するクロック信号ＣＬ
Ｋに応じて動作し、アップダウン信号ＳUDのレベルに応
じて各ラッチ回路の出力信号を制御し、これを受けた可
変遅延回路における信号の伝搬経路を変化させることに
より、遅延時間を制御するので、アップダウン信号ＳUD
を設定することで可変遅延回路により所望の遅延時間が
得られる。
ＡＮＤゲートＧ１、ＮＯＲゲートＧ２からなる論理回路
とＤフリップフロップＤ１により構成したラッチ回路Ｃ
１，Ｃ２，…，Ｃｎを用いて遅延制御信号生成回路を構
成し、各ラッチ回路の論理回路は前後段のラッチ回路の
出力信号および遅延時間の増減を制御するアップダウン
信号ＳUD、動作タイミングを制御するクロック信号ＣＬ
Ｋに応じて動作し、アップダウン信号ＳUDのレベルに応
じて各ラッチ回路の出力信号を制御し、これを受けた可
変遅延回路における信号の伝搬経路を変化させることに
より、遅延時間を制御するので、アップダウン信号ＳUD
を設定することで可変遅延回路により所望の遅延時間が
得られる。
【００９０】第７実施例 図１５は本発明に係る遅延回路の第７の実施例を示す回
路図である。本実施例は上述した本発明の第６の実施例
と同様に可変遅延回路に遅延制御信号Ｓ１，Ｓ２，…，
Ｓｍを供給する遅延制御信号生成回路であるが、第６の
実施例と異なって本実施例では、ＳＲラッチＳＲＬＡＴ
１，ＳＲＬＡＴ２とＮＡＮＤゲートＧ１，Ｇ２，Ｇ３，
Ｇ４により構成されたラッチ回路ＣＳ１，ＣＳ２，…，
ＣＳｍを用いて、遅延制御信号Ｓ１，Ｓ２，…，Ｓ２ｍ
−１，Ｓ２ｍを生成する。
路図である。本実施例は上述した本発明の第６の実施例
と同様に可変遅延回路に遅延制御信号Ｓ１，Ｓ２，…，
Ｓｍを供給する遅延制御信号生成回路であるが、第６の
実施例と異なって本実施例では、ＳＲラッチＳＲＬＡＴ
１，ＳＲＬＡＴ２とＮＡＮＤゲートＧ１，Ｇ２，Ｇ３，
Ｇ４により構成されたラッチ回路ＣＳ１，ＣＳ２，…，
ＣＳｍを用いて、遅延制御信号Ｓ１，Ｓ２，…，Ｓ２ｍ
−１，Ｓ２ｍを生成する。
【００９１】図１６はラッチ回路の一構成例を示してい
る。図示のように、本例のラッチ回路はＳＲラッチＳＲ
ＬＡＴ１，ＳＲＬＡＴ２とＮＡＮＤゲートＧ１，Ｇ２，
Ｇ３，Ｇ４により構成され、外部から遅延時間の増減を
指示する制御信号ＣＬＡ，ＰＲＡ，ＣＬＢ，ＰＲＢおよ
び前段と後段のラッチ回路の出力信号を受けて、出力信
号ＱＡ，ＱＢを設定する。なお、制御信号ＣＬＡ，ＰＲ
Ａ，ＣＬＢ，ＰＲＢは外部の制御回路により供給され、
例えば、可変遅延回路において遅延素子の段数が偶数で
そこから１段遅延素子を増加させる場合はＰＲＡにパル
スを与え、遅延段数が偶数段でそこから１段遅延素子を
減少させる場合はＣＬＢにパルスを与え、遅延素子段数
が奇数段でそこから１段遅延素子を低減させる場合はＰ
ＲＢにパルスを与え、遅延素子段数が奇数段でそこから
１段遅延素子を減少させる場合はＣＬＡにパルスを与え
る。本実施例の遅延制御信号生成回路はこのような制御
信号ＣＬＡ，ＰＲＡ，ＣＬＢ，ＰＲＢに応じて遅延制御
信号Ｓ１，Ｓ２，…，Ｓ２ｍ−１，Ｓ２ｍを生成し、可
変遅延回路における遅延素子段数を増減させる。
る。図示のように、本例のラッチ回路はＳＲラッチＳＲ
ＬＡＴ１，ＳＲＬＡＴ２とＮＡＮＤゲートＧ１，Ｇ２，
Ｇ３，Ｇ４により構成され、外部から遅延時間の増減を
指示する制御信号ＣＬＡ，ＰＲＡ，ＣＬＢ，ＰＲＢおよ
び前段と後段のラッチ回路の出力信号を受けて、出力信
号ＱＡ，ＱＢを設定する。なお、制御信号ＣＬＡ，ＰＲ
Ａ，ＣＬＢ，ＰＲＢは外部の制御回路により供給され、
例えば、可変遅延回路において遅延素子の段数が偶数で
そこから１段遅延素子を増加させる場合はＰＲＡにパル
スを与え、遅延段数が偶数段でそこから１段遅延素子を
減少させる場合はＣＬＢにパルスを与え、遅延素子段数
が奇数段でそこから１段遅延素子を低減させる場合はＰ
ＲＢにパルスを与え、遅延素子段数が奇数段でそこから
１段遅延素子を減少させる場合はＣＬＡにパルスを与え
る。本実施例の遅延制御信号生成回路はこのような制御
信号ＣＬＡ，ＰＲＡ，ＣＬＢ，ＰＲＢに応じて遅延制御
信号Ｓ１，Ｓ２，…，Ｓ２ｍ−１，Ｓ２ｍを生成し、可
変遅延回路における遅延素子段数を増減させる。
【００９２】ＮＡＮＤゲートＧ１，Ｇ２，Ｇ３，Ｇ４は
それぞれ二入力Ａ１，Ａ２を有するＮＡＮＤゲートであ
って、ＮＡＮＤゲートＧ１の入力端子Ａ１はラッチ回路
の入力端子ＰＱに接続され、なお入力端子ＰＱは前段の
ラッチ回路の出力端子ＱＢに接続されている。ＮＡＮＤ
ゲートＧ１の入力端子Ａ２は制御信号ＰＲＡの入力端子
に接続されている。ＮＡＮＤゲートＧ２の入力端子Ａ１
は制御信号ＣＬＡの入力端子に接続され、入力端子Ａ２
はＳＲラッチＳＲＬＡＴ２の出力端子ＸＱに接続されて
いる。ＮＡＮＤゲートＧ１，Ｇ２の出力端子はそれぞれ
ＳＲラッチＳＲＬＡＴ１の入力端子ＸＲ，ＸＳに接続さ
れている。
それぞれ二入力Ａ１，Ａ２を有するＮＡＮＤゲートであ
って、ＮＡＮＤゲートＧ１の入力端子Ａ１はラッチ回路
の入力端子ＰＱに接続され、なお入力端子ＰＱは前段の
ラッチ回路の出力端子ＱＢに接続されている。ＮＡＮＤ
ゲートＧ１の入力端子Ａ２は制御信号ＰＲＡの入力端子
に接続されている。ＮＡＮＤゲートＧ２の入力端子Ａ１
は制御信号ＣＬＡの入力端子に接続され、入力端子Ａ２
はＳＲラッチＳＲＬＡＴ２の出力端子ＸＱに接続されて
いる。ＮＡＮＤゲートＧ１，Ｇ２の出力端子はそれぞれ
ＳＲラッチＳＲＬＡＴ１の入力端子ＸＲ，ＸＳに接続さ
れている。
【００９３】ＮＡＮＤゲートＧ３の入力端子Ａ１はＳＲ
ラッチＳＲＬＡＴ１の出力端子Ｑに接続され、入力端子
Ａ２は制御信号ＰＲＢの入力端子に接続されている。Ｎ
ＡＮＤゲートＧ４の入力端子Ａ１は制御信号ＣＬＢの入
力端子に接続され、入力端子はラッチ回路の入力端子Ｎ
ＸＱに接続されている。ＮＡＮＤゲートＧ３，Ｇ４の出
力端子はそれぞれＳＲラッチＳＲＬＡＴ２の入力端子Ｘ
Ｒ，ＸＳに接続されている。
ラッチＳＲＬＡＴ１の出力端子Ｑに接続され、入力端子
Ａ２は制御信号ＰＲＢの入力端子に接続されている。Ｎ
ＡＮＤゲートＧ４の入力端子Ａ１は制御信号ＣＬＢの入
力端子に接続され、入力端子はラッチ回路の入力端子Ｎ
ＸＱに接続されている。ＮＡＮＤゲートＧ３，Ｇ４の出
力端子はそれぞれＳＲラッチＳＲＬＡＴ２の入力端子Ｘ
Ｒ，ＸＳに接続されている。
【００９４】ＳＲラッチＳＲＬＡＴ１，ＳＲＬＡＴ２は
同じ構成を有しおり、図１７はその構成を示している。
図示のようにＳＲラッチは二つのＮＡＮＤゲートＳ１，
Ｓ２により構成され、ＮＡＮＤゲートＳ１の一方の入力
端子はＸＲ端子に接続され、他方の入力端子はＮＡＮＤ
ゲートＳ２の出力端子に接続され、ＮＡＮＤゲートＳ２
の一方の入力端子はＸＳ端子に接続され、他方の入力端
子はＮＡＮＤゲートＳ１の出力端子に接続されている。
同じ構成を有しおり、図１７はその構成を示している。
図示のようにＳＲラッチは二つのＮＡＮＤゲートＳ１，
Ｓ２により構成され、ＮＡＮＤゲートＳ１の一方の入力
端子はＸＲ端子に接続され、他方の入力端子はＮＡＮＤ
ゲートＳ２の出力端子に接続され、ＮＡＮＤゲートＳ２
の一方の入力端子はＸＳ端子に接続され、他方の入力端
子はＮＡＮＤゲートＳ１の出力端子に接続されている。
【００９５】このようなＳＲラッチにおいて、入力端子
ＸＲ，ＸＳに入力される信号のレベル変化、ここでは立
ち下がりエッジにおいて出力端子ＸＱ，Ｑの信号が設定
される。ここで、ハイレベルの信号を“１”、ローレベ
ルの信号を“０”として、入力信号ＸＲ，ＸＳが“１
０”および“０１”の場合、出力信号ＸＱ，Ｑはそれぞ
れ“０１”および“１０”に設定され、入力信号が“１
１”の場合、出力信号は前の状態を保持する。また入力
信号が“００”の場合、出力信号は不定となり、これは
禁止状態である。
ＸＲ，ＸＳに入力される信号のレベル変化、ここでは立
ち下がりエッジにおいて出力端子ＸＱ，Ｑの信号が設定
される。ここで、ハイレベルの信号を“１”、ローレベ
ルの信号を“０”として、入力信号ＸＲ，ＸＳが“１
０”および“０１”の場合、出力信号ＸＱ，Ｑはそれぞ
れ“０１”および“１０”に設定され、入力信号が“１
１”の場合、出力信号は前の状態を保持する。また入力
信号が“００”の場合、出力信号は不定となり、これは
禁止状態である。
【００９６】図１７に示すＳＲラッチ回路は二つのＮＡ
ＮＤゲートＳ１，Ｓ２により構成されるので、図１６に
示すラッチ回路全体は、８つのＮＡＮＤゲートにより構
成される。一つのＮＡＮＤゲートを４つのＭＯＳトラン
ジスタにより構成できるので、図１６に示す一つのラッ
チ回路は、合計３２のトランジスタにより構成される。
ＮＤゲートＳ１，Ｓ２により構成されるので、図１６に
示すラッチ回路全体は、８つのＮＡＮＤゲートにより構
成される。一つのＮＡＮＤゲートを４つのＭＯＳトラン
ジスタにより構成できるので、図１６に示す一つのラッ
チ回路は、合計３２のトランジスタにより構成される。
【００９７】図１８は制御信号ＣＬＡ，ＰＲＡ，ＣＬ
Ｂ，ＰＲＢおよびそれに応じて設定される遅延時間制御
信号Ｓ１，Ｓ２，…，Ｓ２ｍ−１，Ｓ２ｍの一部分の波
形を示す波形図である。以下、図１５および図１８を参
照しつつ、本実施例の遅延制御信号生成回路の動作につ
いて説明する。
Ｂ，ＰＲＢおよびそれに応じて設定される遅延時間制御
信号Ｓ１，Ｓ２，…，Ｓ２ｍ−１，Ｓ２ｍの一部分の波
形を示す波形図である。以下、図１５および図１８を参
照しつつ、本実施例の遅延制御信号生成回路の動作につ
いて説明する。
【００９８】図１８に示すように、初期状態としてＳ１
（図示しない）、Ｓ２，Ｓ３，Ｓ４，Ｓ５はハイレベル
に保持され、Ｓ６および図示しないＳ７以降の信号はロ
ーレベルに保持されている。時間ｔ0 において、制御信
号ＣＬＡにパルスが与えられ、これに応じて遅延制御信
号Ｓ５がハイレベルからローレベルに切り換えられるの
で、これにより制御される可変遅延回路では信号伝搬経
路が変化し、遅延素子一段分遅延時間が低減する。
（図示しない）、Ｓ２，Ｓ３，Ｓ４，Ｓ５はハイレベル
に保持され、Ｓ６および図示しないＳ７以降の信号はロ
ーレベルに保持されている。時間ｔ0 において、制御信
号ＣＬＡにパルスが与えられ、これに応じて遅延制御信
号Ｓ５がハイレベルからローレベルに切り換えられるの
で、これにより制御される可変遅延回路では信号伝搬経
路が変化し、遅延素子一段分遅延時間が低減する。
【００９９】次いで、時間ｔ1 において、制御信号ＣＬ
Ｂにパルスが与えられ、これに応じて遅延制御信号Ｓ４
がハイレベルからローレベルに切り換えられるので、可
変遅延回路の遅延時間がさらに遅延素子一段分低減す
る。同様に時間ｔ2 において制御信号ＣＬＡにパルスが
与えられ、これに応じて遅延制御信号Ｓ３がハイレベル
からローレベルに切り換えられるので、これにより制御
される可変遅延回路では信号伝搬経路が変化し、遅延素
子一段分遅延時間が低減する。
Ｂにパルスが与えられ、これに応じて遅延制御信号Ｓ４
がハイレベルからローレベルに切り換えられるので、可
変遅延回路の遅延時間がさらに遅延素子一段分低減す
る。同様に時間ｔ2 において制御信号ＣＬＡにパルスが
与えられ、これに応じて遅延制御信号Ｓ３がハイレベル
からローレベルに切り換えられるので、これにより制御
される可変遅延回路では信号伝搬経路が変化し、遅延素
子一段分遅延時間が低減する。
【０１００】時間ｔ3 において、制御信号ＰＲＡにパル
スが与えられ、これに応じて遅延制御信号Ｓ３がローレ
ベルからハイレベルに切り換えられるので、可変遅延回
路では信号伝搬経路が変化し、遅延素子一段分遅延時間
が増加する。次いで時間ｔ4において制御信号ＰＲＢに
パルスが与えられ、これに応じて遅延制御信号Ｓ４がロ
ーレベルからハイレベルに切り換えられるので、可変遅
延回路では信号伝搬経路が変化し、遅延素子一段分遅延
時間が増加する。さらに時間ｔ5 において、制御信号Ｐ
ＲＡにパルスが与えられ、これに応じて遅延制御信号Ｓ
５がローレベルからハイレベルに切り換えられるので、
可変遅延回路では信号伝搬経路が変化し、遅延素子一段
分遅延時間が増加する。
スが与えられ、これに応じて遅延制御信号Ｓ３がローレ
ベルからハイレベルに切り換えられるので、可変遅延回
路では信号伝搬経路が変化し、遅延素子一段分遅延時間
が増加する。次いで時間ｔ4において制御信号ＰＲＢに
パルスが与えられ、これに応じて遅延制御信号Ｓ４がロ
ーレベルからハイレベルに切り換えられるので、可変遅
延回路では信号伝搬経路が変化し、遅延素子一段分遅延
時間が増加する。さらに時間ｔ5 において、制御信号Ｐ
ＲＡにパルスが与えられ、これに応じて遅延制御信号Ｓ
５がローレベルからハイレベルに切り換えられるので、
可変遅延回路では信号伝搬経路が変化し、遅延素子一段
分遅延時間が増加する。
【０１０１】以上説明したように、本実施例によれば、
ＳＲラッチＳＲＬＡＴ１，ＳＲＬＡＴ２およびＮＡＮＤ
ゲートＧ１，Ｇ２，Ｇ３，Ｇ４からなるラッチ回路ＣＳ
１，ＣＳ２，…，ＣＳｍを用いて遅延制御信号生成回路
を構成し、各ラッチ回路は前後段のラッチ回路の出力信
号および遅延時間の増減を制御する制御信号ＣＬＡ，Ｐ
ＲＡ，ＣＬＢ，ＰＲＢを受けて、遅延制御信号Ｓ１，Ｓ
２，…，Ｓ２ｍ−１，Ｓ２ｍを生成し、これを受けて可
変遅延回路における信号の伝搬経路を変化させることに
より、遅延時間を制御するので、制御信号ＣＬＡ，ＰＲ
Ａ，ＣＬＢ，ＰＲＢを設定することで可変遅延回路によ
り所望の遅延時間が得られる。たとえば、カウンタの出
力から論理ゲートからなるデコーダで可変遅延回路に必
要な遅延制御信号Ｓ１〜Ｓｎを作る方法では、カウント
値が切り替えの際に不要なグリッチが発生することがあ
る。本第６及び第７実施例の遅延信号生成回路によれ
ば、そのような方法に比べグリッチ発生の心配がない。
また、遅延信号生成回路が単純かつ同じ回路の繰り返し
で実現でき、カウンタや大規模なデコーダ回路を用いる
ことなく、遅延回路の遅延時間を制御することができ
る。
ＳＲラッチＳＲＬＡＴ１，ＳＲＬＡＴ２およびＮＡＮＤ
ゲートＧ１，Ｇ２，Ｇ３，Ｇ４からなるラッチ回路ＣＳ
１，ＣＳ２，…，ＣＳｍを用いて遅延制御信号生成回路
を構成し、各ラッチ回路は前後段のラッチ回路の出力信
号および遅延時間の増減を制御する制御信号ＣＬＡ，Ｐ
ＲＡ，ＣＬＢ，ＰＲＢを受けて、遅延制御信号Ｓ１，Ｓ
２，…，Ｓ２ｍ−１，Ｓ２ｍを生成し、これを受けて可
変遅延回路における信号の伝搬経路を変化させることに
より、遅延時間を制御するので、制御信号ＣＬＡ，ＰＲ
Ａ，ＣＬＢ，ＰＲＢを設定することで可変遅延回路によ
り所望の遅延時間が得られる。たとえば、カウンタの出
力から論理ゲートからなるデコーダで可変遅延回路に必
要な遅延制御信号Ｓ１〜Ｓｎを作る方法では、カウント
値が切り替えの際に不要なグリッチが発生することがあ
る。本第６及び第７実施例の遅延信号生成回路によれ
ば、そのような方法に比べグリッチ発生の心配がない。
また、遅延信号生成回路が単純かつ同じ回路の繰り返し
で実現でき、カウンタや大規模なデコーダ回路を用いる
ことなく、遅延回路の遅延時間を制御することができ
る。
【０１０２】第８実施例 図１９は本発明に係る遅延回路の第８の実施例を示す回
路図である。本実施例は図１５に示す遅延制御信号生成
回路を構成するラッチ回路ＣＳ１，ＣＳ２，…，ＣＳｍ
のもう一つの構成例を示すものである。図１９に示すよ
うに、本実施例のラッチ回路はｐＭＯＳトランジスタＰ
１〜Ｐ８、ｎＭＯＳトランジスタＮ１〜Ｎ１２により構
成され、一段のラッチ回路として合計２０個のＭＯＳト
ランジスタにより構成でき、図１６に示すラッチ回路に
較べると、ラッチ回路を構成するためのＭＯＳトランジ
スタ数が大幅に低減される。
路図である。本実施例は図１５に示す遅延制御信号生成
回路を構成するラッチ回路ＣＳ１，ＣＳ２，…，ＣＳｍ
のもう一つの構成例を示すものである。図１９に示すよ
うに、本実施例のラッチ回路はｐＭＯＳトランジスタＰ
１〜Ｐ８、ｎＭＯＳトランジスタＮ１〜Ｎ１２により構
成され、一段のラッチ回路として合計２０個のＭＯＳト
ランジスタにより構成でき、図１６に示すラッチ回路に
較べると、ラッチ回路を構成するためのＭＯＳトランジ
スタ数が大幅に低減される。
【０１０３】ｐＭＯＳトランジスタＰ１とｎＭＯＳトラ
ンジスタＮ３のゲートはともにノードＮＤ２に接続さ
れ、ｎＭＯＳトランジスタＮ１とｐＭＯＳトランジスタ
Ｐ２のゲートはともに制御信号ＰＲＡの入力端子に接続
されている。ｎＭＯＳトランジスタＮ２のゲートは端子
ＰＱに接続され、前段のラッチ回路の出力端子ＱＢに接
続されている。ｐＭＯＳトランジスタＰ３とｎＭＯＳト
ランジスタＮ４のゲートはともにノードＮＤ１に接続さ
れ、ｎＭＯＳトランジスタＮ５とｐＭＯＳトランジスタ
Ｐ４のゲートはともに制御信号ＣＬＡの入力端子に接続
されている。ｎＭＯＳトランジスタＮ６のゲートはノー
ドＮＤ４に接続されている。
ンジスタＮ３のゲートはともにノードＮＤ２に接続さ
れ、ｎＭＯＳトランジスタＮ１とｐＭＯＳトランジスタ
Ｐ２のゲートはともに制御信号ＰＲＡの入力端子に接続
されている。ｎＭＯＳトランジスタＮ２のゲートは端子
ＰＱに接続され、前段のラッチ回路の出力端子ＱＢに接
続されている。ｐＭＯＳトランジスタＰ３とｎＭＯＳト
ランジスタＮ４のゲートはともにノードＮＤ１に接続さ
れ、ｎＭＯＳトランジスタＮ５とｐＭＯＳトランジスタ
Ｐ４のゲートはともに制御信号ＣＬＡの入力端子に接続
されている。ｎＭＯＳトランジスタＮ６のゲートはノー
ドＮＤ４に接続されている。
【０１０４】ｐＭＯＳトランジスタＰ１，Ｐ３のソース
はともに電源電圧ＶＤＤの供給線に接続され、ｐＭＯＳ
トランジスタＰ１のドレインはｐＭＯＳトランジスタＰ
２のソースと接続され、ｐＭＯＳトランジスタＰ２のド
レインはノードＮＤ１に接続されている。ｎＭＯＳトラ
ンジスタＮ１，Ｎ３のドレインはノードＮＤ１に共通に
接続され、ｎＭＯＳトランジスタＮ１のソースはｎＭＯ
ＳトランジスタＮ２のドレインと接続され、ｎＭＯＳト
ランジスタＮ２，Ｎ３のソースは接地されている。ｐＭ
ＯＳトランジスタＰ３のドレインはｐＭＯＳトランジス
タＰ４のソースに接続され、ｐＭＯＳトランジスタＰ４
のドレインはノードＮＤ２に接続されている。ｎＭＯＳ
トランジスタＮ４，Ｎ５のドレインはノードＮＤ２に共
通に接続され、ｎＭＯＳトランジスタＮ５のソースはｎ
ＭＯＳトランジスタＮ６のドレインに接続され、ｎＭＯ
ＳトランジスタＮ４，Ｎ６のソースは接地されている。
はともに電源電圧ＶＤＤの供給線に接続され、ｐＭＯＳ
トランジスタＰ１のドレインはｐＭＯＳトランジスタＰ
２のソースと接続され、ｐＭＯＳトランジスタＰ２のド
レインはノードＮＤ１に接続されている。ｎＭＯＳトラ
ンジスタＮ１，Ｎ３のドレインはノードＮＤ１に共通に
接続され、ｎＭＯＳトランジスタＮ１のソースはｎＭＯ
ＳトランジスタＮ２のドレインと接続され、ｎＭＯＳト
ランジスタＮ２，Ｎ３のソースは接地されている。ｐＭ
ＯＳトランジスタＰ３のドレインはｐＭＯＳトランジス
タＰ４のソースに接続され、ｐＭＯＳトランジスタＰ４
のドレインはノードＮＤ２に接続されている。ｎＭＯＳ
トランジスタＮ４，Ｎ５のドレインはノードＮＤ２に共
通に接続され、ｎＭＯＳトランジスタＮ５のソースはｎ
ＭＯＳトランジスタＮ６のドレインに接続され、ｎＭＯ
ＳトランジスタＮ４，Ｎ６のソースは接地されている。
【０１０５】また、ｐＭＯＳトランジスタＰ５〜Ｐ８、
ｎＭＯＳトランジスタＮ７〜Ｎ１２は上述した部分とほ
ぼ同様に接続されている。ラッチ回路の出力端子ＱＡは
ノードＮＤ２に接続され、出力端子ＸＱＡはノードＮＤ
１に接続されている。さらに出力端子ＱＢはノードＮＤ
４に接続され、出力端子ＸＱＢはノードＮＤ３に接続さ
れている。また、ラッチ回路の出力端子ＱＡから遅延制
御信号の奇数番の信号Ｓ１，Ｓ３，…，Ｓ２ｍ−１が出
力され、出力端子ＱＢから遅延制御信号の偶数番の信号
Ｓ２，Ｓ４，…，Ｓ２ｍが出力される。
ｎＭＯＳトランジスタＮ７〜Ｎ１２は上述した部分とほ
ぼ同様に接続されている。ラッチ回路の出力端子ＱＡは
ノードＮＤ２に接続され、出力端子ＸＱＡはノードＮＤ
１に接続されている。さらに出力端子ＱＢはノードＮＤ
４に接続され、出力端子ＸＱＢはノードＮＤ３に接続さ
れている。また、ラッチ回路の出力端子ＱＡから遅延制
御信号の奇数番の信号Ｓ１，Ｓ３，…，Ｓ２ｍ−１が出
力され、出力端子ＱＢから遅延制御信号の偶数番の信号
Ｓ２，Ｓ４，…，Ｓ２ｍが出力される。
【０１０６】このように構成されたラッチ回路におい
て、出力端子ＱＡからハイレベルの信号が出力され、出
力端子ＱＢからローレベルの信号が出力される初期状態
より、その動作について説明する。この場合、出力端子
ＸＱＡはローレベル、出力端子ＸＱＢはハイレベルにそ
れぞれ保持されている。即ち、ノードＮＤ１はローレベ
ル、ノードＮＤ２はハイレベル、ノードＮＤ３はハイレ
ベル、ノードＮＤ４はローレベルにそれぞれ保持されて
いる。例えば、図１８の波形図に示すように、制御信号
ＣＬＡに正のパルスが与えられた場合、ｎＭＯＳトラン
ジスタＮ５が導通状態となる。なお、このとき、ラッチ
回路の出力端子ＸＱＢからハイレベルの信号が出力され
ているので、ｎＭＯＳトランジスタＮ６も導通状態とな
る。これに応じてノードＮＤ２はハイレベルからローレ
ベルに切り換えられ、これに応じてｐＭＯＳトランジス
タＰ１，Ｐ２がともに導通状態になり、ノードＮＤ１は
ローレベルからハイレベルに切り換えられる。即ち、ラ
ッチ回路の出力端子ＱＡはハイレベルからローレベルに
切り換えられる。ラッチ回路の出力信号により制御され
ている可変遅延回路において、遅延時間が遅延素子一段
分低減する。
て、出力端子ＱＡからハイレベルの信号が出力され、出
力端子ＱＢからローレベルの信号が出力される初期状態
より、その動作について説明する。この場合、出力端子
ＸＱＡはローレベル、出力端子ＸＱＢはハイレベルにそ
れぞれ保持されている。即ち、ノードＮＤ１はローレベ
ル、ノードＮＤ２はハイレベル、ノードＮＤ３はハイレ
ベル、ノードＮＤ４はローレベルにそれぞれ保持されて
いる。例えば、図１８の波形図に示すように、制御信号
ＣＬＡに正のパルスが与えられた場合、ｎＭＯＳトラン
ジスタＮ５が導通状態となる。なお、このとき、ラッチ
回路の出力端子ＸＱＢからハイレベルの信号が出力され
ているので、ｎＭＯＳトランジスタＮ６も導通状態とな
る。これに応じてノードＮＤ２はハイレベルからローレ
ベルに切り換えられ、これに応じてｐＭＯＳトランジス
タＰ１，Ｐ２がともに導通状態になり、ノードＮＤ１は
ローレベルからハイレベルに切り換えられる。即ち、ラ
ッチ回路の出力端子ＱＡはハイレベルからローレベルに
切り換えられる。ラッチ回路の出力信号により制御され
ている可変遅延回路において、遅延時間が遅延素子一段
分低減する。
【０１０７】次いで、上述した説明と同じ初期状態、即
ち、出力端子ＱＡからハイレベルの信号が出力され、出
力端子ＱＢからローレベルの信号が出力されていると
き、制御信号ＰＲＢに正のパルス信号が与えられた場合
の動作について説明する。このとき、ｎＭＯＳトランジ
スタＮ７が非導通状態から導通状態に切り換えられ、ま
た、ｎＭＯＳトランジスタＮ８も導通状態にあるので、
ノードＮＤ３がハイレベルからローレベルに切り換えら
れる。これに応じてｐＭＯＳトランジスタＰ７が非導通
状態から導通状態に切り換えられ、また、ｐＭＯＳトラ
ンジスタＰ８も導通状態にあるので、ノードＮＤ４がロ
ーレベルからハイレベルに切り換えられる。即ち、ラッ
チ回路の出力端子ＱＢはローレベルからハイレベルに切
り換えられる。ラッチ回路の出力信号により制御されて
いる可変遅延回路において、遅延時間が遅延素子一段分
増加する。
ち、出力端子ＱＡからハイレベルの信号が出力され、出
力端子ＱＢからローレベルの信号が出力されていると
き、制御信号ＰＲＢに正のパルス信号が与えられた場合
の動作について説明する。このとき、ｎＭＯＳトランジ
スタＮ７が非導通状態から導通状態に切り換えられ、ま
た、ｎＭＯＳトランジスタＮ８も導通状態にあるので、
ノードＮＤ３がハイレベルからローレベルに切り換えら
れる。これに応じてｐＭＯＳトランジスタＰ７が非導通
状態から導通状態に切り換えられ、また、ｐＭＯＳトラ
ンジスタＰ８も導通状態にあるので、ノードＮＤ４がロ
ーレベルからハイレベルに切り換えられる。即ち、ラッ
チ回路の出力端子ＱＢはローレベルからハイレベルに切
り換えられる。ラッチ回路の出力信号により制御されて
いる可変遅延回路において、遅延時間が遅延素子一段分
増加する。
【０１０８】以上説明したように、本実施例によれば、
遅延制御信号生成回路を構成する各ラッチ回路をそれぞ
れ２０個のＭＯＳトランジスタにより構成され、前述し
た本発明の第７の実施例に較べると、ラッチ回路を構成
するためのＭＯＳトランジスタの数を低減でき、遅延制
御信号生成回路全体の構成を簡単化できる。
遅延制御信号生成回路を構成する各ラッチ回路をそれぞ
れ２０個のＭＯＳトランジスタにより構成され、前述し
た本発明の第７の実施例に較べると、ラッチ回路を構成
するためのＭＯＳトランジスタの数を低減でき、遅延制
御信号生成回路全体の構成を簡単化できる。
【０１０９】第９実施例 図２０は本発明に係る遅延回路の第９の実施例を示す回
路図である。本実施例は上述した第８の実施例と同様
に、遅延制御信号生成回路を構成するラッチ回路のもう
一つの回路例を示している。ただし、本実施例ではラッ
チ回路を構成するｐＭＯＳトランジスタおよびｎＭＯＳ
トランジスタの駆動能力を調整することにより、図１９
に示す第８の実施例に較べてさらにＭＯＳトランジスタ
の数を低減できるラッチ回路を実現する。
路図である。本実施例は上述した第８の実施例と同様
に、遅延制御信号生成回路を構成するラッチ回路のもう
一つの回路例を示している。ただし、本実施例ではラッ
チ回路を構成するｐＭＯＳトランジスタおよびｎＭＯＳ
トランジスタの駆動能力を調整することにより、図１９
に示す第８の実施例に較べてさらにＭＯＳトランジスタ
の数を低減できるラッチ回路を実現する。
【０１１０】図２０に示すように、ｐＭＯＳトランジス
タＰ１、Ｐ３、Ｐ５、Ｐ７の駆動能力をＮ１、Ｎ２、Ｎ
５、Ｎ６、Ｎ７、Ｎ８、Ｎ１１、Ｎ１２より充分小さく
設定し、ｐＭＯＳトランジスタＰ２、Ｐ４、Ｐ６、Ｐ８
の各トランジスタのソースとドレインが接続されていた
配線をショートすれば、図１９のラッチ回路にあるｐＭ
ＯＳトランジスタＰ２、Ｐ４、Ｐ６、Ｐ８を削除するこ
とが可能であり、ラッチ回路を構成するトランジスタ数
がさらに低減する。
タＰ１、Ｐ３、Ｐ５、Ｐ７の駆動能力をＮ１、Ｎ２、Ｎ
５、Ｎ６、Ｎ７、Ｎ８、Ｎ１１、Ｎ１２より充分小さく
設定し、ｐＭＯＳトランジスタＰ２、Ｐ４、Ｐ６、Ｐ８
の各トランジスタのソースとドレインが接続されていた
配線をショートすれば、図１９のラッチ回路にあるｐＭ
ＯＳトランジスタＰ２、Ｐ４、Ｐ６、Ｐ８を削除するこ
とが可能であり、ラッチ回路を構成するトランジスタ数
がさらに低減する。
【０１１１】第１０実施例 図２１は本発明に係る発振回路の第１の実施例を示す回
路図である。図示のように、本実施例の発振回路は、図
１に示す遅延回路の第１の実施例を用いて実現したもの
である。ここでは、回路の同じ構成部分は同じ符号を用
いて表記し、かつ以下の説明においては、遅延素子ＤＬ
Ｙ１，ＤＬＹ２，…，ＤＬＹｎからなる遅延回路部分に
ついて省略する。
路図である。図示のように、本実施例の発振回路は、図
１に示す遅延回路の第１の実施例を用いて実現したもの
である。ここでは、回路の同じ構成部分は同じ符号を用
いて表記し、かつ以下の説明においては、遅延素子ＤＬ
Ｙ１，ＤＬＹ２，…，ＤＬＹｎからなる遅延回路部分に
ついて省略する。
【０１１２】遅延回路の最後段の遅延素子ＤＬＹｎの出
力信号ＣＫｎはＮＡＮＤゲートＮＧＴ１を介して、遅延
回路の入力端子に帰還され、環状発振回路（リングオシ
レータ）が構成されている。ＮＡＮＤゲートＮＧＴ１の
一方の入力端子は遅延素子ＤＬＹｎの出力端子ＯＵＴに
接続され、他方の入力端子は発振回路の動作／停止状態
を制御する制御信号ＳONの入力端子に接続されている。
制御信号ＳONがローレベルに保持されているとき、ＮＡ
ＮＤゲートＮＧＴ１の出力端子がハイレベルに保持さ
れ、各遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎの出
力信号ＣＫ１，ＣＫ２，…，ＣＫｎはすべてハイレベル
に保持され、発振回路は停止状態に設定される。一方、
制御信号ＳONがハイレベルに保持されているとき、ＮＡ
ＮＤゲートＮＧＴ１の出力端子に遅延素子ＤＬＹｎの出
力信号ＣＫｎの反転信号が出力され、これが遅延回路の
入力信号として遅延素子ＤＬＹ１の入力端子ＩＮに入力
され、発振回路は動作状態に設定され、各遅延素子ＤＬ
Ｙ１，ＤＬＹ２，…，ＤＬＹｎからクロック信号ＣＫ
１，ＣＫ２，…，ＣＫｎがそれぞれ出力される。
力信号ＣＫｎはＮＡＮＤゲートＮＧＴ１を介して、遅延
回路の入力端子に帰還され、環状発振回路（リングオシ
レータ）が構成されている。ＮＡＮＤゲートＮＧＴ１の
一方の入力端子は遅延素子ＤＬＹｎの出力端子ＯＵＴに
接続され、他方の入力端子は発振回路の動作／停止状態
を制御する制御信号ＳONの入力端子に接続されている。
制御信号ＳONがローレベルに保持されているとき、ＮＡ
ＮＤゲートＮＧＴ１の出力端子がハイレベルに保持さ
れ、各遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎの出
力信号ＣＫ１，ＣＫ２，…，ＣＫｎはすべてハイレベル
に保持され、発振回路は停止状態に設定される。一方、
制御信号ＳONがハイレベルに保持されているとき、ＮＡ
ＮＤゲートＮＧＴ１の出力端子に遅延素子ＤＬＹｎの出
力信号ＣＫｎの反転信号が出力され、これが遅延回路の
入力信号として遅延素子ＤＬＹ１の入力端子ＩＮに入力
され、発振回路は動作状態に設定され、各遅延素子ＤＬ
Ｙ１，ＤＬＹ２，…，ＤＬＹｎからクロック信号ＣＫ
１，ＣＫ２，…，ＣＫｎがそれぞれ出力される。
【０１１３】図２２は図２１に示す発振回路が動作時の
出力信号を示している。図示のように、発振回路動作時
に、遅延回路を構成する各遅延素子ＤＬＹ１，ＤＬＹ
２，…，ＤＬＹｎからそれぞれデューティの異なるクロ
ック信号ＣＫ１，ＣＫ２，…，ＣＫｎが得られる。
出力信号を示している。図示のように、発振回路動作時
に、遅延回路を構成する各遅延素子ＤＬＹ１，ＤＬＹ
２，…，ＤＬＹｎからそれぞれデューティの異なるクロ
ック信号ＣＫ１，ＣＫ２，…，ＣＫｎが得られる。
【０１１４】以上説明したように、本実施例によれば、
複数の遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎによ
り遅延回路を構成し、末段の遅延素子ＤＬＹｎからの出
力信号をＮＡＮＤゲートＮＧＴ１を介して、その反転信
号を初段の遅延素子ＤＬＹ１の入力端子に入力させ、リ
ングオシレータを構成するので、デューティ比の異なる
複数のクロック信号ＣＫ１，ＣＫ２，…，ＣＫｎを同時
に得ることができる。
複数の遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎによ
り遅延回路を構成し、末段の遅延素子ＤＬＹｎからの出
力信号をＮＡＮＤゲートＮＧＴ１を介して、その反転信
号を初段の遅延素子ＤＬＹ１の入力端子に入力させ、リ
ングオシレータを構成するので、デューティ比の異なる
複数のクロック信号ＣＫ１，ＣＫ２，…，ＣＫｎを同時
に得ることができる。
【０１１５】第１１実施例 図２３は本発明に係る発振回路の第２の実施例を示す回
路図である。本実施例の発振回路は、図８に示す遅延回
路を用いて構成されている。図示のように、本例の発振
回路はＮＡＮＤゲートＮＧＴ１および遅延素子ＤＬＹ
１，ＤＬＹ２，…，ＤＬＹｎとセレクタＳＥＬ１，ＳＥ
Ｌ２，…，ＳＥＬｎからなる可変遅延回路により構成さ
れている。セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎ
に入力される遅延制御信号Ｓ１，Ｓ２，…，Ｓｎに応じ
て遅延回路の遅延時間が制御され、発振回路の発振周波
数が制御される。
路図である。本実施例の発振回路は、図８に示す遅延回
路を用いて構成されている。図示のように、本例の発振
回路はＮＡＮＤゲートＮＧＴ１および遅延素子ＤＬＹ
１，ＤＬＹ２，…，ＤＬＹｎとセレクタＳＥＬ１，ＳＥ
Ｌ２，…，ＳＥＬｎからなる可変遅延回路により構成さ
れている。セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎ
に入力される遅延制御信号Ｓ１，Ｓ２，…，Ｓｎに応じ
て遅延回路の遅延時間が制御され、発振回路の発振周波
数が制御される。
【０１１６】遅延回路を構成するセレクタＳＥＬ１の出
力信号ＳOUT がＮＡＮＤゲートＮＧＴ１の一方の入力端
子に入力され、ＮＡＮＤゲートＮＧＴ１の出力信号ＳIN
は遅延回路の入力信号として遅延回路に入力される。Ｎ
ＡＮＤゲートＮＧＴ１の他方の入力端子は発振回路の動
作／停止状態を制御する制御信号ＳONの入力端子に接続
されている。制御信号ＳONがローレベルに保持されてい
るとき、ＮＡＮＤゲートＮＧＴ１の出力端子がハイレベ
ルに保持され、発振動作が停止状態に設定され、制御信
号ＳONがハイレベルに保持されているとき、ＮＡＮＤゲ
ートＮＧＴ１の出力端子から遅延回路の出力信号ＳOUT
の反転信号ＳINが出力され、反転信号ＳINがさらに遅延
回路に入力されるので、環状発振回路において発振動作
が行われる。
力信号ＳOUT がＮＡＮＤゲートＮＧＴ１の一方の入力端
子に入力され、ＮＡＮＤゲートＮＧＴ１の出力信号ＳIN
は遅延回路の入力信号として遅延回路に入力される。Ｎ
ＡＮＤゲートＮＧＴ１の他方の入力端子は発振回路の動
作／停止状態を制御する制御信号ＳONの入力端子に接続
されている。制御信号ＳONがローレベルに保持されてい
るとき、ＮＡＮＤゲートＮＧＴ１の出力端子がハイレベ
ルに保持され、発振動作が停止状態に設定され、制御信
号ＳONがハイレベルに保持されているとき、ＮＡＮＤゲ
ートＮＧＴ１の出力端子から遅延回路の出力信号ＳOUT
の反転信号ＳINが出力され、反転信号ＳINがさらに遅延
回路に入力されるので、環状発振回路において発振動作
が行われる。
【０１１７】セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬ
ｎに入力される遅延制御信号Ｓ１，Ｓ２，…，Ｓｎによ
り、遅延回路の遅延時間が制御され、これに応じて発振
回路の発振周波数が制御される。即ち、可変遅延回路に
より周波数可変な発振回路が構成できる。例えば、遅延
制御信号Ｓ１，Ｓ２，…，Ｓｎにより遅延時間が小さく
設定されるとき、発振周波数が大きくなり、逆に遅延時
間を大きく設定されるとき、発振周波数が小さくなる。
ｎに入力される遅延制御信号Ｓ１，Ｓ２，…，Ｓｎによ
り、遅延回路の遅延時間が制御され、これに応じて発振
回路の発振周波数が制御される。即ち、可変遅延回路に
より周波数可変な発振回路が構成できる。例えば、遅延
制御信号Ｓ１，Ｓ２，…，Ｓｎにより遅延時間が小さく
設定されるとき、発振周波数が大きくなり、逆に遅延時
間を大きく設定されるとき、発振周波数が小さくなる。
【０１１８】以上説明したように、本実施例によれば、
遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎとセレクタ
ＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎにより構成される可
変遅延回路とＮＡＮＤゲートＮＧＴ１により環状発振回
路を構成し、セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬ
ｎに入力される遅延時間制御信号Ｓ１，Ｓ２，…，Ｓｎ
により遅延回路の遅延時間を制御することにより発振周
波数を制御するので、ディジタル信号により発振周波数
が設定できる発振回路を実現でき、同じ回路の繰り返し
で遅延段数増減に容易に対応でき、かつ遅延素子の段数
を増やしての回路レイアウト上の信号の出力端子の位置
が変化しない。また、最大遅延段数ｎが最小遅延時間に
影響せず、遅延制御信号に対して遅延時間の線型特性が
一様に保たれるため、遅延制御信号に対する発振周波数
の線型特性がよく、最大発振周波数が大きく設定でき
る。
遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎとセレクタ
ＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎにより構成される可
変遅延回路とＮＡＮＤゲートＮＧＴ１により環状発振回
路を構成し、セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬ
ｎに入力される遅延時間制御信号Ｓ１，Ｓ２，…，Ｓｎ
により遅延回路の遅延時間を制御することにより発振周
波数を制御するので、ディジタル信号により発振周波数
が設定できる発振回路を実現でき、同じ回路の繰り返し
で遅延段数増減に容易に対応でき、かつ遅延素子の段数
を増やしての回路レイアウト上の信号の出力端子の位置
が変化しない。また、最大遅延段数ｎが最小遅延時間に
影響せず、遅延制御信号に対して遅延時間の線型特性が
一様に保たれるため、遅延制御信号に対する発振周波数
の線型特性がよく、最大発振周波数が大きく設定でき
る。
【０１１９】第１２実施例 図２４は本発明に係る発振回路の第３の実施例を示す回
路図である。本実施例の発振回路は、図９に示す遅延回
路を用いて構成されている。図示のように、本例の発振
回路はＮＡＮＤゲートＮＧＴ１および遅延素子ＤＬＹ１
ａ，ＤＬＹ１ｂ，ＤＬＹ２ａ，ＤＬＹ２ｂ，…，ＤＬＹ
ｎａ，ＤＬＹｎｂとセレクタＳＥＬ１，ＳＥＬ２，…，
ＳＥＬｎからなる可変遅延回路により構成されている。
セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎに入力され
る遅延制御信号Ｓ１，Ｓ２，…，Ｓｎに応じて遅延回路
の遅延時間が制御され、発振回路の発振周波数が制御さ
れる。
路図である。本実施例の発振回路は、図９に示す遅延回
路を用いて構成されている。図示のように、本例の発振
回路はＮＡＮＤゲートＮＧＴ１および遅延素子ＤＬＹ１
ａ，ＤＬＹ１ｂ，ＤＬＹ２ａ，ＤＬＹ２ｂ，…，ＤＬＹ
ｎａ，ＤＬＹｎｂとセレクタＳＥＬ１，ＳＥＬ２，…，
ＳＥＬｎからなる可変遅延回路により構成されている。
セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎに入力され
る遅延制御信号Ｓ１，Ｓ２，…，Ｓｎに応じて遅延回路
の遅延時間が制御され、発振回路の発振周波数が制御さ
れる。
【０１２０】なお、遅延回路の構成要素の相違点を除け
ば、本実施例は図２３に示す発振回路の第２の実施例と
ほぼ同様な構成を有しており、よって上述した第２の実
施例の発振回路とほぼ同様な効果を有する。
ば、本実施例は図２３に示す発振回路の第２の実施例と
ほぼ同様な構成を有しており、よって上述した第２の実
施例の発振回路とほぼ同様な効果を有する。
【０１２１】第１３実施例 図２５は本発明に係る発振回路の第４の実施例を示す回
路図である。本実施例の発振回路は、図１０に示す遅延
回路を用いて構成されている。図示のように、本例の発
振回路はＮＡＮＤゲートＮＧＴ１および遅延素子ＤＬＹ
Ｗ１，ＤＬＹＷ２，…，ＤＬＹＷｎからなる可変遅延回
路により構成されている。遅延素子ＤＬＹＷ１，ＤＬＹ
Ｗ２，…，ＤＬＹＷｎの構成は図１１に示しており、こ
れらの遅延素子により構成された可変遅延回路の構成お
よび動作については、遅延回路の第５の実施例では既に
詳細に説明しており、ここでは遅延回路の部分について
説明を省略する。
路図である。本実施例の発振回路は、図１０に示す遅延
回路を用いて構成されている。図示のように、本例の発
振回路はＮＡＮＤゲートＮＧＴ１および遅延素子ＤＬＹ
Ｗ１，ＤＬＹＷ２，…，ＤＬＹＷｎからなる可変遅延回
路により構成されている。遅延素子ＤＬＹＷ１，ＤＬＹ
Ｗ２，…，ＤＬＹＷｎの構成は図１１に示しており、こ
れらの遅延素子により構成された可変遅延回路の構成お
よび動作については、遅延回路の第５の実施例では既に
詳細に説明しており、ここでは遅延回路の部分について
説明を省略する。
【０１２２】遅延回路の出力信号ＳOUT はＮＡＮＤゲー
トＮＧＴ１の一方の入力端子に入力され、ＮＡＮＤゲー
トＮＧＴ１の他方の入力端子に発振回路の動作／停止状
態を制御する制御信号ＳONの入力端子に接続されてい
る。ＮＡＮＤゲートＮＧＴ１の出力信号ＳOUT は遅延回
路の入力信号として遅延回路に入力される。
トＮＧＴ１の一方の入力端子に入力され、ＮＡＮＤゲー
トＮＧＴ１の他方の入力端子に発振回路の動作／停止状
態を制御する制御信号ＳONの入力端子に接続されてい
る。ＮＡＮＤゲートＮＧＴ１の出力信号ＳOUT は遅延回
路の入力信号として遅延回路に入力される。
【０１２３】各遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，
ＤＬＹＷｎは遅延と選択の両方の機能を備えており、そ
れぞれの遅延素子に入力される遅延制御信号Ｓ１，Ｓ
２，Ｓ３，Ｓ４，…，Ｓ２ｎ−１，Ｓ２ｎに応じて遅延
回路の遅延時間が制御されるので、これに応じて発振回
路の発振周波数が制御される。
ＤＬＹＷｎは遅延と選択の両方の機能を備えており、そ
れぞれの遅延素子に入力される遅延制御信号Ｓ１，Ｓ
２，Ｓ３，Ｓ４，…，Ｓ２ｎ−１，Ｓ２ｎに応じて遅延
回路の遅延時間が制御されるので、これに応じて発振回
路の発振周波数が制御される。
【０１２４】以上説明したように、本実施例によれば、
ＮＡＮＤゲートＮＧＴ１と遅延素子ＤＬＹＷ１，ＤＬＹ
Ｗ２，…，ＤＬＹＷｎからなる可変遅延回路により、環
状発振回路を構成し、遅延制御信号Ｓ１，Ｓ２，Ｓ３，
Ｓ４，…，Ｓ２ｎ−１，Ｓ２ｎに応じて遅延回路の遅延
時間を制御することにより発振回路の発振周波数を制御
するので、ディジタル信号に応じて発振周波数を制御で
き、かつ、遅延素子が簡単な構成により遅延と選択両方
の機能を有し、最小周波数ステップ幅がセレクタの遅延
時間により大きくなる度合いが少なくなる。また、回路
の構成するためのトランジスタ数や面積の縮小化が図れ
る利点がある。
ＮＡＮＤゲートＮＧＴ１と遅延素子ＤＬＹＷ１，ＤＬＹ
Ｗ２，…，ＤＬＹＷｎからなる可変遅延回路により、環
状発振回路を構成し、遅延制御信号Ｓ１，Ｓ２，Ｓ３，
Ｓ４，…，Ｓ２ｎ−１，Ｓ２ｎに応じて遅延回路の遅延
時間を制御することにより発振回路の発振周波数を制御
するので、ディジタル信号に応じて発振周波数を制御で
き、かつ、遅延素子が簡単な構成により遅延と選択両方
の機能を有し、最小周波数ステップ幅がセレクタの遅延
時間により大きくなる度合いが少なくなる。また、回路
の構成するためのトランジスタ数や面積の縮小化が図れ
る利点がある。
【０１２５】第１４実施例 図２６は本発明に係る発振回路の第５の実施例を示す回
路図である。本実施例の発振回路は、図１０に示す遅延
回路を二つ縦列接続して構成されている。発振信号ＣＫ
の出力を二つの遅延回路の中間点から取り出し、二つの
出力回路の遅延時間を独立に制御することにより、発振
周波数とデューティ比の両方が可変とした発振信号ＣＫ
が得られる。
路図である。本実施例の発振回路は、図１０に示す遅延
回路を二つ縦列接続して構成されている。発振信号ＣＫ
の出力を二つの遅延回路の中間点から取り出し、二つの
出力回路の遅延時間を独立に制御することにより、発振
周波数とデューティ比の両方が可変とした発振信号ＣＫ
が得られる。
【０１２６】図示のように、遅延素子ＡＤＬＹＷ１，Ａ
ＤＬＹＷ２，…，ＡＤＬＹＷｎおよび遅延素子ＤＢＬＹ
Ｗ１，ＢＤＬＹＷ２，…，ＢＤＬＹＷｎにより、それぞ
れ二つの遅延回路１０、２０が構成され、遅延回路１０
の出力信号ＳＡOUT が遅延回路２０の入力信号として、
遅延回路２０に入力される。遅延回路２０の出力信号Ｓ
ＢOUT はＮＡＮＤゲートＮＧＴ１の一方の入力端子に入
力され、ＮＡＮＤゲートＮＧＴ１の他方の入力端子に発
振回路の動作／停止状態を制御する制御信号ＳONが入力
される。
ＤＬＹＷ２，…，ＡＤＬＹＷｎおよび遅延素子ＤＢＬＹ
Ｗ１，ＢＤＬＹＷ２，…，ＢＤＬＹＷｎにより、それぞ
れ二つの遅延回路１０、２０が構成され、遅延回路１０
の出力信号ＳＡOUT が遅延回路２０の入力信号として、
遅延回路２０に入力される。遅延回路２０の出力信号Ｓ
ＢOUT はＮＡＮＤゲートＮＧＴ１の一方の入力端子に入
力され、ＮＡＮＤゲートＮＧＴ１の他方の入力端子に発
振回路の動作／停止状態を制御する制御信号ＳONが入力
される。
【０１２７】ＮＡＮＤゲートＮＧＴ１の出力信号ＳINは
遅延回路１０、２０の各遅延素子のプリチャージ信号と
して、各遅延素子のプリチャージ信号入力端子ＰＲに入
力される。また、ＮＡＮＤゲートＮＧＴ１の出力信号Ｓ
INは、インバータＡＩＮＶ１を介して反転され、プリチ
ャージ信号の反転信号として、遅延回路１０の各遅延素
子の端子ＸＰＲに入力される。出力信号ＳINはインバー
タＢＩＮＶ１を介して反転され、遅延回路２０の各遅延
素子の端子ＸＰＲに入力される。
遅延回路１０、２０の各遅延素子のプリチャージ信号と
して、各遅延素子のプリチャージ信号入力端子ＰＲに入
力される。また、ＮＡＮＤゲートＮＧＴ１の出力信号Ｓ
INは、インバータＡＩＮＶ１を介して反転され、プリチ
ャージ信号の反転信号として、遅延回路１０の各遅延素
子の端子ＸＰＲに入力される。出力信号ＳINはインバー
タＢＩＮＶ１を介して反転され、遅延回路２０の各遅延
素子の端子ＸＰＲに入力される。
【０１２８】遅延回路１０の各遅延素子ＡＤＬＹＷ１，
ＡＤＬＹＷ２，…，ＡＤＬＹＷｎに遅延制御信号ＡＳ
１，ＡＳ２，ＡＳ３，ＡＳ４，…，ＡＳ２ｎ−１，ＡＳ
２ｎが入力され、これらの信号に応じて遅延回路１０の
遅延時間が制御される。遅延回路２０の各遅延素子ＢＤ
ＬＹＷ１，ＢＤＬＹＷ２，…，ＢＤＬＹＷｎに遅延制御
信号ＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４，…，ＢＳ２ｎ−
１，ＢＳ２ｎが入力され、これらの信号に応じて遅延回
路２０の遅延時間が制御される。遅延回路１０、２０の
遅延時間はそれぞれの遅延回路に入力される遅延制御信
号に応じて制御される。
ＡＤＬＹＷ２，…，ＡＤＬＹＷｎに遅延制御信号ＡＳ
１，ＡＳ２，ＡＳ３，ＡＳ４，…，ＡＳ２ｎ−１，ＡＳ
２ｎが入力され、これらの信号に応じて遅延回路１０の
遅延時間が制御される。遅延回路２０の各遅延素子ＢＤ
ＬＹＷ１，ＢＤＬＹＷ２，…，ＢＤＬＹＷｎに遅延制御
信号ＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４，…，ＢＳ２ｎ−
１，ＢＳ２ｎが入力され、これらの信号に応じて遅延回
路２０の遅延時間が制御される。遅延回路１０、２０の
遅延時間はそれぞれの遅延回路に入力される遅延制御信
号に応じて制御される。
【０１２９】ＮＡＮＤゲートＮＧＴ１にローレベルの制
御信号ＳONが入力されているとき、ＮＡＮＤゲートＮＧ
Ｔ１の出力信号ＳINがハイレベルに保持され、遅延回路
を構成する各遅延素子の出力端子ＯＵＴ１，ＯＵＴ２が
ハイレベルに保持され、発振回路は停止状態に設定され
る。制御信号ＳONがハイレベルになると、短時間で各遅
延素子ＡＤＬＹＷ１，ＡＤＬＹＷ２，…，ＡＤＬＹＷｎ
およびＢＤＬＹＷ１，ＢＤＬＹＷ２，…，ＢＤＬＹＷｎ
の出力端子ＯＵＴ１，ＯＵＴ２がプリチャージされ、Ｂ
ＤＬＹＷ１の出力端子ＯＵＴ２からの出力信号信号がＮ
ＡＮＤゲートＮＧＴ１に入力される。入力信号ＳONがハ
イレベルの場合はその変化がＮＡＮＤゲートＮＧＴ１の
出力端子に伝搬され、ＮＡＮＤゲートＮＧＴ１の出力信
号ＳINがローレベルになる。さらにその変化がＡＤＬＹ
１の入力端子ＩＮ１から出力端子へ、次にＡＤＬＹＷ２
の入力端子ＩＮ１から出力端子ＯＵＴ１へと順次伝搬し
てゆく。ここで遅延制御信号ＡＳ１，ＡＳ２，ＡＳ３，
ＡＳ４，…，ＡＳ２ｎ−１，ＡＳ２ｎにより設定された
遅延経路でバイパスされると今度は逆方向に遅延素子Ａ
ＤＬＹＷ１の入力端子ＩＮ２を経由して出力端子ＯＵＴ
２に到達し、遅延回路１０の出力信号ＳＡOUT として出
力される。遅延回路２０の各遅延素子ＢＤＬＹＷ１，Ｂ
ＤＬＹＷ２，…，ＢＤＬＹＷｎにおいて、先程と同じよ
うに信号が伝搬し、ここで遅延制御信号ＢＳ１，ＢＳ
２，ＢＳ３，ＢＳ４，…，ＢＳ２ｎ−１，ＢＳ２ｎで設
定された信号経路で信号が遅延した後、遅延素子ＢＤＬ
ＹＷ１の出力端子ＯＵＴ２へ到達し、遅延回路２０の出
力信号ＳＢOUT としてＮＡＮＤゲートＮＧＴ１に入力さ
れるので、ＮＡＮＤゲートＮＧＴ１の出力端子がローレ
ベルからハイレベルへ変化し、遅延回路１０、２０を構
成する各遅延素子がまたプリチャージ状態になる。
御信号ＳONが入力されているとき、ＮＡＮＤゲートＮＧ
Ｔ１の出力信号ＳINがハイレベルに保持され、遅延回路
を構成する各遅延素子の出力端子ＯＵＴ１，ＯＵＴ２が
ハイレベルに保持され、発振回路は停止状態に設定され
る。制御信号ＳONがハイレベルになると、短時間で各遅
延素子ＡＤＬＹＷ１，ＡＤＬＹＷ２，…，ＡＤＬＹＷｎ
およびＢＤＬＹＷ１，ＢＤＬＹＷ２，…，ＢＤＬＹＷｎ
の出力端子ＯＵＴ１，ＯＵＴ２がプリチャージされ、Ｂ
ＤＬＹＷ１の出力端子ＯＵＴ２からの出力信号信号がＮ
ＡＮＤゲートＮＧＴ１に入力される。入力信号ＳONがハ
イレベルの場合はその変化がＮＡＮＤゲートＮＧＴ１の
出力端子に伝搬され、ＮＡＮＤゲートＮＧＴ１の出力信
号ＳINがローレベルになる。さらにその変化がＡＤＬＹ
１の入力端子ＩＮ１から出力端子へ、次にＡＤＬＹＷ２
の入力端子ＩＮ１から出力端子ＯＵＴ１へと順次伝搬し
てゆく。ここで遅延制御信号ＡＳ１，ＡＳ２，ＡＳ３，
ＡＳ４，…，ＡＳ２ｎ−１，ＡＳ２ｎにより設定された
遅延経路でバイパスされると今度は逆方向に遅延素子Ａ
ＤＬＹＷ１の入力端子ＩＮ２を経由して出力端子ＯＵＴ
２に到達し、遅延回路１０の出力信号ＳＡOUT として出
力される。遅延回路２０の各遅延素子ＢＤＬＹＷ１，Ｂ
ＤＬＹＷ２，…，ＢＤＬＹＷｎにおいて、先程と同じよ
うに信号が伝搬し、ここで遅延制御信号ＢＳ１，ＢＳ
２，ＢＳ３，ＢＳ４，…，ＢＳ２ｎ−１，ＢＳ２ｎで設
定された信号経路で信号が遅延した後、遅延素子ＢＤＬ
ＹＷ１の出力端子ＯＵＴ２へ到達し、遅延回路２０の出
力信号ＳＢOUT としてＮＡＮＤゲートＮＧＴ１に入力さ
れるので、ＮＡＮＤゲートＮＧＴ１の出力端子がローレ
ベルからハイレベルへ変化し、遅延回路１０、２０を構
成する各遅延素子がまたプリチャージ状態になる。
【０１３０】以上のような信号伝搬によりリング発振が
行なわれる。遅延回路１０の出力信号ＳＡOUT を発振信
号ＣＫとして外部に出力される。従って、発振信号ＣＫ
の前後の遅延量の和、即ち、遅延回路１０と２０の遅延
時間の和で発振回路の発振周波数が決まる。また、発振
信号ＣＫの出力端子の前後のハイレベルからローレベル
への遅延量が遅延制御信号ＡＳ１，ＡＳ２，ＡＳ３，Ａ
Ｓ４，…，ＡＳ２ｎ−１，ＡＳ２ｎおよびＢＳ１，ＢＳ
２，ＢＳ３，ＢＳ４，…，ＢＳ２ｎ−１，ＢＳ２ｎによ
り独立に制御できるので、発振信号ＣＫのデューティ比
が制御可能である。
行なわれる。遅延回路１０の出力信号ＳＡOUT を発振信
号ＣＫとして外部に出力される。従って、発振信号ＣＫ
の前後の遅延量の和、即ち、遅延回路１０と２０の遅延
時間の和で発振回路の発振周波数が決まる。また、発振
信号ＣＫの出力端子の前後のハイレベルからローレベル
への遅延量が遅延制御信号ＡＳ１，ＡＳ２，ＡＳ３，Ａ
Ｓ４，…，ＡＳ２ｎ−１，ＡＳ２ｎおよびＢＳ１，ＢＳ
２，ＢＳ３，ＢＳ４，…，ＢＳ２ｎ−１，ＢＳ２ｎによ
り独立に制御できるので、発振信号ＣＫのデューティ比
が制御可能である。
【０１３１】以上説明したように、本実施例によれば、
遅延素子ＡＤＬＹＷ１，ＡＤＬＹＷ２，…，ＡＤＬＹＷ
ｎおよびＢＤＬＹＷ１，ＢＤＬＹＷ２，…，ＢＤＬＹＷ
ｎにからなる遅延回路１０、２０を縦列接続して遅延回
路を構成し、遅延回路２０の出力信号ＳＢOUT をＮＡＮ
ＤゲートＮＧＴ１に入力し、ＮＡＮＤゲートＮＧＴ１の
出力信号ＳINをまた遅延回路１０に入力し、遅延回路１
０、２０の中間点、即ち遅延回路１０の出力端子から出
力信号ＳＡOUT を取り出し、発振信号ＣＫとして出力す
るので、遅延回路１０、２０に入力される遅延制御信号
をそれぞれ独立に設定することにより、発振信号ＣＫの
周波数およびデューティ比をそれぞれ制御することが可
能となる。
遅延素子ＡＤＬＹＷ１，ＡＤＬＹＷ２，…，ＡＤＬＹＷ
ｎおよびＢＤＬＹＷ１，ＢＤＬＹＷ２，…，ＢＤＬＹＷ
ｎにからなる遅延回路１０、２０を縦列接続して遅延回
路を構成し、遅延回路２０の出力信号ＳＢOUT をＮＡＮ
ＤゲートＮＧＴ１に入力し、ＮＡＮＤゲートＮＧＴ１の
出力信号ＳINをまた遅延回路１０に入力し、遅延回路１
０、２０の中間点、即ち遅延回路１０の出力端子から出
力信号ＳＡOUT を取り出し、発振信号ＣＫとして出力す
るので、遅延回路１０、２０に入力される遅延制御信号
をそれぞれ独立に設定することにより、発振信号ＣＫの
周波数およびデューティ比をそれぞれ制御することが可
能となる。
【０１３２】また、実際の回路をＬＳＩ上でレイアウト
する場合、最低発振周波数を下げる場合に各遅延回路１
０、２０において、右側に遅延素子を追加することによ
り実現でき、その際に回路の左側に変更を加えることな
いので、最低発振周波数を下げる場合、即ち発振周波数
可変範囲を広げるときに起こりやすい最高発振周波数の
低下や、制御信号に対する発振周波数の線型特性の低下
などの問題を回避でき、発振周波数のステップ幅の低減
と可変範囲の増加を実現できる。
する場合、最低発振周波数を下げる場合に各遅延回路１
０、２０において、右側に遅延素子を追加することによ
り実現でき、その際に回路の左側に変更を加えることな
いので、最低発振周波数を下げる場合、即ち発振周波数
可変範囲を広げるときに起こりやすい最高発振周波数の
低下や、制御信号に対する発振周波数の線型特性の低下
などの問題を回避でき、発振周波数のステップ幅の低減
と可変範囲の増加を実現できる。
【０１３３】第１５実施例 図２７および図２８は本発明に係る遅延回路および発振
回路を構成する遅延素子の他の構成例を示す回路図であ
る。図２７はドミノインバータにより構成されている遅
延素子の一例を示している。本例の遅延素子は、ｐＭＯ
ＳトランジスタＰ１，Ｐ２，Ｐ３、ｎＭＯＳトランジス
タＮ１，Ｎ２，Ｎ３により構成されている。
回路を構成する遅延素子の他の構成例を示す回路図であ
る。図２７はドミノインバータにより構成されている遅
延素子の一例を示している。本例の遅延素子は、ｐＭＯ
ＳトランジスタＰ１，Ｐ２，Ｐ３、ｎＭＯＳトランジス
タＮ１，Ｎ２，Ｎ３により構成されている。
【０１３４】ｐＭＯＳトランジスタＰ１のソースは電源
電圧ＶＤＤの供給線に接続され、ドレインはｐＭＯＳト
ランジスタＰ２のソースに接続されている。ｐＭＯＳト
ランジスタＰ２のソースはｐＭＯＳトランジスタＰ１の
ドレインと接続され、ドレインはノードＡに接続されれ
ている。ｎＭＯＳトランジスタＮ１のドレインはノード
Ａに接続され、ソースは接地されている。ｐＭＯＳトラ
ンジスタＰ１とｎＭＯＳトランジスタＮ１のゲートがプ
リチャージ信号の入力端子ＰＲに共通に接続され、ｐＭ
ＯＳトランジスタＰ２のゲートが遅延素子の入力端子Ｉ
Ｎに接続されている。
電圧ＶＤＤの供給線に接続され、ドレインはｐＭＯＳト
ランジスタＰ２のソースに接続されている。ｐＭＯＳト
ランジスタＰ２のソースはｐＭＯＳトランジスタＰ１の
ドレインと接続され、ドレインはノードＡに接続されれ
ている。ｎＭＯＳトランジスタＮ１のドレインはノード
Ａに接続され、ソースは接地されている。ｐＭＯＳトラ
ンジスタＰ１とｎＭＯＳトランジスタＮ１のゲートがプ
リチャージ信号の入力端子ＰＲに共通に接続され、ｐＭ
ＯＳトランジスタＰ２のゲートが遅延素子の入力端子Ｉ
Ｎに接続されている。
【０１３５】ｐＭＯＳトランジスタＰ３のソースは電源
電圧ＶＤＤの供給線に接続され、ドレインは遅延素子の
出力端子ＯＵＴに接続されている。ｎＭＯＳトランジス
タＮ２のドレインは出力端子ＯＵＴに接続され、ソース
はｎＭＯＳトランジスタＮ３のドレインに接続されてい
る。ｎＭＯＳトランジスタＮ３のドレインはｎＭＯＳト
ランジスタＮ２のソースに接続され、ドレインは接地さ
れている。ｐＭＯＳトランジスタＰ３とｎＭＯＳトラン
ジスタＮ３のゲートがプリチャージ信号の反転信号の入
力端子ＸＰＲに接続され、ｎＭＯＳトランジスタＮ２の
ゲートはノードＡに接続されている。
電圧ＶＤＤの供給線に接続され、ドレインは遅延素子の
出力端子ＯＵＴに接続されている。ｎＭＯＳトランジス
タＮ２のドレインは出力端子ＯＵＴに接続され、ソース
はｎＭＯＳトランジスタＮ３のドレインに接続されてい
る。ｎＭＯＳトランジスタＮ３のドレインはｎＭＯＳト
ランジスタＮ２のソースに接続され、ドレインは接地さ
れている。ｐＭＯＳトランジスタＰ３とｎＭＯＳトラン
ジスタＮ３のゲートがプリチャージ信号の反転信号の入
力端子ＸＰＲに接続され、ｎＭＯＳトランジスタＮ２の
ゲートはノードＡに接続されている。
【０１３６】この遅延素子において、プリチャージ信号
端子ＰＲにハイレベル、その反転信号端子ＸＰＲにロー
レベルの信号が入力されているとき、ｎＭＯＳトランジ
スタＮ１およびｐＭＯＳトランジスタＰ３が導通状態に
保持され、ノードＡがローレベル、例えば接地電位ＧＮ
Ｄに、出力端子ＯＵＴがハイレベル、例えば電源電圧Ｖ
ＤＤレベルにそれぞれ保持され、即ち、遅延素子がプリ
チャージ状態に設定される。
端子ＰＲにハイレベル、その反転信号端子ＸＰＲにロー
レベルの信号が入力されているとき、ｎＭＯＳトランジ
スタＮ１およびｐＭＯＳトランジスタＰ３が導通状態に
保持され、ノードＡがローレベル、例えば接地電位ＧＮ
Ｄに、出力端子ＯＵＴがハイレベル、例えば電源電圧Ｖ
ＤＤレベルにそれぞれ保持され、即ち、遅延素子がプリ
チャージ状態に設定される。
【０１３７】プリチャージ後、端子ＰＲにローレベルの
信号が入力され、端子ＸＰＲにハイレベルの信号が入力
される。これに応じて、ｎＭＯＳトランジスタＮ１およ
びｐＭＯＳトランジスタＰ３が非導通状態に保持され、
遅延素子のプリチャージ状態が保持される。プリチャー
ジ状態が入力端子ＩＮに入力される信号がハイレベルの
間に保持され、入力信号がハイレベルからローレベルに
切り換わったとき、ｐＭＯＳトランジスタＰ２およびｎ
ＭＯＳトランジスタＮ３が導通状態となり、ノードＡが
電源電圧ＶＤＤによりチャージされ、ハイレベルに切り
換わり、これに応じてｎＭＯＳトランジスタＮ２も導通
状態になり、出力端子ＯＵＴはディスチャージされ、ロ
ーレベルに切り換えられる。入力信号の立ち下がりエッ
ジから、出力信号の立ち下がりエッジまでの時間が遅延
素子の遅延時間となる。
信号が入力され、端子ＸＰＲにハイレベルの信号が入力
される。これに応じて、ｎＭＯＳトランジスタＮ１およ
びｐＭＯＳトランジスタＰ３が非導通状態に保持され、
遅延素子のプリチャージ状態が保持される。プリチャー
ジ状態が入力端子ＩＮに入力される信号がハイレベルの
間に保持され、入力信号がハイレベルからローレベルに
切り換わったとき、ｐＭＯＳトランジスタＰ２およびｎ
ＭＯＳトランジスタＮ３が導通状態となり、ノードＡが
電源電圧ＶＤＤによりチャージされ、ハイレベルに切り
換わり、これに応じてｎＭＯＳトランジスタＮ２も導通
状態になり、出力端子ＯＵＴはディスチャージされ、ロ
ーレベルに切り換えられる。入力信号の立ち下がりエッ
ジから、出力信号の立ち下がりエッジまでの時間が遅延
素子の遅延時間となる。
【０１３８】このように、本例の遅延素子は、図２に示
す遅延素子とほぼ同じ効果が得られ、遅延素子を構成す
るトランジスタの数が増えた分で、遅延値、回路の面積
が多少増加するが、そのかわりに遅延素子プリチャージ
時の貫通電流が低減し、回路の消費電力が低減できる。
す遅延素子とほぼ同じ効果が得られ、遅延素子を構成す
るトランジスタの数が増えた分で、遅延値、回路の面積
が多少増加するが、そのかわりに遅延素子プリチャージ
時の貫通電流が低減し、回路の消費電力が低減できる。
【０１３９】本実施例の遅延素子を用いて、図１に示す
遅延回路を構成する場合に、例えば、各遅延素子のプリ
チャージ信号端子ＰＲが入力信号ＳINの端子に接続さ
れ、プリチャージ信号の反転信号の入力端子ＸＰＲが入
力信号ＳINの反転信号端子に接続され、初段の遅延素子
の入力端子ＩＮは入力信号ＳINの端子に接続され、以降
の各遅延素子の入力端子ＩＮは前段の遅延素子の出力端
子ＯＵＴに接続される。
遅延回路を構成する場合に、例えば、各遅延素子のプリ
チャージ信号端子ＰＲが入力信号ＳINの端子に接続さ
れ、プリチャージ信号の反転信号の入力端子ＸＰＲが入
力信号ＳINの反転信号端子に接続され、初段の遅延素子
の入力端子ＩＮは入力信号ＳINの端子に接続され、以降
の各遅延素子の入力端子ＩＮは前段の遅延素子の出力端
子ＯＵＴに接続される。
【０１４０】入力信号ＳINがハイレベルに保持されてい
るとき、各遅延素子がプリチャージ状態に設定され、そ
して入力信号ＳINの立ち下がりエッジにおいて、初段の
遅延素子ではｐＭＯＳトランジスタＰ１，Ｐ２がともに
導通状態にあり、ノードＡが電源電圧ＶＤＤによりチャ
ージされ、ハイレベルに保持される。これに応じてｎＭ
ＯＳトランジスタＮ２が導通状態に保持され、またｎＭ
ＯＳトランジスタＮ３も導通状態にあるので、出力端子
ＯＵＴがディスチャージされ、ローレベルにきり換わ
る。初段の出力端子のレベル変化に応じて、次段の各遅
延素子が順次状態が変化し、入力信号ＳINの立ち下がり
エッジは、各遅延素子を経て最終段の遅延素子の出力端
子ＯＵＴに伝達される。
るとき、各遅延素子がプリチャージ状態に設定され、そ
して入力信号ＳINの立ち下がりエッジにおいて、初段の
遅延素子ではｐＭＯＳトランジスタＰ１，Ｐ２がともに
導通状態にあり、ノードＡが電源電圧ＶＤＤによりチャ
ージされ、ハイレベルに保持される。これに応じてｎＭ
ＯＳトランジスタＮ２が導通状態に保持され、またｎＭ
ＯＳトランジスタＮ３も導通状態にあるので、出力端子
ＯＵＴがディスチャージされ、ローレベルにきり換わ
る。初段の出力端子のレベル変化に応じて、次段の各遅
延素子が順次状態が変化し、入力信号ＳINの立ち下がり
エッジは、各遅延素子を経て最終段の遅延素子の出力端
子ＯＵＴに伝達される。
【０１４１】以上説明したように、本実施例によれば、
ｐＭＯＳトランジスタＰ１，Ｐ２，Ｐ３およびｎＭＯＳ
トランジスタＮ１，Ｎ２，Ｎ３からなるドミノインバー
タにより遅延素子を構成し、遅延素子の状態変化時に貫
通電流の発生を抑制できるので、本実施例の遅延素子に
より構成された遅延回路および発振回路において、消費
電力の低減を実現できる。
ｐＭＯＳトランジスタＰ１，Ｐ２，Ｐ３およびｎＭＯＳ
トランジスタＮ１，Ｎ２，Ｎ３からなるドミノインバー
タにより遅延素子を構成し、遅延素子の状態変化時に貫
通電流の発生を抑制できるので、本実施例の遅延素子に
より構成された遅延回路および発振回路において、消費
電力の低減を実現できる。
【０１４２】図２８はドミノインバータにより構成され
ている遅延素子の他の例を示している。本例の遅延素子
は、ｐＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、ｎＭＯＳ
トランジスタＮ１，Ｎ２，Ｎ３により構成されている。
ただし、これらのトランジスタの接続関係は、図２７に
示す遅延素子例とは異なる。
ている遅延素子の他の例を示している。本例の遅延素子
は、ｐＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、ｎＭＯＳ
トランジスタＮ１，Ｎ２，Ｎ３により構成されている。
ただし、これらのトランジスタの接続関係は、図２７に
示す遅延素子例とは異なる。
【０１４３】本例の遅延素子では、プリチャージ信号が
ローレベルのとき、ｐｎｐトランジスタＰ１とｎＭＯＳ
トランジスタＮ３がともに導通状態に保持され、ノード
Ａがハイレベル、出力端子ＯＵＴはローレベルにそれぞ
れ保持される。プリチャージ信号がハイレベルに保持さ
れ、且つ入力端子ＩＮへの入力信号がローレベルからハ
イレベルに切り換えたとき、ｎＭＯＳトランジスタＮ
１，Ｎ２がともに導通状態に保持され、ノードＡがディ
スチャージされ、その電位がローレベルに切り換わる。
これに応じてｐＭＯＳトランジスタＰ３が導通状態に切
り換えられ、またｐＭＯＳトランジスタＰ２も導通状態
にあるので、出力端子ＯＵＴは電源電圧ＶＤＤによりチ
ャージされ、ハイレベルに切り換えられる。このよう
に、入力端子ＩＮに入力される信号の立ち上がりエッジ
が遅延素子により遅延される。
ローレベルのとき、ｐｎｐトランジスタＰ１とｎＭＯＳ
トランジスタＮ３がともに導通状態に保持され、ノード
Ａがハイレベル、出力端子ＯＵＴはローレベルにそれぞ
れ保持される。プリチャージ信号がハイレベルに保持さ
れ、且つ入力端子ＩＮへの入力信号がローレベルからハ
イレベルに切り換えたとき、ｎＭＯＳトランジスタＮ
１，Ｎ２がともに導通状態に保持され、ノードＡがディ
スチャージされ、その電位がローレベルに切り換わる。
これに応じてｐＭＯＳトランジスタＰ３が導通状態に切
り換えられ、またｐＭＯＳトランジスタＰ２も導通状態
にあるので、出力端子ＯＵＴは電源電圧ＶＤＤによりチ
ャージされ、ハイレベルに切り換えられる。このよう
に、入力端子ＩＮに入力される信号の立ち上がりエッジ
が遅延素子により遅延される。
【０１４４】なお、図２８に示す遅延素子により遅延回
路を構成する場合に、図４に示す遅延回路が適用でき
る。各遅延素子のプリチャージ信号端子ＰＲが入力信号
ＳINの端子に接続され、プリチャージの反転信号の入力
端子ＸＰＲが入力信号ＳINの反転信号ＳXIN 端子に接続
される。初段の遅延素子の入力端子ＩＮは入力信号ＳIN
の反転信号ＳXIN の端子に接続され、以降の各遅延素子
の入力端子ＩＮは前段の遅延素子の出力端子ＯＵＴに接
続される。
路を構成する場合に、図４に示す遅延回路が適用でき
る。各遅延素子のプリチャージ信号端子ＰＲが入力信号
ＳINの端子に接続され、プリチャージの反転信号の入力
端子ＸＰＲが入力信号ＳINの反転信号ＳXIN 端子に接続
される。初段の遅延素子の入力端子ＩＮは入力信号ＳIN
の反転信号ＳXIN の端子に接続され、以降の各遅延素子
の入力端子ＩＮは前段の遅延素子の出力端子ＯＵＴに接
続される。
【０１４５】第１６実施例 図２９，３０，３１は、本発明に係る遅延回路および発
振回路を構成する遅延素子の他の構成例を示す回路図で
ある。本実施例の遅延素子により、例えば、図１０に示
す遅延回路を構成することにより、遅延回路の遅延時間
は遅延制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，…，Ｓ２ｎ−
１，Ｓ２ｎにより設定され、可変遅延回路を実現でき
る。。
振回路を構成する遅延素子の他の構成例を示す回路図で
ある。本実施例の遅延素子により、例えば、図１０に示
す遅延回路を構成することにより、遅延回路の遅延時間
は遅延制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，…，Ｓ２ｎ−
１，Ｓ２ｎにより設定され、可変遅延回路を実現でき
る。。
【０１４６】図２９はドミノインバータを用いて構成さ
れた遅延素子の一例を示している。本例の遅延素子は、
図１１に示す遅延素子とほぼ同じ構成を有する。ただ
し、本例の遅延素子はドミノインバータを用いて構成さ
れている。図示のように、本実施例は二つの遅延素子に
より構成され、上段の遅延素子は入力端子ＩＮ１に入力
された信号をノードＡを介して出力端子ＯＵＴ１に出力
する。下段の遅延素子は、入力端子ＩＮ２に入力された
信号をノードＢを介して出力端子ＯＵＴ２に出力する。
れた遅延素子の一例を示している。本例の遅延素子は、
図１１に示す遅延素子とほぼ同じ構成を有する。ただ
し、本例の遅延素子はドミノインバータを用いて構成さ
れている。図示のように、本実施例は二つの遅延素子に
より構成され、上段の遅延素子は入力端子ＩＮ１に入力
された信号をノードＡを介して出力端子ＯＵＴ１に出力
する。下段の遅延素子は、入力端子ＩＮ２に入力された
信号をノードＢを介して出力端子ＯＵＴ２に出力する。
【０１４７】上段の入力端子ＩＮ１と下段の出力端子Ｏ
ＵＴ２との間に、ｎＭＯＳトランジスタＮ１からなるス
イッチ素子が接続されている。遅延制御信号入力端子Ｓ
Ａにローレベルの制御信号が入力されているとき、ｎＭ
ＯＳトランジスタＮ１のゲートにハイレベルの信号が印
加され、ｎＭＯＳトランジスタＮ１が導通状態に保持さ
れ、上段の入力端子ＩＮ１と下段の出力端子ＯＵＴ２が
接続され、入力端子ＩＮ１に入力された信号が遅延時間
が与えられることなく、そのまま下段の出力端子ＯＵＴ
２に出力される。
ＵＴ２との間に、ｎＭＯＳトランジスタＮ１からなるス
イッチ素子が接続されている。遅延制御信号入力端子Ｓ
Ａにローレベルの制御信号が入力されているとき、ｎＭ
ＯＳトランジスタＮ１のゲートにハイレベルの信号が印
加され、ｎＭＯＳトランジスタＮ１が導通状態に保持さ
れ、上段の入力端子ＩＮ１と下段の出力端子ＯＵＴ２が
接続され、入力端子ＩＮ１に入力された信号が遅延時間
が与えられることなく、そのまま下段の出力端子ＯＵＴ
２に出力される。
【０１４８】また、上段のノードＡと下段のノードＢと
の間にｐＭＯＳトランジスタＰ１からなるスイッチ素子
が接続され、遅延制御信号入力端子ＳＢにローレベルの
制御信号が入力されているとき、ｐＭＯＳトランジスタ
Ｐ１が導通状態に保持され、上段のノードＡと下段のノ
ードＢが接続される。このとき、遅延制御信号入力端子
ＳＡにハイレベルの制御信号が入力されているとき、上
段の入力端子ＩＮ１に入力された信号がノードＡ、ノー
ドＢを介して下段の出力端子ＯＵＴ２に出力される。こ
の場合、下段の出力端子ＯＵＴ２に出力された信号が遅
延素子１段分の遅延時間が与えられている。
の間にｐＭＯＳトランジスタＰ１からなるスイッチ素子
が接続され、遅延制御信号入力端子ＳＢにローレベルの
制御信号が入力されているとき、ｐＭＯＳトランジスタ
Ｐ１が導通状態に保持され、上段のノードＡと下段のノ
ードＢが接続される。このとき、遅延制御信号入力端子
ＳＡにハイレベルの制御信号が入力されているとき、上
段の入力端子ＩＮ１に入力された信号がノードＡ、ノー
ドＢを介して下段の出力端子ＯＵＴ２に出力される。こ
の場合、下段の出力端子ＯＵＴ２に出力された信号が遅
延素子１段分の遅延時間が与えられている。
【０１４９】さらに、遅延制御信号入力端子ＳＡ，ＳＢ
の両方にハイレベルの制御信号が入力されているとき、
ｎＭＯＳトランジスタＮ１、ｐＭＯＳトランジスタＰ１
がともに非導通状態に保持され、この場合、上段の入力
端子ＩＮ１に入力された信号がノードＡを介して上段の
出力端子ＯＵＴ１に出力され、さらに、後段に接続され
ている他の遅延素子により遅延された後、下段の入力端
子ＩＮ２に入力される。入力信号がノードＢを介して下
段の出力端子ＯＵＴ２に出力される。即ち、この場合、
上段および下段の遅延素子によりそれぞれ入力信号が遅
延される。
の両方にハイレベルの制御信号が入力されているとき、
ｎＭＯＳトランジスタＮ１、ｐＭＯＳトランジスタＰ１
がともに非導通状態に保持され、この場合、上段の入力
端子ＩＮ１に入力された信号がノードＡを介して上段の
出力端子ＯＵＴ１に出力され、さらに、後段に接続され
ている他の遅延素子により遅延された後、下段の入力端
子ＩＮ２に入力される。入力信号がノードＢを介して下
段の出力端子ＯＵＴ２に出力される。即ち、この場合、
上段および下段の遅延素子によりそれぞれ入力信号が遅
延される。
【０１５０】図２９に示す遅延素子は、遅延と選択両方
の機能を有し、かつ、信号の選択は一つのトランジスタ
により実現でき、セレクタを用いて構成される可変遅延
回路により回路の構成が簡単になる。さらに、遅延素子
の状態変化時に貫通電流の発生が抑制され、回路の低消
費電力化が図れる。
の機能を有し、かつ、信号の選択は一つのトランジスタ
により実現でき、セレクタを用いて構成される可変遅延
回路により回路の構成が簡単になる。さらに、遅延素子
の状態変化時に貫通電流の発生が抑制され、回路の低消
費電力化が図れる。
【０１５１】図３０は遅延素子のもう一つの構成例を示
している。本例の遅延素子は、図１１に示す遅延素子を
改良したものであり、信号伝搬禁止のためのｎＭＯＳト
ランジスタＮ８が付加されている。
している。本例の遅延素子は、図１１に示す遅延素子を
改良したものであり、信号伝搬禁止のためのｎＭＯＳト
ランジスタＮ８が付加されている。
【０１５２】図１１に示す遅延素子に対して、ｎＭＯＳ
トランジスタＮ５と接地電位ＧＮＤとの間に、ｎＭＯＳ
トランジスタＮ８が付加されている。ｎＭＯＳトランジ
スタＮ８のドレインはｎＭＯＳトランジスタＮ５のソー
スに接続され、ソースは接地されている。ｎＭＯＳトラ
ンジスタＮ８のゲートは遅延制御信号の入力端子ＳＡに
接続されている。
トランジスタＮ５と接地電位ＧＮＤとの間に、ｎＭＯＳ
トランジスタＮ８が付加されている。ｎＭＯＳトランジ
スタＮ８のドレインはｎＭＯＳトランジスタＮ５のソー
スに接続され、ソースは接地されている。ｎＭＯＳトラ
ンジスタＮ８のゲートは遅延制御信号の入力端子ＳＡに
接続されている。
【０１５３】上述したように、遅延制御信号入力端子Ｓ
Ａにローレベルの信号が入力されているとき、ｎＭＯＳ
トランジスタＮ１が導通状態に保持され、上段の入力端
子ＩＮ１と下段の出力端子ＯＵＴ２が接続され、入力端
子ＩＮ１への入力信号がそのまま下段の出力端子ＯＵＴ
２に出力される。このとき、付加されているｎＭＯＳト
ランジスタＮ８が非導通状態に保持されているので、上
段の出力端子ＯＵＴ１がハイレベル、例えば、電源電圧
ＶＤＤレベルに保持される。これにより、上段の出力端
子ＯＵＴ１以降の各遅延素子の状態が変化せず、チャー
ジおよびディスチャージに伴う消費電力が低減される。
遅延制御信号入力端子ＳＡにハイレベルの信号が入力さ
れているとき、ｎＭＯＳトランジスタＮ８が導通状態に
保持され、本例の遅延素子は図１１に示す遅延素子と同
じ動作をする。
Ａにローレベルの信号が入力されているとき、ｎＭＯＳ
トランジスタＮ１が導通状態に保持され、上段の入力端
子ＩＮ１と下段の出力端子ＯＵＴ２が接続され、入力端
子ＩＮ１への入力信号がそのまま下段の出力端子ＯＵＴ
２に出力される。このとき、付加されているｎＭＯＳト
ランジスタＮ８が非導通状態に保持されているので、上
段の出力端子ＯＵＴ１がハイレベル、例えば、電源電圧
ＶＤＤレベルに保持される。これにより、上段の出力端
子ＯＵＴ１以降の各遅延素子の状態が変化せず、チャー
ジおよびディスチャージに伴う消費電力が低減される。
遅延制御信号入力端子ＳＡにハイレベルの信号が入力さ
れているとき、ｎＭＯＳトランジスタＮ８が導通状態に
保持され、本例の遅延素子は図１１に示す遅延素子と同
じ動作をする。
【０１５４】図３１は遅延素子のもう一つの構成例を示
している。本例の遅延素子は、図２９に示す遅延素子を
改良したものであり、信号伝搬禁止のためのｎＭＯＳト
ランジスタＮ８が付加されている。図示のように、本例
の遅延素子は、ｎＭＯＳトランジスタＮ８が付加された
点以外に、図２９に示す遅延素子とほぼ同じ構成を有す
る。ｎＭＯＳトランジスタＮ８を付加することにより、
遅延制御信号入力端子ＳＡにローレベルの信号が入力さ
れ、入力信号が導通状態にあるｎＭＯＳトランジスタＮ
１によりバイパスされ、下段の出力端子ＯＵＴ２に直接
出力される場合、ｎＭＯＳトランジスタＮ８が非導通状
態に保持され、上段の出力端子ＯＵＴ１をハイレベル、
例えば電源電圧ＶＤＤレベルに保持される。これに応じ
て、上段の出力端子ＯＵＴ１に接続された後続の各遅延
素子において、状態の変化がなく、消費電力の低減が実
現できる。
している。本例の遅延素子は、図２９に示す遅延素子を
改良したものであり、信号伝搬禁止のためのｎＭＯＳト
ランジスタＮ８が付加されている。図示のように、本例
の遅延素子は、ｎＭＯＳトランジスタＮ８が付加された
点以外に、図２９に示す遅延素子とほぼ同じ構成を有す
る。ｎＭＯＳトランジスタＮ８を付加することにより、
遅延制御信号入力端子ＳＡにローレベルの信号が入力さ
れ、入力信号が導通状態にあるｎＭＯＳトランジスタＮ
１によりバイパスされ、下段の出力端子ＯＵＴ２に直接
出力される場合、ｎＭＯＳトランジスタＮ８が非導通状
態に保持され、上段の出力端子ＯＵＴ１をハイレベル、
例えば電源電圧ＶＤＤレベルに保持される。これに応じ
て、上段の出力端子ＯＵＴ１に接続された後続の各遅延
素子において、状態の変化がなく、消費電力の低減が実
現できる。
【０１５５】遅延制御信号入力端子ＳＡにハイレベルの
制御信号が入力されているとき、ｎＭＯＳトランジスタ
Ｎ８が導通状態に保持され、本例の遅延素子は、図２９
に示す遅延素子と同様に動作する。
制御信号が入力されているとき、ｎＭＯＳトランジスタ
Ｎ８が導通状態に保持され、本例の遅延素子は、図２９
に示す遅延素子と同様に動作する。
【０１５６】以上説明したように、本実施例によれば、
遅延素子に状態変化禁止用のｎＭＯＳトランジスタＮ８
を付加して、遅延制御信号に応じてｎＭＯＳトランジス
タＮ８のオン／オフ状態を制御することにより、遅延制
御信号入力端子ＳＡがハイレベルに保持されていると
き、ｎＭＯＳトランジスタＮ８が非導通状態に保持さ
れ、上段の出力端子ＯＵＴ１が上段の入力端子ＩＮ１へ
の入力信号に応じて変化する。遅延制御信号入力端子Ｓ
Ａがローレベルに保持されているとき、上段の入力端子
ＩＮ１への入力信号が下段の出力端子ＯＵＴ２にバイパ
スされ、ｎＭＯＳトランジスタＮ８が非導通状態に保持
されているので、上段の出力端子ＯＵＴ１がプリチャー
ジされるが、ディスチャージされることなく、ハイレベ
ルに保持され、後段への信号の伝搬が止まり、後段の状
態変化に伴う不必要な消費電力が抑制できる。
遅延素子に状態変化禁止用のｎＭＯＳトランジスタＮ８
を付加して、遅延制御信号に応じてｎＭＯＳトランジス
タＮ８のオン／オフ状態を制御することにより、遅延制
御信号入力端子ＳＡがハイレベルに保持されていると
き、ｎＭＯＳトランジスタＮ８が非導通状態に保持さ
れ、上段の出力端子ＯＵＴ１が上段の入力端子ＩＮ１へ
の入力信号に応じて変化する。遅延制御信号入力端子Ｓ
Ａがローレベルに保持されているとき、上段の入力端子
ＩＮ１への入力信号が下段の出力端子ＯＵＴ２にバイパ
スされ、ｎＭＯＳトランジスタＮ８が非導通状態に保持
されているので、上段の出力端子ＯＵＴ１がプリチャー
ジされるが、ディスチャージされることなく、ハイレベ
ルに保持され、後段への信号の伝搬が止まり、後段の状
態変化に伴う不必要な消費電力が抑制できる。
【０１５７】
【発明の効果】以上説明したように、本発明の遅延回路
およびそれを用いた発振回路によれば、遅延素子の遅延
量が小さく、遅延時間をより細かく制御できる。また、
遅延回路の最大遅延量が遅延素子の段数を増減させるこ
とで対処でき、チップ上信号の入出力位置が固定でき、
最小遅延時間に影響を与えることなく最大遅延時間を設
定でき、ディジタル制御信号により遅延時間を制御で
き、制御信号に対する遅延量の線型特性がよく、ノイズ
に強いという利点がある。また、本発明によれば、可変
遅延回路を構成するための選択回路を１トランジスタに
より実現でき、回路構成の簡単化を実現でき、遅延量の
線型特性を改善実現でき、かつ、遅延量を制御する遅延
制御信号の生成回路の構成を簡単化できる。また、本発
明の遅延回路により構成された発振回路において、細か
いステップ幅で発振周波数およびデューティ比を調整で
き、発振周波数およびデューティ比両方を制御できる発
振回路を実現できる。さらに、本発明によれば、遅延素
子において回路規模を増大させることなく、消費電力を
低減できる利点がある。
およびそれを用いた発振回路によれば、遅延素子の遅延
量が小さく、遅延時間をより細かく制御できる。また、
遅延回路の最大遅延量が遅延素子の段数を増減させるこ
とで対処でき、チップ上信号の入出力位置が固定でき、
最小遅延時間に影響を与えることなく最大遅延時間を設
定でき、ディジタル制御信号により遅延時間を制御で
き、制御信号に対する遅延量の線型特性がよく、ノイズ
に強いという利点がある。また、本発明によれば、可変
遅延回路を構成するための選択回路を１トランジスタに
より実現でき、回路構成の簡単化を実現でき、遅延量の
線型特性を改善実現でき、かつ、遅延量を制御する遅延
制御信号の生成回路の構成を簡単化できる。また、本発
明の遅延回路により構成された発振回路において、細か
いステップ幅で発振周波数およびデューティ比を調整で
き、発振周波数およびデューティ比両方を制御できる発
振回路を実現できる。さらに、本発明によれば、遅延素
子において回路規模を増大させることなく、消費電力を
低減できる利点がある。
【図１】本発明に係る遅延回路の第１の実施例を示す回
路図である。
路図である。
【図２】第１の実施例の遅延素子の回路図である。
【図３】第１の実施例の遅延回路の波形図である。
【図４】本発明に係る遅延回路の第２の実施例を示す回
路図である。
路図である。
【図５】第２の実施例の遅延素子の回路図である。
【図６】第２の実施例の遅延回路の波形図である。
【図７】遅延素子の遅延時間を示す波形図である。
【図８】本発明に係る遅延回路の第３の実施例を示す回
路図である。
路図である。
【図９】本発明に係る遅延回路の第４の実施例を示す回
路図である。
路図である。
【図１０】本発明に係る遅延回路の第５の実施例を示す
回路図である。
回路図である。
【図１１】第５の実施例の遅延回路を構成する遅延素子
の回路図である。
の回路図である。
【図１２】遅延制御信号生成回路の回路図である。
【図１３】遅延信号生成素子の回路図である。
【図１４】遅延制御信号生成回路の波形図である。
【図１５】遅延制御信号生成回路の他の回路例である。
【図１６】ラッチ回路とＮＡＮＤゲートからなる遅延制
御信号生成素子の回路図である。
御信号生成素子の回路図である。
【図１７】ラッチ回路の構成を示す回路図である。
【図１８】遅延制御信号生成回路の波形図である。
【図１９】遅延信号生成素子の他の構成例を示す回路図
である。
である。
【図２０】遅延信号生成素子の他の構成例を示す回路図
である。
である。
【図２１】本発明に係る発振回路の第１の実施例を示す
回路図である。
回路図である。
【図２２】発振回路の波形図である。
【図２３】本発明に係る発振回路の第１の実施例を示す
回路図である。
回路図である。
【図２４】本発明に係る発振回路の第２の実施例を示す
回路図である。
回路図である。
【図２５】本発明に係る発振回路の第３の実施例を示す
回路図である。
回路図である。
【図２６】本発明に係る発振回路の第４の実施例を示す
回路図である。
回路図である。
【図２７】ドミノインバータからなる遅延素子の一例を
示す回路図である。
示す回路図である。
【図２８】ドミノインバータからなる遅延素子の他の例
を示す回路図である。
を示す回路図である。
【図２９】ドミノインバータからなる上下二段の遅延素
子の一例を示す回路図である。
子の一例を示す回路図である。
【図３０】ドミノインバータからなる上下二段の遅延素
子の改良例を示す回路図である。
子の改良例を示す回路図である。
【図３１】ドミノインバータからなる上下二段の遅延素
子の他の改良例である。
子の他の改良例である。
【図３２】従来の可変遅延回路の回路図である。
【図３３】従来の周波数可変発振回路の回路図である。
【図３４】ＤＡＣとＶＣＯからなる従来の周波数可変発
振回路の回路図である。
振回路の回路図である。
【図３５】スイッチと容量素子からなる従来の周波数可
変発振回路の回路図である。
変発振回路の回路図である。
【図３６】インバータからなる従来の遅延素子の回路図
である。
である。
【図３７】従来の遅延素子の遅延時間を示す波形図であ
る。
る。
ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎ，ＤＬＹ１Ａ，ＤＬ
Ｙ２Ａ，…，ＤＬＹｎＡ，ＤＬＹ１Ｂ，ＤＬＹ２Ｂ，
…，ＤＬＹｎＢ…遅延素子、ＳＥＬ１，ＳＥＬ２，…，
ＳＥＬｎ…セレクタ、ＤＬＹ１ａ，ＤＬＹ１ｂ，ＤＬＹ
２ａ，ＤＬＹ２ｂ，…，ＤＬＹｎａ，ＤＬＹｎｂ，ＤＬ
ＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎ…遅延素子、Ｃ
１，Ｃ２，…，Ｃｎ、ＣＳ１，ＣＳ２，…，ＣＳｎ…遅
延制御信号生成素子、ＳＲＬＡＴ１，ＳＲＬＡＴ２…ラ
ッチ回路、Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７
…ｐＭＯＳトランジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ
５，Ｎ６，Ｎ７，Ｎ８…ｎＭＯＳトランジスタ、ＶＤＤ
…電源電圧、ＧＮＤ…接地電位。
Ｙ２Ａ，…，ＤＬＹｎＡ，ＤＬＹ１Ｂ，ＤＬＹ２Ｂ，
…，ＤＬＹｎＢ…遅延素子、ＳＥＬ１，ＳＥＬ２，…，
ＳＥＬｎ…セレクタ、ＤＬＹ１ａ，ＤＬＹ１ｂ，ＤＬＹ
２ａ，ＤＬＹ２ｂ，…，ＤＬＹｎａ，ＤＬＹｎｂ，ＤＬ
ＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎ…遅延素子、Ｃ
１，Ｃ２，…，Ｃｎ、ＣＳ１，ＣＳ２，…，ＣＳｎ…遅
延制御信号生成素子、ＳＲＬＡＴ１，ＳＲＬＡＴ２…ラ
ッチ回路、Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７
…ｐＭＯＳトランジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ
５，Ｎ６，Ｎ７，Ｎ８…ｎＭＯＳトランジスタ、ＶＤＤ
…電源電圧、ＧＮＤ…接地電位。
Claims (45)
- 【請求項１】第１または第２のレベルをとる入力信号を
所定の時間だけ遅延させて出力する遅延回路であって、 制御信号を受けて、当該制御信号に応じて第１のノード
を第１のレベルに保持する第１の保持手段と、 上記制御信号に応じて、第２のノードを第２のレベルに
保持する第２の保持手段と、 入力信号を受けて、当該入力信号が上記第２のレベルか
ら上記第１のレベルに切り換わったとき、上記第１のノ
ードを上記第１のレベルから上記第２のレベルに切り換
える第１の切り換え手段と、 上記第１のノードのレベル変化に応じて、上記第２のノ
ードを上記第２のレベルから上記第１のレベルに切り換
え、当該第２のノードの信号を出力する第２の切り換え
手段とを有する遅延回路。 - 【請求項２】上記第１の保持手段は、上記第１のレベル
を供給する第１の電源と上記第１のノード間に接続さ
れ、上記制御信号に応じてオン／オフ状態が制御され、
導通時に上記第１のノードを第１のレベルに保持する第
１の第１導電型トランジスタを有し、 上記第２の保持手段は、上記第２のレベルを供給する第
２の電源と上記第２のノード間に接続され、上記制御信
号に応じてオン／オフ状態が制御され、導通時に上記第
２のノードを第２のレベルに保持する第１の第２導電型
トランジスタを有し、 上記第１の切り換え手段は、上記第２の電源と上記第１
のノード間に接続され、上記入力信号を受けて、当該入
力信号に応じてオン／オフ状態が制御され、上記入力信
号が上記第２のレベルから上記第１のレベルに切り換わ
ったとき、非導通状態から導通状態に切り換わり、上記
第１のノードを上記第１のレベルから上記第２のレベル
に切り替える第２の第２導電型トランジスタを有し、 上記第２の切り換え手段は、上記第１の電源と上記第２
のノード間に接続され、上記第１のノードのレベル変化
に応じてオン／オフ状態が制御され、上記第１のノード
が上記第１のレベルから上記第２のレベルに変化したと
き、非導通状態から導通状態に切り換わり、上記第２の
ノードを上記第２のレベルから上記第１のレベルに切り
換える第２の第１導電型トランジスタを有し、 上記第１の保持手段をなす第１の第１導電型トランジス
タの駆動能力が上記第１の切り換え手段をなす第２の第
２導電型トランジスタより大きく設定され、上記第２の
保持手段をなす第１の第２導電型トランジスタの駆動能
力が上記第２の切り換え手段をなす第２の第１導電型ト
ランジスタより大きく設定されている請求項１記載の遅
延回路。 - 【請求項３】上記第１の保持手段は、上記第１の電源と
上記第１のノード間に接続され、上記制御信号に応じて
オン／オフ状態が制御され、導通時に上記第１のノード
を第１のレベルに保持する第１の第１導電型トランジス
タを有し、 上記第２の保持手段は、上記第２の電源と上記第２のノ
ード間に接続され、上記制御信号に応じてオン／オフ状
態が制御され、導通時に上記第２のノードを第２のレベ
ルに保持する第１の第２導電型トランジスタを有し、 上記第１の切り換え手段は、上記第２の電源と上記第１
のノード間に直列に接続されている第２の第２導電型ト
ランジスタと第３の第２導電型トランジスタとを有し、
上記第２の第２導電型トランジスタは上記入力信号を受
けて、当該入力信号に応じてオン／オフ状態状態が制御
され、上記入力信号が上記第１のレベルに保持されてい
るとき導通状態に設定され、上記第３の第２導電型トラ
ンジスタは上記制御信号に応じてオン／オフ状態が制御
され、上記第１の保持手段をなす上記第１の第１導電型
トランジスタと逆のオン／オフ状態に設定され、当該第
２および第３の第２導電型トランジスタが導通状態に設
定されたとき、上記第１のノードが上記第１のレベルか
ら上記第２のレベルに切り替えられ、 上記第２の切り換え手段は、上記第１の電源と上記第２
のノード間に直列に接続されている第２の第１導電型ト
ランジスタと第３の第１導電型トランジスタとを有し、
上記第２の第１導電型トランジスタは上記第１のノード
のレベルに応じてオン／オフ状態が制御され、上記第１
のノードが上記第２のレベルに保持されているとき導通
状態に設定され、上記第３の第１導電型トランジスタは
上記制御信号に応じてオン／オフ状態が制御され、上記
第２の保持手段をなす上記第１の第２導電型トランジス
タと逆のオン／オフ状態に設定され、当該第２および第
３の第１導電型トランジスタが導通状態に設定されたと
き、上記第２のノードが上記第２のレベルから上記第１
のレベルに切り換えられる請求項１記載の遅延回路。 - 【請求項４】少なくとも二つの遅延素子が直列に接続さ
れ、第１または第２のレベルをとる遅延入力信号を所定
の時間だけ遅延させて出力する遅延回路であって、 上記各遅延素子は制御信号を受けて、当該制御信号に応
じて第１のノードを第１のレベルに保持する第１の保持
手段と、 上記制御信号に応じて、第２のノードを第２のレベルに
保持する第２の保持手段と、 入力信号を受けて、当該入力信号が上記第２のレベルか
ら上記第１のレベルに切り換わったとき、上記第１のノ
ードを上記第１のレベルから上記第２のレベルに切り換
える第１の切り換え手段と、 上記第１のノードのレベル変化に応じて、上記第２のノ
ードを上記第２のレベルから上記第１のレベルに切り換
え、当該第２のノードの信号を後段の遅延素子の入力信
号として後段の遅延素子に出力する第２の切り換え手段
とを有し、 上記遅延入力信号は初段の遅延素子の入力信号として初
段の遅延素子に入力され、さらに各遅延素子の上記制御
信号として各遅延素子に入力される遅延回路。 - 【請求項５】上記第１の保持手段は、上記第１の電源と
上記第１のノード間に接続され、上記制御信号に応じて
オン／オフ状態が制御され、導通時に上記第１のノード
を第１のレベルに保持する第１の第１導電型トランジス
タを有し、 上記第２の保持手段は、上記第２の電源と上記第２のノ
ード間に接続され、上記制御信号に応じてオン／オフ状
態が制御され、導通時に上記第２のノードを第２のレベ
ルに保持する第１の第２導電型トランジスタを有し、 上記第１の切り換え手段は、上記第２の電源と上記第１
のノード間に接続され、上記入力信号を受けて、当該入
力信号に応じてオン／オフ状態が制御され、上記入力信
号が上記第２のレベルから上記第１のレベルに切り換わ
ったとき、非導通状態から導通状態に切り換わり、上記
第１のノードを上記第１のレベルから上記第２のレベル
に切り替える第２の第２導電型トランジスタを有し、 上記第２の切り換え手段は、上記第１の電源と上記第２
のノード間に接続され、上記第１のノードのレベル変化
に応じてオン／オフ状態が制御され、上記第１のノード
が上記第１のレベルから上記第２のレベルに変化したと
き、非導通状態から導通状態に切り換わり、上記第２の
ノードを上記第２のレベルから上記第１のレベルに切り
換える第２の第１導電型トランジスタを有し、 上記第１の保持手段をなす第１の第１導電型トランジス
タの駆動能力が上記第１の切り換え手段をなす第２の第
２導電型トランジスタより大きく設定され、上記第２の
保持手段をなす第１の第２導電型トランジスタの駆動能
力が上記第２の切り換え手段をなす第２の第１導電型ト
ランジスタより大きく設定されている請求項４記載の遅
延回路。 - 【請求項６】上記第１の保持手段は、上記第１の電源と
上記第１のノード間に接続され、上記制御信号に応じて
オン／オフ状態が制御され、導通時に上記第１のノード
を第１のレベルに保持する第１の第１導電型トランジス
タを有し、 上記第２の保持手段は、上記第２の電源と上記第２のノ
ード間に接続され、上記制御信号に応じてオン／オフ状
態が制御され、導通時に上記第２のノードを第２のレベ
ルに保持する第１の第２導電型トランジスタを有し、 上記第１の切り換え手段は、上記第２の電源と上記第１
のノード間に直列に接続されている第２の第２導電型ト
ランジスタと第３の第２導電型トランジスタとを有し、
上記第２の第２導電型トランジスタは上記入力信号を受
けて、当該入力信号に応じてオン／オフ状態状態が制御
され、上記入力信号が上記第１のレベルに保持されてい
るとき導通状態に設定され、上記第３の第２導電型トラ
ンジスタは上記制御信号に応じてオン／オフ状態が制御
され、上記第１の保持手段をなす上記第１の第１導電型
トランジスタと逆のオン／オフ状態に設定され、当該第
２および第３の第２導電型トランジスタが導通状態に設
定されたとき、上記第１のノードが上記第１のレベルか
ら上記第２のレベルに切り替えられ、 上記第２の切り換え手段は、上記第１の電源と上記第２
のノード間に直列に接続されている第２の第１導電型ト
ランジスタと第３の第１導電型トランジスタとを有し、
上記第２の第１導電型トランジスタは上記第１のノード
のレベルに応じてオン／オフ状態が制御され、上記第１
のノードが上記第２のレベルに保持されているとき導通
状態に設定され、上記第３の第１導電型トランジスタは
上記制御信号に応じてオン／オフ状態が制御され、上記
第２の保持手段をなす上記第１の第２導電型トランジス
タと逆のオン／オフ状態に設定され、当該第２および第
３の第１導電型トランジスタが導通状態に設定されたと
き、上記第２のノードが上記第２のレベルから上記第１
のレベルに切り換えられる請求項４記載の遅延回路。 - 【請求項７】制御信号に応じて遅延時間が設定される遅
延回路であって、 第１の入力端子の入力信号を所定の時間で遅延して第１
の出力端子に出力させる第１の遅延素子と、 上記制御信号に応じて、上記第１の遅延素子の出力信号
と第２の入力端子の入力信号の何れかを選択して出力す
る選択手段と、 上記選択手段の出力信号を所定の時間で遅延して第２の
出力端子に出力させる第２の遅延素子とからなる基本回
路を複数段有し、 前段の基本回路の上記第１の出力端子は、後段の基本回
路の上記第１の入力端子に接続され、前段の基本回路の
上記第２の入力端子は、後段の基本回路の上記第２の出
力端子に接続されている遅延回路。 - 【請求項８】制御信号に応じて遅延時間が設定される遅
延回路であって、 第１の入力端子の入力信号を反転して第１のノードに出
力する第１の反転手段と、 上記第１のノードの信号を反転して第１の出力端子に出
力する第２の反転手段と、 第２の入力端子の入力信号を反転して第２のノードに出
力する第３の反転手段と、 上記第２のノードの信号を反転して出力する第４の反転
手段と、 上記第１の入力端子と第２の出力端子との間に接続さ
れ、第１の制御信号に応じてオン／オフ状態が制御され
る第１のスイッチと、 上記第１と第２のノード間に接続され、第２の制御信号
に応じてオン／オフ状態が制御される第２のスイッチと
からなる遅延素子を複数段有し、 前段の遅延素子の上記第１の出力端子は、後段の遅延素
子の上記第１の入力端子に接続され、前段の遅延素子の
上記第２の入力端子は、後段の遅延素子の上記第２の出
力端子に接続されて構成されている遅延回路。 - 【請求項９】上記第１の反転手段は、ゲートが上記第１
の入力端子に接続され、ソースが第１の電源に接続さ
れ、ドレインが上記第１のノードに接続されている第１
導電型絶縁ゲート型電界効果トランジスタと、 ゲートがプリチャージ制御信号の入力端子に接続され、
ドレインが上記第１のノードに接続され、ソースが第２
の電源に接続され、駆動能力が上記第１導電型絶縁ゲー
ト型電界効果トランジスタより大きい第２導電型絶縁ゲ
ート型電界効果トランジスタとにより構成されている請
求項８記載の遅延回路。 - 【請求項１０】上記プリチャージ制御信号は初段の遅延
素子に入力される入力信号である請求項９記載の遅延回
路。 - 【請求項１１】上記第１の反転手段は、ソースが第１の
電源に接続され、ゲートがプリチャージ制御信号の入力
端子に接続されている第１の第１導電型絶縁ゲート型電
界効果トランジスタと、 ソースが上記第１の第１導電型絶縁ゲート型電界効果ト
ランジスタのドレインに接続され、ドレインが上記第１
のノードに接続され、ゲートが上記第１の入力端子に接
続されている第２の第１導電型絶縁ゲート型電界効果ト
ランジスタと、ドレインが上記第１のノードに接続さ
れ、ソースが第２の電源に接続され、ゲートが上記プリ
チャージ制御信号の入力端子に接続されている第２導電
型絶縁ゲート型電界効果トランジスタとにより構成され
ている請求項８記載の遅延回路。 - 【請求項１２】上記プリチャージ制御信号は初段の遅延
素子に入力される入力信号である請求項１１記載の遅延
回路。 - 【請求項１３】上記第２の反転手段は、ソースが第１の
電源に接続され、ドレインが上記第１の出力端子に接続
され、ゲートがプリチャージ制御信号の反転信号の入力
端子に接続されている第１導電型絶縁ゲート型電界効果
トランジスタと、 ドレインが上記第１の出力端子に接続され、ソースが第
２の電源に接続され、ゲートが上記第１のノードに接続
され、駆動能力が上記第１導電型絶縁ゲート型電界効果
トランジスタより小さい第２導電型絶縁ゲート型電界効
果トランジスタとにより構成されている請求項８記載の
遅延回路。 - 【請求項１４】上記プリチャージ制御信号は初段の遅延
素子に入力される入力信号である請求項１３記載の遅延
回路。 - 【請求項１５】上記第２の反転手段は、ソースが第１の
電源に接続され、ドレインが上記第１の出力端子に接続
され、ゲートがプリチャージ制御信号の反転信号の入力
端子に接続されている第１導電型絶縁ゲート型電界効果
トランジスタと、 ドレインが上記第１の出力端子に接続され、ゲートが上
記第１のノードに接続されている第１の第２導電型絶縁
ゲート型電界効果トランジスタと、 ドレインが上記第１の第２導電型絶縁ゲート型電界効果
トランジスタのソースに接続され、ソースが第２の電源
に接続され、ゲートが上記プリチャージ制御信号の反転
信号の入力端子に接続されている第２の第２導電型絶縁
ゲート型電界効果トランジスタとにより構成されている
請求項８記載の遅延回路。 - 【請求項１６】上記プリチャージ制御信号は初段の遅延
素子に入力される入力信号である請求項１５記載の遅延
回路。 - 【請求項１７】上記第３の反転手段は、ゲートが上記第
２の入力端子に接続され、ソースが第１の電源に接続さ
れ、ドレインが上記第２のノードに接続されている第１
導電型絶縁ゲート型電界効果トランジスタと、 ゲートがプリチャージ制御信号の入力端子に接続され、
ドレインが上記第２のノードに接続され、ソースが第２
の電源に接続され、駆動能力が上記第１導電型絶縁ゲー
ト型電界効果トランジスタより大きい第２導電型絶縁ゲ
ート型電界効果トランジスタとにより構成されている請
求項８記載の遅延回路。 - 【請求項１８】上記プリチャージ制御信号は初段の遅延
素子に入力される入力信号である請求項１７記載の遅延
回路。 - 【請求項１９】上記第３の反転手段は、ソースが第１の
電源に接続され、ゲートがプリチャージ制御信号の入力
端子に接続されている第１の第１導電型絶縁ゲート型電
界効果トランジスタと、 ソースが上記第１の第１導電型絶縁ゲート型電界効果ト
ランジスタのドレインに接続され、ドレインが上記第２
のノードに接続され、ゲートが上記第２の入力端子に接
続されている第２の第１導電型絶縁ゲート型電界効果ト
ランジスタと、ドレインが上記第２のノードに接続さ
れ、ソースが第２の電源に接続され、ゲートが上記プリ
チャージ制御信号の入力端子に接続されている第２導電
型絶縁ゲート型電界効果トランジスタとにより構成され
ている請求項８記載の遅延回路。 - 【請求項２０】上記プリチャージ制御信号は初段の遅延
素子に入力される入力信号である請求項１９記載の遅延
回路。 - 【請求項２１】上記第４の反転手段は、ソースが第１の
電源に接続され、ドレインが上記第２の出力端子に接続
され、ゲートがプリチャージ制御信号の反転信号の入力
端子に接続されている第１導電型絶縁ゲート型電界効果
トランジスタと、 ドレインが上記第２の出力端子に接続され、ソースが第
２の電源に接続され、ゲートが上記第２のノードに接続
され、駆動能力が上記第１導電型絶縁ゲート型電界効果
トランジスタより小さい第２導電型絶縁ゲート型電界効
果トランジスタとにより構成されている請求項８記載の
遅延回路。 - 【請求項２２】上記プリチャージ制御信号は初段の遅延
素子に入力される入力信号である請求項２１記載の遅延
回路。 - 【請求項２３】上記第４の反転手段は、ソースが第１の
電源に接続され、ドレインが上記第２の出力端子に接続
され、ゲートがプリチャージ制御信号の反転信号の入力
端子に接続されている第１導電型絶縁ゲート型電界効果
トランジスタと、 ドレインが上記第２の出力端子に接続され、ゲートが上
記第２のノードに接続されている第１の第２導電型絶縁
ゲート型電界効果トランジスタと、 ドレインが上記第１の第２導電型絶縁ゲート型電界効果
トランジスタのソースに接続され、ソースが第２の電源
に接続され、ゲートが上記プリチャージ制御信号の反転
信号の入力端子に接続されている第２の第２導電型絶縁
ゲート型電界効果トランジスタとにより構成されている
請求項８記載の遅延回路。 - 【請求項２４】上記プリチャージ制御信号は初段の遅延
素子に入力される入力信号である請求項２３記載の遅延
回路。 - 【請求項２５】上記第１のスイッチは、ゲートに上記第
１の制御信号が印加され、拡散層がそれぞれ上記第１の
入力端子と第２の出力端子に接続されているトランジス
タにより構成されている請求項８記載の遅延回路。 - 【請求項２６】上記第２のスイッチは、ゲートに上記第
２の制御信号が印加され、拡散層がそれぞれ上記第１と
第２のノードに接続されているトランジスタにより構成
されている請求項８記載の遅延回路。 - 【請求項２７】上記第２の反転手段に接続され、上記第
１の制御信号を受けて、上記第１のスイッチが導通状態
に設定されているとき、上記第１の出力端子を所定のレ
ベルに保持する保持手段を有する請求項８記載の遅延回
路。 - 【請求項２８】制御信号を受けて、複数の遅延素子が直
列接続して構成された遅延回路に遅延時間を制御する遅
延制御信号を出力する遅延制御信号生成回路を有する遅
延回路であって、 上記遅延制御信号生成回路は、前段および後段の遅延素
子に入力される遅延制御信号と上記制御信号を受けて、
これらの信号に応じて出力する遅延制御信号のレベルを
設定する遅延回路。 - 【請求項２９】遅延回路の出力信号を入力側に帰還させ
て、当該遅延回路の遅延時間に応じた発振周波数で発振
する発振回路であって、 上記遅延回路は複数の遅延素子が直列に接続して構成さ
れ、各遅延素子は制御信号を受けて、当該制御信号に応
じて第１のノードを第１のレベルに保持する第１の保持
手段と、 上記制御信号に応じて、第２のノードを第２のレベルに
保持する第２の保持手段と、 入力信号を受けて、当該入力信号が上記第１のレベルか
ら上記第２のレベルに切り換わったとき、上記第１のノ
ードを上記第１のレベルから上記第２のレベルに切り換
える第１の切り換え手段と、 上記第１のノードのレベル変化に応じて、上記第２のノ
ードを上記第２のレベルから上記第１のレベルに切り換
え、当該第２のノードの信号を後段の遅延素子の入力信
号として後段の遅延素子に出力する第２の切り換え手段
とにより構成され、 最終段の遅延素子の出力信号を反転して、反転信号を初
段の遅延素子の入力信号として初段の遅延素子に入力す
る反転手段を有し、当該初段の遅延素子の入力信号は、
各遅延素子の上記制御信号として、各遅延素子に供給さ
れる発振回路。 - 【請求項３０】上記第１の保持手段は、上記第１の電源
と上記第１のノード間に接続され、上記制御信号に応じ
てオン／オフ状態が制御され、導通時に上記第１のノー
ドを第１のレベルに保持する第１の第１導電型トランジ
スタを有し、 上記第２の保持手段は、上記第２の電源と上記第２のノ
ード間に接続され、上記制御信号に応じてオン／オフ状
態が制御され、導通時に上記第２のノードを第２のレベ
ルに保持する第１の第２導電型トランジスタを有し、 上記第１の切り換え手段は、上記第２の電源と上記第１
のノード間に接続され、上記入力信号を受けて、当該入
力信号に応じてオン／オフ状態が制御され、上記入力信
号が上記第２のレベルから上記第１のレベルに切り換わ
ったとき、非導通状態から導通状態に切り換わり、上記
第１のノードを上記第１のレベルから上記第２のレベル
に切り替える第２の第２導電型トランジスタを有し、 上記第２の切り換え手段は、上記第１の電源と上記第２
のノード間に接続され、上記第１のノードのレベル変化
に応じてオン／オフ状態が制御され、上記第１のノード
が上記第１のレベルから上記第２のレベルに変化したと
き、非導通状態から導通状態に切り換わり、上記第２の
ノードを上記第２のレベルから上記第１のレベルに切り
換える第２の第１導電型トランジスタを有し、 上記第１の保持手段をなす第１の第１導電型トランジス
タの駆動能力が上記第１の切り換え手段をなす第２の第
２導電型トランジスタより大きく設定され、上記第２の
保持手段をなす第１の第２導電型トランジスタの駆動能
力が上記第２の切り換え手段をなす第２の第１導電型ト
ランジスタより大きく設定されている請求項２９記載の
発振回路。 - 【請求項３１】上記第１の保持手段は、上記第１の電源
と上記第１のノード間に接続され、上記制御信号に応じ
てオン／オフ状態が制御され、導通時に上記第１のノー
ドを第１のレベルに保持する第１の第１導電型トランジ
スタを有し、 上記第２の保持手段は、上記第２の電源と上記第２のノ
ード間に接続され、上記制御信号に応じてオン／オフ状
態が制御され、導通時に上記第２のノードを第２のレベ
ルに保持する第１の第２導電型トランジスタを有し、 上記第１の切り換え手段は、上記第２の電源と上記第１
のノード間に直列に接続されている第２の第２導電型ト
ランジスタと第３の第２導電型トランジスタとを有し、
上記第２の第２導電型トランジスタは上記入力信号を受
けて、当該入力信号に応じてオン／オフ状態状態が制御
され、上記入力信号が上記第１のレベルに保持されてい
るとき導通状態に設定され、上記第３の第２導電型トラ
ンジスタは上記制御信号に応じてオン／オフ状態が制御
され、上記第１の保持手段をなす上記第１の第１導電型
トランジスタと逆のオン／オフ状態に設定され、当該第
２および第３の第２導電型トランジスタが導通状態に設
定されたとき、上記第１のノードが上記第１のレベルか
ら上記第２のレベルに切り替えられ、 上記第２の切り換え手段は、上記第１の電源と上記第２
のノード間に直列に接続されている第２の第１導電型ト
ランジスタと第３の第１導電型トランジスタとを有し、
上記第２の第１導電型トランジスタは上記第１のノード
のレベルに応じてオン／オフ状態が制御され、上記第１
のノードが上記第２のレベルに保持されているとき導通
状態に設定され、上記第３の第１導電型トランジスタは
上記制御信号に応じてオン／オフ状態が制御され、上記
第２の保持手段をなす上記第１の第２導電型トランジス
タと逆のオン／オフ状態に設定され、当該第２および第
３の第１導電型トランジスタが導通状態に設定されたと
き、上記第２のノードが上記第２のレベルから上記第１
のレベルに切り換えられる請求項２９記載の発振回路。 - 【請求項３２】遅延回路の出力信号を入力側に帰還さ
せ、制御信号に応じて発振周波数が制御される発振回路
であって、 上記遅延回路は複数の基本回路が直列接続して構成さ
れ、各基本回路は、第１の入力端子の入力信号を所定の
時間で遅延して第１の出力端子に出力させる第１の遅延
素子と、上記制御信号に応じて、上記第１の遅延素子の
出力信号と第２の入力端子の入力信号の何れかを選択し
て出力する選択手段と、上記選択手段の出力信号を所定
の時間で遅延して第２の出力端子に出力させる第２の遅
延素子を有し、 前段の基本回路の上記第１の出力端子は、後段の基本回
路の上記第１の入力端子に接続され、前段の基本回路の
上記第２の入力端子は、後段の基本回路の上記第２の出
力端子に接続され、最終段の基本回路の上記第１の出力
端子は、上記第２の入力端子に接続され、且つ、 初段の基本回路の上記第２の出力端子の出力信号を反転
して、反転信号を上記初段の基本回路の上記第１の入力
端子に入力する反転手段を有する発振回路。 - 【請求項３３】遅延回路の出力信号を入力側に帰還さ
せ、制御信号に応じて発振周波数が制御される発振回路
であって、 上記遅延回路は複数の遅延素子が直列接続して構成さ
れ、各遅延素子は、第１の入力端子の入力信号を反転し
て第１のノードに出力する第１の反転手段と、上記第１
のノードの信号を反転して第１の出力端子に出力する第
２の反転手段と、第２の入力端子の入力信号を反転して
第２のノードに出力する第３の反転手段と、上記第２の
ノードの信号を反転して出力する第４の反転手段と、上
記第１の入力端子と第２の出力端子との間に接続され、
第１の制御信号に応じてオン／オフ状態が制御される第
１のスイッチと、上記第１と第２のノード間に接続さ
れ、第２の制御信号に応じてオン／オフ状態が制御され
る第２のスイッチとを有し、 前段の遅延素子の上記第１の出力端子は、後段の遅延素
子の上記第１の入力端子に接続され、前段の遅延素子の
上記第２の入力端子は、後段の遅延素子の上記第２の出
力端子に接続され、 初段の遅延素子の上記第２の出力端子の出力信号を反転
して、反転信号を上記初段の遅延素子の上記第１の入力
端子に入力する反転手段を有する発振回路。 - 【請求項３４】上記第１の反転手段は、ゲートが上記第
１の入力端子に接続され、ソースが第１の電源に接続さ
れ、ドレインが上記第１のノードに接続されている第１
導電型絶縁ゲート型電界効果トランジスタと、 ゲートがプリチャージ制御信号の入力端子に接続され、
ドレインが上記第１のノードに接続され、ソースが第２
の電源に接続され、駆動能力が上記第１導電型絶縁ゲー
ト型電界効果トランジスタより大きい第２導電型絶縁ゲ
ート型電界効果トランジスタとにより構成されている請
求項３３記載の発振回路。 - 【請求項３５】上記第１の反転手段は、ソースが第１の
電源に接続され、ゲートがプリチャージ制御信号の入力
端子に接続されている第１の第１導電型絶縁ゲート型電
界効果トランジスタと、 ソースが上記第１の第１導電型絶縁ゲート型電界効果ト
ランジスタのドレインに接続され、ドレインが上記第１
のノードに接続され、ゲートが上記第１の入力端子に接
続されている第２の第１導電型絶縁ゲート型電界効果ト
ランジスタと、ドレインが上記第１のノードに接続さ
れ、ソースが第２の電源に接続され、ゲートが上記プリ
チャージ制御信号の入力端子に接続されている第２導電
型絶縁ゲート型電界効果トランジスタとにより構成され
ている請求項３３記載の発振回路。 - 【請求項３６】上記第２の反転手段は、ソースが第１の
電源に接続され、ドレインが上記第１の出力端子に接続
され、ゲートがプリチャージ制御信号の反転信号の入力
端子に接続されている第１導電型絶縁ゲート型電界効果
トランジスタと、 ドレインが上記第１の出力端子に接続され、ソースが第
２の電源に接続され、ゲートが上記第１のノードに接続
され、駆動能力が上記第１導電型絶縁ゲート型電界効果
トランジスタより小さい第２導電型絶縁ゲート型電界効
果トランジスタとにより構成されている請求項３３記載
の発振回路。 - 【請求項３７】上記第２の反転手段は、ソースが第１の
電源に接続され、ドレインが上記第１の出力端子に接続
され、ゲートがプリチャージ制御信号の反転信号の入力
端子に接続されている第１導電型絶縁ゲート型電界効果
トランジスタと、 ドレインが上記第１の出力端子に接続され、ゲートが上
記第１のノードに接続されている第１の第２導電型絶縁
ゲート型電界効果トランジスタと、 ドレインが上記第１の第２導電型絶縁ゲート型電界効果
トランジスタのソースに接続され、ソースが第２の電源
に接続され、ゲートが上記プリチャージ制御信号の反転
信号の入力端子に接続されている第２の第２導電型絶縁
ゲート型電界効果トランジスタとにより構成されている
請求項３３記載の発振回路。 - 【請求項３８】上記第３の反転手段は、ゲートが上記第
２の入力端子に接続され、ソースが第１の電源に接続さ
れ、ドレインが上記第２のノードに接続されている第１
導電型絶縁ゲート型電界効果トランジスタと、 ゲートがプリチャージ制御信号の入力端子に接続され、
ドレインが上記第２のノードに接続され、ソースが第２
の電源に接続され、駆動能力が上記第１導電型絶縁ゲー
ト型電界効果トランジスタより大きい第２導電型絶縁ゲ
ート型電界効果トランジスタとにより構成されている請
求項３３記載の発振回路。 - 【請求項３９】上記第３の反転手段は、ソースが第１の
電源に接続され、ゲートがプリチャージ制御信号の入力
端子に接続されている第１の第１導電型絶縁ゲート型電
界効果トランジスタと、 ソースが上記第１の第１導電型絶縁ゲート型電界効果ト
ランジスタのドレインに接続され、ドレインが上記第２
のノードに接続され、ゲートが上記第２の入力端子に接
続されている第２の第１導電型絶縁ゲート型電界効果ト
ランジスタと、ドレインが上記第２のノードに接続さ
れ、ソースが第２の電源に接続され、ゲートが上記プリ
チャージ制御信号の入力端子に接続されている第２導電
型絶縁ゲート型電界効果トランジスタとにより構成され
ている請求項３３記載の発振回路。 - 【請求項４０】上記第４の反転手段は、ソースが第１の
電源に接続され、ドレインが上記第２の出力端子に接続
され、ゲートがプリチャージ制御信号の反転信号の入力
端子に接続されている第１導電型絶縁ゲート型電界効果
トランジスタと、 ドレインが上記第２の出力端子に接続され、ソースが第
２の電源に接続され、ゲートが上記第２のノードに接続
され、駆動能力が上記第１導電型絶縁ゲート型電界効果
トランジスタより小さい第２導電型絶縁ゲート型電界効
果トランジスタとにより構成されている請求項３３記載
の発振回路。 - 【請求項４１】上記第４の反転手段は、ソースが第１の
電源に接続され、ドレインが上記第２の出力端子に接続
され、ゲートがプリチャージ制御信号の反転信号の入力
端子に接続されている第１導電型絶縁ゲート型電界効果
トランジスタと、 ドレインが上記第２の出力端子に接続され、ゲートが上
記第２のノードに接続されている第１の第２導電型絶縁
ゲート型電界効果トランジスタと、 ドレインが上記第１の第２導電型絶縁ゲート型電界効果
トランジスタのソースに接続され、ソースが第２の電源
に接続され、ゲートが上記プリチャージ制御信号の反転
信号の入力端子に接続されている第２の第２導電型絶縁
ゲート型電界効果トランジスタとにより構成されている
請求項３３記載の発振回路。 - 【請求項４２】上記第１のスイッチは、ゲートに上記第
１の制御信号が印加され、拡散層がそれぞれ上記第１の
入力端子と第２の出力端子に接続されているトランジス
タにより構成されている請求項３３記載の発振回路。 - 【請求項４３】上記第２のスイッチは、ゲートに上記第
２の制御信号が印加され、拡散層がそれぞれ上記第１と
第２のノードに接続されているトランジスタにより構成
されている請求項３３記載の発振回路。 - 【請求項４４】上記第２の反転手段に接続され、上記第
１の制御信号を受けて、上記第１のスイッチが導通状態
に設定されているとき、上記第１の出力端子を所定のレ
ベルに保持する保持手段を有する請求項３３記載の発振
回路。 - 【請求項４５】第１および第２の制御信号に応じて発振
周波数とデューティ比が制御される発振信号を生成する
発振回路であって、 第１の制御信号に応じて入力信号に第１の遅延時間を与
えて出力する第１の遅延回路と、 上記第１の遅延回路の出力信号を受けて、第２の制御信
号に応じて入力信号に第２の遅延時間を与えて出力する
第２の遅延回路と、 上記第２の遅延回路の出力信号を反転して、反転信号を
上記第１の遅延回路の入力信号として上記第１の遅延回
路に出力する反転手段とを有し、 上記第１の遅延回路の出力信号を発振信号として外部に
出力する発振回路。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007249639A (ja) * | 2006-03-16 | 2007-09-27 | Kawasaki Microelectronics Kk | スペクトラム拡散クロックジェネレータ |
| WO2009019743A1 (ja) * | 2007-08-03 | 2009-02-12 | Fujitsu Limited | リングオシレータ、遅延測定装置及び遅延測定方法並びに遅延測定プログラム |
| WO2010032659A1 (ja) * | 2008-09-19 | 2010-03-25 | 日本電気株式会社 | 擾乱検出回路、半導体集積回路、擾乱検出方法および試験方法 |
| JP2014090375A (ja) * | 2012-10-31 | 2014-05-15 | Lapis Semiconductor Co Ltd | 多相クロック生成回路及びこれを含むｄｌｌ回路 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6775339B1 (en) | 1999-08-27 | 2004-08-10 | Silicon Graphics, Inc. | Circuit design for high-speed digital communication |
| US6417713B1 (en) | 1999-12-30 | 2002-07-09 | Silicon Graphics, Inc. | Programmable differential delay circuit with fine delay adjustment |
| US7031420B1 (en) | 1999-12-30 | 2006-04-18 | Silicon Graphics, Inc. | System and method for adaptively deskewing parallel data signals relative to a clock |
| US6359519B1 (en) * | 2000-02-11 | 2002-03-19 | Agere Systems Guardian Corp. | Self-timed numerically controlled ring oscillator |
| US7405597B1 (en) * | 2005-06-30 | 2008-07-29 | Transmeta Corporation | Advanced repeater with duty cycle adjustment |
| US7173455B2 (en) | 2004-06-08 | 2007-02-06 | Transmeta Corporation | Repeater circuit having different operating and reset voltage ranges, and methods thereof |
| US7336103B1 (en) | 2004-06-08 | 2008-02-26 | Transmeta Corporation | Stacked inverter delay chain |
| US7656212B1 (en) | 2004-06-08 | 2010-02-02 | Robert Paul Masleid | Configurable delay chain with switching control for tail delay elements |
| US7635992B1 (en) | 2004-06-08 | 2009-12-22 | Robert Paul Masleid | Configurable tapered delay chain with multiple sizes of delay elements |
| US7142018B2 (en) | 2004-06-08 | 2006-11-28 | Transmeta Corporation | Circuits and methods for detecting and assisting wire transitions |
| US7304503B2 (en) * | 2004-06-08 | 2007-12-04 | Transmeta Corporation | Repeater circuit with high performance repeater mode and normal repeater mode, wherein high performance repeater mode has fast reset capability |
| US7498846B1 (en) | 2004-06-08 | 2009-03-03 | Transmeta Corporation | Power efficient multiplexer |
| US7071747B1 (en) * | 2004-06-15 | 2006-07-04 | Transmeta Corporation | Inverting zipper repeater circuit |
| US7330080B1 (en) | 2004-11-04 | 2008-02-12 | Transmeta Corporation | Ring based impedance control of an output driver |
| US7592842B2 (en) * | 2004-12-23 | 2009-09-22 | Robert Paul Masleid | Configurable delay chain with stacked inverter delay elements |
| JP4291295B2 (ja) * | 2005-04-08 | 2009-07-08 | エルピーダメモリ株式会社 | 論理回路 |
| DE102005020903B3 (de) * | 2005-05-07 | 2006-11-09 | Infineon Technologies Ag | Steuerbare Verzögerungseinrichtung |
| US7663408B2 (en) * | 2005-06-30 | 2010-02-16 | Robert Paul Masleid | Scannable dynamic circuit latch |
| US20070013425A1 (en) * | 2005-06-30 | 2007-01-18 | Burr James B | Lower minimum retention voltage storage elements |
| US7394681B1 (en) | 2005-11-14 | 2008-07-01 | Transmeta Corporation | Column select multiplexer circuit for a domino random access memory array |
| US7642866B1 (en) * | 2005-12-30 | 2010-01-05 | Robert Masleid | Circuits, systems and methods relating to a dynamic dual domino ring oscillator |
| US7414485B1 (en) * | 2005-12-30 | 2008-08-19 | Transmeta Corporation | Circuits, systems and methods relating to dynamic ring oscillators |
| US7710153B1 (en) * | 2006-06-30 | 2010-05-04 | Masleid Robert P | Cross point switch |
| US7495466B1 (en) | 2006-06-30 | 2009-02-24 | Transmeta Corporation | Triple latch flip flop system and method |
| CN102667731A (zh) * | 2009-12-25 | 2012-09-12 | 富士通株式会社 | 信号复原电路、等待时间调整电路、存储器控制器、处理器、计算机、信号复原方法以及等待时间调整方法 |
| JP6201401B2 (ja) * | 2013-04-26 | 2017-09-27 | 富士通株式会社 | タイミング制御回路 |
| WO2016071813A2 (en) * | 2014-11-03 | 2016-05-12 | Istituto Nazionale Di Fisica Nucleare | Digitally controlled oscillator (dco) architecture |
| WO2018137751A1 (en) | 2017-01-24 | 2018-08-02 | Telefonaktiebolaget Lm Ericsson (Publ) | Variable delay circuits |
| WO2020162903A1 (en) * | 2019-02-06 | 2020-08-13 | Hewlett-Packard Development Company, L.P. | Delay devices |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3649843A (en) * | 1969-06-26 | 1972-03-14 | Texas Instruments Inc | Mos bipolar push-pull output buffer |
| US3898479A (en) * | 1973-03-01 | 1975-08-05 | Mostek Corp | Low power, high speed, high output voltage fet delay-inverter stage |
| US4061933A (en) * | 1975-12-29 | 1977-12-06 | Mostek Corporation | Clock generator and delay stage |
| JPS54150064A (en) * | 1978-05-18 | 1979-11-24 | Toshiba Corp | Pulse generation circuit |
| US4250414A (en) * | 1978-07-31 | 1981-02-10 | Bell Telephone Laboratories, Incorporated | Voltage generator circuitry |
| US4503550A (en) * | 1982-07-01 | 1985-03-05 | Rca Corporation | Dynamic CCD input source pulse generating circuit |
| US4638186A (en) * | 1985-12-02 | 1987-01-20 | Motorola, Inc. | BIMOS logic gate |
| US5061907A (en) * | 1991-01-17 | 1991-10-29 | National Semiconductor Corporation | High frequency CMOS VCO with gain constant and duty cycle compensation |
| JPH0548446A (ja) * | 1991-08-09 | 1993-02-26 | Sony Corp | 半導体集積回路 |
| JP3127517B2 (ja) * | 1991-10-04 | 2001-01-29 | 株式会社デンソー | パルス発生装置及びパルス発生方法 |
| US5146121A (en) * | 1991-10-24 | 1992-09-08 | Northern Telecom Limited | Signal delay apparatus employing a phase locked loop |
| US5355037A (en) * | 1992-06-15 | 1994-10-11 | Texas Instruments Incorporated | High performance digital phase locked loop |
| JP3550404B2 (ja) * | 1992-09-10 | 2004-08-04 | 株式会社日立製作所 | 可変遅延回路及び可変遅延回路を用いたクロック信号供給装置 |
| JPH06188699A (ja) * | 1992-12-22 | 1994-07-08 | Toshiba Corp | 遅延回路 |
| US5544203A (en) * | 1993-02-17 | 1996-08-06 | Texas Instruments Incorporated | Fine resolution digital delay line with coarse and fine adjustment stages |
| US5451894A (en) * | 1993-02-24 | 1995-09-19 | Advanced Micro Devices, Inc. | Digital full range rotating phase shifter |
| JPH0766693A (ja) * | 1993-08-24 | 1995-03-10 | Sony Corp | リングオシレータ型ｖｃｏ |
| US5406216A (en) * | 1993-11-29 | 1995-04-11 | Motorola, Inc. | Technique and method for asynchronous scan design |
| DE4342266C2 (de) * | 1993-12-10 | 1996-10-24 | Texas Instruments Deutschland | Taktgenerator sowie Phasenkomparator zur Verwendung in einem solchen Taktgenerator |
| EP0661809A1 (en) * | 1993-12-30 | 1995-07-05 | STMicroelectronics S.A. | A buffer stage for use with a current controlled oscillator |
| US5485126A (en) * | 1994-01-25 | 1996-01-16 | International Business Machines Corporation | Ring oscillator circuit having output with fifty percent duty cycle |
| US5570294A (en) * | 1994-03-11 | 1996-10-29 | Advanced Micro Devices | Circuit configuration employing a compare unit for testing variably controlled delay units |
| US5559476A (en) * | 1995-05-31 | 1996-09-24 | Cirrus Logic, Inc. | Voltage controlled oscillator including voltage controlled delay circuit with power supply noise isolation |
| US5585764A (en) * | 1995-06-13 | 1996-12-17 | Advanced Micro Devices, Inc. | High-speed voltage controlled oscillator which is insensitive to changes in power supply voltage |
| US5818259A (en) * | 1995-11-30 | 1998-10-06 | Philips Electronics North America Corporation | Low voltage logic circuit |
| US5796313A (en) * | 1996-04-25 | 1998-08-18 | Waferscale Integration Inc. | Low power programmable ring oscillator |
| KR0177586B1 (ko) * | 1996-06-29 | 1999-04-01 | 김주용 | 오실레이터 출력 발생장치 |
-
1997
- 1997-03-17 JP JP06284197A patent/JP3758285B2/ja not_active Expired - Lifetime
-
1998
- 1998-03-13 US US09/039,028 patent/US6127872A/en not_active Expired - Lifetime
- 1998-03-16 EP EP98301956A patent/EP0866555A3/en not_active Withdrawn
- 1998-03-16 EP EP02076906A patent/EP1253716B1/en not_active Expired - Lifetime
- 1998-03-16 DE DE69842258T patent/DE69842258D1/de not_active Expired - Lifetime
- 1998-03-17 KR KR1019980008926A patent/KR100684050B1/ko not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007249639A (ja) * | 2006-03-16 | 2007-09-27 | Kawasaki Microelectronics Kk | スペクトラム拡散クロックジェネレータ |
| WO2009019743A1 (ja) * | 2007-08-03 | 2009-02-12 | Fujitsu Limited | リングオシレータ、遅延測定装置及び遅延測定方法並びに遅延測定プログラム |
| WO2010032659A1 (ja) * | 2008-09-19 | 2010-03-25 | 日本電気株式会社 | 擾乱検出回路、半導体集積回路、擾乱検出方法および試験方法 |
| JP2014090375A (ja) * | 2012-10-31 | 2014-05-15 | Lapis Semiconductor Co Ltd | 多相クロック生成回路及びこれを含むｄｌｌ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
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