JPH10268968A - 計算機のタイマ - Google Patents

Abstract

(57)【要約】 【課題】プログラムの変更無しかつ操作者によるタイマ
速度変更無しにプログラムの処理結果の表示保持時間を
変化させることが可能とし、当該プログラムおよび当該
プログラムを実行する計算機のデバッグを容易にする。 【解決手段】計算機１００は、表示装置１０３に表示を
行なった後にタイマ１０５の値が一定値以上変化するの
を待つプログラム２００を実行する。タイマ１０５はタ
イマ速度を指定するレジスタ３０６を持つ。出力装置１
０３中に、特定のパタンを出力データとして受け付けた
場合にレジスタ３０６をタイマ速度を遅くするように設
定する機構を持つ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、計算機のタイマお
よびタイマ速度を操作する機構に関連する。

【０００２】また、タイマを使用するプログラムおよ
び、このプログラムを実行する計算機ハードウェアのデ
バッグに関連する。

【０００３】

【従来の技術】タイマとは値を保持するカウンタであ
り、時間の経過に比例して値が変化する。タイマはハー
ドウェアの場合例えばバイナリカウンタにより実現され
る。

【０００４】タイマが取り得る最小の値を下限値と呼
び、タイマが取り得る最大の値を上限値と呼ぶ。１６ビ
ットのバイナリカウンタの場合、下限値は０であり、上
限値は６５５３５である。バイナリカウンタは、上限値
に対して１を加算すると下限値になり、下限値に対して
１を減算すると上限値になる。また、タイマが時間の経
過に比例して値が変化するという意味は、一定時間の経
過に対してタイマ値が一定値（例えば１秒あたり１００
０）だけ増加する、もしくは一定時間の経過に対してタ
イマ値が一定値（例えば１秒あたり１０００）だけ減少
することを言う。

【０００５】このようなタイマには、例えばＩｎｔｅｌ
Ｃｏｒｐｏｒａｔｉｏｎが提供する８２５４チップが
ある。

【０００６】８２５４チップについてはＳＡＭＳの「Ｉ
ｎｔｅｒｆａｃｉｎｇ ｔｏ ｔｈｅ ＩＢＭ Ｐｅｒ
ｓｏｎａｌ Ｃｏｍｐｕｔｅｒ」，Ｓｅｃｏｎｄ Ｅｄ
ｉｔｉｏｎ、ＩＳＢＮ０−６７２−２２７２２−３の第
２９１ページから第２９２ページに記載されている。

【０００７】ハードウェアのタイマは、メモリアドレス
にマップされているか処理装置のレジスタである。タイ
マがメモリアドレスにマップされている場合には、処理
装置はメモリリード命令もしくはＩ／Ｏ命令によりタイ
マ値を読みとることが出来る。

【０００８】このようなタイマには、例えばＰｅｒｓｏ
ｎａｌ Ｃｏｍｐｕｔｅｒ ＡＴのリアルタイムクロッ
ク（ＲＴＣ）がある。

【０００９】Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ａ
ＴのリアルタイムクロックについてはＣＱ出版株式会社
の「Ｂｏｏｔ Ｓｔｒａｐ Ｐｒｏｊｅｃｔ−２ Ｎ
ｏ．４」，ＩＳＢＮ４−７８９８−３４９９−９の第３
６ページに記載されている。

【００１０】タイマが処理装置のレジスタである場合に
は、レジスタを参照する命令によりタイマ値を読みと
る。

【００１１】このようなタイマには、例えばＨｅｗｌｅ
ｔｔ−Ｐａｃｋａｒｄ ＣｏｍｐａｎｙのＰＡ−ＲＩＳ
Ｃ１．１のインターバルタイマがある。ＰＡ−ＲＩＳＣ
１．１のインターバルタイマについては、Ｐｒｅｎｔｉ
ｃｅ Ｈａｌｌ ＰＴＲの「ＰＡ−ＲＩＳＣ ２．０
Ａｒｃｈｉｔｅｃｔｕｒｅ」ＩＳＢＮ０−１３−１８２
７３４−０のページ２−５に記載されている。

【００１２】また、タイマはソフトウェアで実現するこ
とも出来る。このようなタイマをタイマソフトウェアと
呼ぶ。タイマソフトウェアは例えば次のように実現され
る。タイマソフトウェアは、オペレーティングシステム
のタイマ割り込み機能を利用し、例えば１ミリ秒に１回
タイマ割り込みにより起動される。

【００１３】オペレーティンギシステムは、前述のハー
ドウェアで実現されるタイマを利用してタイマ割り込み
機能を実現する。オペレーティングシステムのタイマ割
り込み機能については「Ｍｏｄｅｒｎ Ｏｐｅｒａｔｉ
ｎｇ Ｓｙｓｔｅｍｓ」，Ａｎｄｒｅｗ Ｓ．Ｔａｎｅ
ｎｂａｕｍ，ＩＳＢＮ０−１３−５８８１８７−０の第
２２２ページに記載されている。

【００１４】タイマソフトウェアはタイマ割り込みのた
びに、タイマソフトウェアがソフトウェア的にもつカウ
ンタを一定値、例えば１増加させる。

【００１５】以上のように１ミリ秒毎にタイマ値が１増
加するタイマソフトウェアを実現できる。タイマ値をプ
ログラム間で共有される共有メモリに保持することによ
り、タイマを利用するプログラムがタイマ値を読みとる
ことが出来る。

【００１６】さて、以上示したタイマを使用するプログ
ラムとして、次のようなプログラムがある。すなわち、
処理Ａが完了すると処理Ａの結果を操作者に対して伝達
するために表示装置等の出力装置を介して出力を行い、
次の処理Ｂを行う前に操作者が出力を読みとる等の認知
を行なうために十分な時間だけ待つというプログラムで
ある。

【００１７】処理Ａの結果出力内容は、処理Ａのプログ
ラム部分および処理Ａが使用する計算機ハードウェア部
分に依存する。操作者が期待する出力内容が得られない
場合、処理Ａのプログラム部分もしくは処理Ａのプログ
ラム部分が使用する計算機ハードウェア部分にバグがあ
ることが分かる。

【００１８】プログラムにおいて一定時間待つための方
法として一般的な方法がタイマを使用する方法、すなわ
ちタイマ待ちである。タイマ待ちには、一定値（例えば
１００００）タイマ値が変化するまでタイマ値を読み続
けるポーリング方式、またはタイマ値が一定値（例えば
１００００）変化した時に割り込みが発生する割り込み
方式がある。

【００１９】ところで、操作者は、すでにデバッグが完
了したプログラムの部分に関する出力には、興味がない
場合が多い。このような場合には、すでにデバッグが完
了した部分の出力保持時間を短く出来れば、操作者にと
って不都合なく、デバッグに費やす時間が短縮できる。
例えば、処理Ａ，Ｂの順に実行を行なうプログラムにお
いて、処理Ａに関してデバッグが完了しており、処理Ｂ
のデバッグが未完の場合には、処理Ａの結果出力保持時
間を短くできれば、処理Ｂのデバッグに費やす時間が短
縮される。

【００２０】結果出力保持時間を短くするということ
は、出力を行なった後のタイマ待ちの長さを短くすると
いうことである。このようなタイマ待ちの長さの変更
は、従来の方法としては、プログラムを直接書き換える
ことにより実現した。プログラムの書き換えとは、例え
ば、タイマが１００００変化するまで待つ処理をタイマ
が１０００変化するまで待つ処理に書き換えることをい
う。このような変更を施した場合、１秒あたり１０００
変化するタイマを使用している場合には、タイマ待ちの
時間は１０秒から１秒に短縮される。

【００２１】しかし、プログラム中にはタイマ待ちを行
なう箇所は複数ある。また、デバッグの進み具合に応じ
て操作者が変更したい箇所は変化し、そのたびにプログ
ラムを変更する必要がある。このため、プログラム変更
による任意のタイマ待ち箇所の待ち時間の長さ変更は困
難である。

【００２２】またタイマ待ちが一つの手続きになってお
り、タイマ待ちはこの手続きを呼び出すことによって実
現するプログラムも従来存在する。このようなプログラ
ムの場合、タイマ待ちの手続きだけを変更することによ
りタイマ待ちの長さを変更できる。しかし、この手続き
を呼び出すことにより実現されるタイマ待ちの長さは全
て同じになり、任意の箇所のタイマ待ちの長さだけを変
更することは出来ない。

【００２３】またプログラムの開始時にタイマ待ちの長
さを指定し、タイマ待ち部分でこの指定された長さだけ
タイマ待ちするプログラムも従来存在した。例えばプロ
グラム中の全てのタイマ待ちは、タイマ値が１００００
変化するまで待つ処理である等の指定を行なうプログラ
ムである。このようなプログラムではプログラムの変更
は行なわずともタイマ待ちの長さを変更可能であるが、
やはりタイマ待ちの長さは全て同じになり、任意の箇所
のタイマ待ちの長さだけを変更することが出来ない。

【００２４】また、プログラムが外部調達であり、プロ
グラムのソースコードを持っていない場合もある。この
ような場合にもプログラムの変更は困難である。

【００２５】一方、プログラムを変更せずにタイマ待ち
の長さを変更することは、一定時間内に増加（減少）す
るタイマ値を可変とすることにより実現可能である。一
定時間内に増加（減少）するタイマ値を以下タイマ速度
と呼ぶ。タイマ速度はタイマに含まれる速度指定手段に
より指定する。タイマがハードウェアのみの場合、速度
指定手段は例えばクロック速度指定レジスタであり、タ
イマがソフトウェアの場合、速度指定手段は例えばタイ
マソフトウェアと他のプログラムとが共有する変数であ
る。タイマ速度指定手段は、従来操作者が操作してい
た。そのため、タイマ速度を変更したいタイミングに間
に合わない等の問題があった。

【００２６】

【発明が解決しようとする課題】以上示したように、タ
イマを使用するプログラムおよびこのプログラムを実行
する計算機ハードウェアのデバッグを容易にするために
は、プログラムの任意のタイマ待ち箇所のタイマ待ちの
長さ変更が効果がある。しかし、工数大またはプログラ
ムのソースコードが無いという理由によりプログラムの
変更によるタイマ待ちの長さ変更は困難である。

【００２７】また、タイマ速度を変更したいタイミング
に間に合わない等の操作ミスが避けられないという理由
により、可変速タイマの速度指定手段を操作者が変更す
ることも困難であった。

【００２８】本発明は、プログラムの変更無しかつ操作
者によるタイマ速度変更無しにプログラムの処理結果の
出力保持時間を変化させることを可能とすることを目的
とする。

【００２９】

【課題を解決するための手段】本発明の機構は（１）出
力装置に出力データのうちＮ個（Ｎは１以上の整数）の
最新出力データを保持するＦＩＦＯレジスタと、（２）
ＦＩＦＯレジスタと同一の大きさのデータを保持するパ
タン保持レジスタと、（３）該ＦＩＦＯレジスタと該パ
タン保持レジスタの内容が同一であると判定した場合に
クロック指定レジスタに設定するための値を保持するタ
イマ速度指定レジスタと、（４）該ＦＩＦＯレジスタと
該パタン保持レジスタとの同一性を判定する装置と、
（５）クロック指定レジスタを操作する装置であって、
該同一性を判定する装置が同一でないと判定した場合に
は、何も行なわず、該同一性を判定する装置が同一であ
ると判定した場合には、該タイマ速度指定値を該クロッ
ク指定レジスタに設定する装置とから構成される。

【００３０】本発明の機構が、結果出力パタンに対応し
てタイマ速度指定手段を操作する。

【００３１】本発明の機構により、プログラムの変更無
しかつ操作者によるタイマ速度変更無しにプログラムの
処理結果の出力保持時間を変化させることが可能とな
る。

【００３２】また、本発明の機構は計算機のシステムバ
スには影響を与えない。このため、プログラムの動作お
よび計算機ハードウェアの動作に影響を与えずに、タイ
マ速度変更を行なうことが可能となる。

【００３３】

【発明の実施の形態】

（第１の実施形態）時間の経過に対して単調に値が増加
するタイマについてのみ言及するが、時間の経過に対し
て単調に値が減少するタイマについても本発明を適用す
ることが可能である。

【００３４】また、タイマ値の下限値を０、上限値を６
５５３５とするが、下限値および上限値が他の値でも、
本発明を適用することは可能である。また、本発明をソ
フトウェアのタイマに適用することも可能である。

【００３５】図１に本発明のタイマを実施する計算機を
示す。

【００３６】計算機１００は、演算処理を行なうための
処理装置１０１、プログラムおよびデータを格納するた
めの記憶装置１０２、操作者に計算機の状態を伝達する
ための表示装置１０３、外部記憶装置１０４、および処
理装置が時間経過を知るためのタイマ１０５から構成さ
れる。例えば、処理装置１０１はマイクロプロセッサで
あり、記憶装置１０２は半導体メモリであり、表示装置
１０３は文字表示端末であり、外部記憶装置１０４は磁
気ディスクである。処理装置１０１、記憶装置１０２、
表示装置１０３、外部記憶装置１０４、タイマ１０５
は、システムバス１０６により接続され、相互にデータ
を交換する。表示装置は出力装置の１実施形態である。
この場合、出力データは文字コードデータおよび画像フ
ォーマットデータであり、出力表現は、文字、画像、文
字および画像である。出力装置が音源装置であり、出力
データが音の高さと音の大きさの組等の時系列データで
あり、出力表現が音声である等の実施形態も可能であ
る。

【００３７】この計算機上で動作するプログラムを図２
に示す。プログラム２００はまず、先行処理２０１を行
なうことを指示する。

【００３８】処理装置１０１は、先行処理２０１が完了
すると、処理Ａ２０２、処理Ｂ２０４の順番に処理を行
なう。処理Ａ２０２は例えば外部記憶装置１０４の初期
化処理であり、処理Ｂ２０４は外部記憶装置１０４から
データをロードする処理であるとする。処理Ｂが完了す
ると、後続処理２０８を行なう。

【００３９】処理Ａ２０２、処理Ｂ２０４のそれぞれの
完了時に、処理結果を操作者に知らせるために、表示装
置を介して処理結果を表示する。処理装置１０１はそれ
ぞれの表示を操作者が読みとることが出来るように、表
示後に、タイマ待ちもしくは入力待ちを行なうよう、プ
ログラム２００により指示される。処理Ａ２０２の結果
表示は、例えば外部記憶装置１０４の構成情報と、‘Ｄ
ＩＳＫ ＯＫ’‘ＢＯＯＴ’の文字を表示するものであ
る。

【００４０】タイマ待ちとはタイマ値がδ以上増加する
ことを待つことを言う。すなわち、タイマ待ちを開始し
た時のタイマ値ｓ、現在のタイマ値をｔ、タイマの最小
値を０、タイマの最大値＋１をＭとした場合、
「（（（ｔ−ｓ）＋Ｍ）ｍｏｄ Ｍ）≧δ」の条件が真
となるまで待つことを言う。ただし（ａ ｍｏｄ ｂ）
はａをｂで割った剰余を意味する。

【００４１】プログラム２００では、処理Ａとその処理
結果表示２０２の後にタイマ待ち２０３を行ない、処理
Ｂとその処理結果表示２０４の後にタイマ待ち２０５を
行なう。タイマ待ち２０３およびタイマ待ち２０５は、
ともにタイマ値が１００００増加するまで待つことであ
るとする。

【００４２】タイマ待ちの方法には、一定値だけタイマ
値が変化するまで処理装置１０１がタイマ値を読み続け
て待つポーリング方式と、一定値だけタイマ値が変化し
た時にタイマ１０５から処理装置１０１に割り込みが発
生し、割り込みを受け付けた処理装置１０１が後続処理
を続行する割り込み方式とがある。以降はポーリング方
式のみの説明を行なうが、割り込み方式でも本発明を適
用することは可能である。

【００４３】ここで、外部記憶装置１０４の初期化処理
である処理Ａ２０２のデバッグが完了しているため、そ
の結果表示には興味は無いが、データのロード処理であ
る処理Ｂの結果表示には興味がある場合がある。

【００４４】タイマ速度が可変でない場合には、例えば
タイマ値が１秒間に増加する大きさが１０００の場合、
タイマ待ち２０３およびタイマ待ち２０５は共に１０秒
待つことを意味し、興味の無い処理Ａの結果表示も興味
のある処理Ｂの結果表示も共に１０秒保持される。しか
し、興味の無い処理Ａの結果表示を１０秒保持すること
は無駄である。

【００４５】このような場合、処理Ａと結果表示２０２
およびタイマ待ち２０３を行なう間は、タイマ速度（タ
イマ値が一定時間内に増加する大きさ）を大きく、例え
ば１秒あたり１００００にし、処理Ｂと結果表示２０４
およびタイマ待ち２０５を行なう間は、タイマ速度を小
さく、例えば１秒あたり１０００にする。この場合、興
味の無い処理Ａの結果表示は１秒だけ保持され、興味の
ある処理Ｂの結果表示は１０秒保持される。

【００４６】タイマ速度は、以下のように変化させる。
ここでは、タイマ速度を２つの値の中から選択可能な実
施例のみを示す。しかし、タイマ速度を、２つより多く
の値の中から選択可能とすることも出来る。

【００４７】図３はタイマ１０５の構成図である。タイ
マ１０５は、システムバスインタフェース３０１、１６
ビットバイナリカウンタ３０２、選択回路３０３、１０
００Ｈｚクロック発生器３０４、１００００Ｈｚクロッ
ク発生器３０５、およびクロック指定レジスタ３０６に
より構成される。１６ビットバイナリカウンタ３０２
は、０以上６５５３５以下のカウンタ値を保持し、クロ
ック信号３１２から入力されるクロックごとにカウンタ
値を１増加させる。クロック入力前にカウンタ値が６５
５３５である場合には、クロック入力後のカウンタ値は
０となる。１６ビットバイナリカウンタ３０２のカウン
タ値は、カウンタ値信号３１１としてシステムバスイン
タフェース３０１に出力される。システムバスインター
フェース３０１は、処理装置１０１からタイマ１０５に
対して発行されるメモリリード命令に対応して、カウン
タ値信号３１１から得られるカウンタ値をタイマ値とし
て、処理装置１０１に伝達する。

【００４８】１０００Ｈｚクロック発生器３０４は、１
秒あたり１０００回のクロック信号を、１０００Ｈｚク
ロック信号３１３として選択回路３０３に出力する。１
００００Ｈｚクロック発生器３０５は、１秒あたり１０
０００回のクロック信号を、１００００Ｈｚクロック信
号３１４として選択回路３０３に出力する。

【００４９】クロック指定レジスタ３０６は１ビットレ
ジスタである。クロック指定レジスタ３０６の値が０の
場合クロック選択信号３１５の値は０となり、クロック
指定レジスタ３０６の値が１の場合クロック選択信号３
１５の値は１となる。クロック指定レジスタ３０６の値
はリセット時には１であるものとする。

【００５０】選択回路３０３は、１０００Ｈｚクロック
信号３１３、１００００Ｈｚクロック信号３１４、およ
びクロック選択信号３１５を入力とし、クロック信号３
１２を出力する。クロック信号３１２は、クロック選択
信号３１５の値が０の場合は１０００Ｈｚクロック信号
３１３と同じ値となり、クロック選択信号３１５の値が
１の場合は１００００Ｈｚクロック信号３１４と同じ値
となる。

【００５１】以上の構成により１６ビットバイナリカウ
ンタ３０２の値は、クロック指定レジスタ３０６の値が
０の場合には１秒あたり１０００だけ増加し、クロック
指定レジスタ３０６の値が１の場合には１秒あたり１０
０００だけ増加する。

【００５２】このような構成のタイマ１０５を用いる
と、クロック指定レジスタ値を変化させることにより、
タイマ速度を変化させることが出来る。

【００５３】図４は、本発明の特徴である、出力パタン
対応クロック指定レジスタ操作機構の構成を表す図であ
る。システムバスインタフェース４０１、文字端末装置
４０２、出力パタン対応クロック指定レジスタ操作機構
４０３から構成される。システムバスインタフェース４
０１は、システムバス１０６から出力データを受け取
り、文字端末４０２と出力パタン対応クロック指定レジ
スタ操作機構４０３の両方に対し、受け取った出力デー
タを出力データ信号４２１を介して渡す。

【００５４】文字端末４０２は、受け取った出力データ
を操作者が可読な文字情報に変換する。

【００５５】出力パタン対応クロック指定レジスタ操作
機構４０３は、受け取った出力データのパタンに依存し
て、タイマ１０５中のクロック指定レジスタ３０６の値
を操作変更する。出力パタン対応クロック指定レジスタ
操作機構４０３は、ＦＩＦＯレジスタ４１１、パタン保
持レジスタ４１２、タイマ速度指定レジスタ４１３、パ
タン比較回路４１４、タイマ速度指定回路４１５から構
成される。

【００５６】ＦＩＦＯレジスタ４１１は例えば出力デー
タが８ビットバイトの場合、８ビットバイトをＮ個保持
できるシフトレジスタで構成する。ＦＩＦＯレジスタ４
１１は、出力パタン対応クロック指定レジスタ操作機構
４０３が受け取った出力データをＦＩＦＯ的に蓄える。
例えばＮが１０であり、１６進数表記で０ｘ４４、０ｘ
４９、０ｘ５３、０ｘ４Ｂ、０ｘ２０、０ｘ４Ｆ、０ｘ
４Ｂ、０ｘ０Ａ、０ｘ４２、０ｘ４Ｆ、０ｘ４Ｆの順に
１１バイトの出力データを受け付けた場合、ＦＩＦＯレ
ジスタ４１１は１６進数表記で０ｘ４９５３４Ｂ２０４
Ｆ４Ｂ０Ａ４２４Ｆ４Ｆというデータを保持する。これ
は‘ＩＳＫ’スペース文字‘ＯＫ’改行文字‘ＢＯＯ’
というＡＳＣＩＩ文字列を表す。この後、出力パタン対
応クロック指定レジスタ操作機構４０３が１６進数表記
で０ｘ５４という出力データを受け取った場合、ＦＩＦ
Ｏレジスタ４１１は１６進数表記で０ｘ５３４Ｂ２０４
Ｆ４Ｂ０Ａ４２４Ｆ４Ｆ５４というデータを保持する。
これは‘ＳＫ’スペース文字‘ＯＫ’改行文字‘ＢＯＯ
Ｔ’というＡＳＣＩＩ文字列を表す。

【００５７】パタン保持レジスタ４１２は８ビットバイ
トをＮ個保持できるレジスタで構成する。パタン保持レ
ジスタ４１２の内容は例えば１６進数表記で０ｘ０００
０００００００００４２４Ｆ４Ｆ５４というデータを保
持する。これは先頭６文字がヌル文字であり残り４文字
が‘ＢＯＯＴ’であるＡＳＣＩＩ文字列を意味する。こ
こでヌル文字はすべての文字に対応することを表す文字
であるとする。パタン保持レジスタ４１２は操作者によ
って書き換え可能であってよい。

【００５８】パタン比較回路４１４はＦＩＦＯレジスタ
出力信号４２２からＦＩＦＯレジスタ４１１の内容を受
け取り、パタン保持レジスタ出力信号４２３からパタン
保持レジスタ４１２の内容を受け取る。また、ＦＩＦＯ
レジスタ４１１の内容とパタン保持レジスタ４１２の内
容との同一性を判定し、パタン比較回路出力信号４２４
を介して比較結果を出力する。同一であると判定した場
合はパタン比較回路出力信号４２４は１であり、同一で
ないと判定した場合はパタン比較回路出力信号４２４は
０である。ＦＩＦＯレジスタ４１１の内容とパタン保持
レジスタ４１２の内容とが同一であると判定するとは、
１以上Ｎ以下のすべての整数ｎに対して、ＦＩＦＯレジ
スタ４１１のｎ番目の８ビットレジスタの内容とパタン
保持レジスタ４１２のｎ番目の８ビットレジスタの内容
とが同一であると判定することを意味する。ＦＩＦＯレ
ジスタ４１１のｎ番目の８ビットレジスタの内容とパタ
ン保持レジスタ４１２のｎ番目の８ビットレジスタの内
容とが同一であると判定するとは、パタン保持レジスタ
４１２のｎ番目の８ビットレジスタの内容が１６進数表
記で０ｘ００であるか、ＦＩＦＯレジスタ４１１のｎ番
目の８ビットレジスタの内容とパタン保持レジスタ４１
２のｎ番目の８ビットレジスタの内容とが同一であるこ
とを意味する。

【００５９】パタン保持レジスタ４１２の内容が１６進
数表記で０ｘ００００００００００００４２４Ｆ４Ｆ５
４であり、ＦＩＦＯレジスタ４１１の内容が１６進数表
記で０ｘ４９５３４Ｂ２０４Ｆ４Ｂ０Ａ４２４Ｆ４の場
合、パタン比較回路信号４２４は０である。また、パタ
ン保持レジスタ４１２の内容が１６進数表記で０ｘ００
００００００００００４２４Ｆ４Ｆ５４であり、ＦＩＦ
Ｏレジスタ４１１の内容が１６進数表記で０ｘ５３４Ｂ
２０４Ｆ４Ｂ０Ａ４２４Ｆ４Ｆ５４の場合、パタン比較
回路出力信号４２４は１である。

【００６０】タイマ速度指定レジスタ４１３は、クロッ
ク指定レジスタ３０６に設定可能な値を保持する。

【００６１】タイマ速度指定回路４１５は、パタン比較
結果をパタン比較回路出力信号４２４を介して受け取
り、タイマ速度指定レジスタ４１３の内容をタイマ速度
指定レジスタ出力信号４２５を介して受け取る。パタン
比較回路出力信号４２４の値が０の場合、タイマ速度指
定回路４１５は何も行なわない。パタン比較回路出力信
号４２４の値が１の場合、タイマ速度指定回路４１５
は、タイマ速度指定信号４２６を介して、タイマ速度指
定レジスタ４１３の内容をクロック指定レジスタ３０６
に設定する。

【００６２】パタン保持レジスタ４１２の内容が１６進
数表記で０ｘ００００００００００００４２４Ｆ４Ｆ５
４であり、タイマ速度指定レジスタ４１３の内容が０で
あり、クロック指定レジスタ３０６の内容が１であり、
ＦＩＦＯレジスタ４１１の内容が１６進数表記で０ｘ４
９５３４Ｂ２０４Ｆ４Ｂ０Ａ４２４Ｆ４の場合、システ
ムバスインタフェース４０１を介して次に１６進数表記
で０ｘ５４という出力データを受け取るまではタイマ１
０５の１６ビットバイナリカウンタ３０２の値は、１秒
あたり１００００だけ増加する。次に１６進数表記で０
ｘ５４という出力データを受け取ると、タイマ１０５の
１６ビットバイナリカウンタ３０２の値は、１秒あたり
１０００だけ増加するようになる。ここでは、タイマ速
度を２つの値の中から選択可能な実施例のみを示した。
しかし、クロックの数を２以上のＫ個に増やし、クロッ
ク指定レジスタ３０６でＫ個の値を指定可能とし、選択
回路３０３をＫ個のクロックの中から１つのクロック信
号を選択する回路とすることにより、タイマ速度を２つ
より多くの値の中から選択可能とすることが出来る。こ
の場合、タイマ速度指定レジスタ４１３はＫ個の値を取
りうるレジスタである。

【００６３】また、出力パタン対応クロック指定レジス
タ操作機構４０３を拡張して、パタン保持レジスタ４１
２およびタイマ速度レジスタ４１３の組を複数個持ち、
ＦＩＦＯレジスタ４１１と同一であると判定したパタン
保持レジスタ４１２と同じ組のタイマ速度レジスタ４１
３の内容をクロック指定レジスタ３０６に設定する機構
にすることも出来る。

【００６４】また、タイマ速度を変更する時にシステム
クロックを変更するように本機構を変更することも可能
である。

【００６５】本発明の機構を備えた計算機上のデバッグ
の進め方を示す。まずデバッグを開始する時には、操作
者はプログラムおよびハードウェアの全体に興味があ
る。この場合、パタン保持レジスタ４１２に０ｘ０００
０００００００００００００００００を、タイマ速度指
定レジスタ４１３に０を設定してプログラムの実行を開
始する。すると、実行開始前からクロック指定レジスタ
３０６の値は０になるため、処理Ａ２０２の処理結果は
１０秒間表示保持され、処理Ａ２０２に間するデバッグ
を行なうことが出来る。

【００６６】その後、処理Ａ２０２に関するデバッグが
完了すると、操作者は処理Ａ２０２に関する結果表示に
は興味が無くなる。プログラム実行開始時にはパタン保
持レジスタ４１２に１６進数表記で０ｘ０００００００
０００００４２４Ｆ４Ｆ５４を、タイマ速度指定レジス
タ４１３に０を設定してからプログラムの実行を開始す
る。すると、処理Ａ２０２の結果表示保持時間は１秒に
なり、処理Ｂ２０４の結果表示を早く得られ、デバッグ
の効率が向上する。また‘ＢＯＯＴ’の文字を表示した
後に処理Ｂを処理するため、処理Ｂ２０４の結果表示保
持時間は１０秒になる。

【００６７】以上のように、ある出力パタン（今回のデ
バッグの進め方の例の場合‘ＢＯＯＴ’）を境界として
操作者が興味無い処理の結果表示（本実施例の場合ディ
スク初期化処理の結果表示）の保持時間を短くし、操作
者が興味ある処理の結果表示（本実施例の場合データを
ロードする処理の結果表示）の保持時間を長くするとい
う、効率の良いデバッグを可能とする。

【００６８】本実施形態では、タイマ値はメモリマップ
されており、メモリリード命令によってタイマ値を読み
とり可能であるものとしたが、Ｉ／Ｏ命令でタイマ値を
読みとり可能もしくはタイマが処理装置のレジスタであ
っても本発明を適用することは可能である。

【００６９】（第２の実施形態）第２の実施形態は、出
力パタンに応じてソフトウェアタイマの速度を変更する
ソフトウェアの実施方法を示す。ソフトウェアタイマの
速度を変更するソフトウェアがデバッガである場合の実
現方法を示す。

【００７０】図５はソフトウェアタイマ及びデバッガの
構成を表す図である。ソフトウェアタイマ５０１、デバ
ッガ５０２、オペレーティングシステム５０３は記憶装
置１０２中に存在する。

【００７１】デバッグ対象のプログラム２００はステッ
プ２０３およびステップ２０５において、ソフトウェア
タイマ５０１のカウンタ変数６０１を読みだし、タイマ
待ちを行なう。以下デバッグ対象のプログラム２００は
端にプログラム２００と呼ぶ。

【００７２】また、プログラム２００は、処理結果の出
力をデバッガ５０２に対して行なう。すなわち、デバッ
グを行なわない時には、出力データを直接オペレーティ
ングシステム５０３に渡していたが、デバッグを行なう
時には、出力データをデバッガ５０２に渡す。プログラ
ム２００の出力をデバッガ５０２に渡す方法は、プログ
ラム２００とデバッガ５０２とをパイプで連結すれば良
い。パイプに関しては「ＵＮＩＸ ４．３ＢＳＤの設計
と実装」，ＩＳＢＮ４−６２１−０３６０７−６，第３
２ページに記載されている。

【００７３】このような構成において、デバッガ５０２
はプログラム２００から出力データを受け取ると、オペ
レーティングシステム５０３にその出力データを渡す。
オペレーティングシステム５０３は、出力データを受け
取ると、表示装置１０３を制御して表示を行なう。ま
た、デバッガ５０２は出力データのパタンに応じて、ソ
フトウェアタイマ５０１のタイマ速度を表すタイマ速度
変数６０２を制御する。これが本発明の特徴である。

【００７４】まずソフトウェアタイマの構成を示す。

【００７５】図６はソフトウェアタイマの構成を表す図
である。ソフトウェアタイマ手続き６０３は計算機１０
０の記憶装置１０２に存在する。ソフトウェアタイマ手
続き６０３はカウンタ変数６０１、タイマ速度指定変数
６０２を持つ。カウンタ変数６０１は例えば０以上６５
５３５以下の整数値を保持する。カウンタ変数６０１が
保持する値がタイマ値である。タイマ速度変数６０２は
タイマ速度を保持する。

【００７６】カウンタ変数６０１は、プログラム２００
およびソフトウェアタイマ手続き６０３が共有する。こ
のため、プログラム２００およびソフトウェアタイマ手
続き６０３ともにカウンタ変数６０１を参照可能であ
る。

【００７７】また、タイマ速度変数６０２はソフトウェ
アタイマ手続き６０３およびデバッガ出力制御部８００
とが共有する。

【００７８】ソフトウエアタイマ手続き６０３の動作を
図５に示す。

【００７９】ステップ７０１でオペレーティングシステ
ムのタイマ割り込みによりソフトウェアタイマプログラ
ムが起動される。ここでは例えば１ミリ秒に１度起動さ
れるものとする。このような機能は例えば４．３ＢＳＤ
のＳＩＧＡＬＡＲＭにより実現できる。ＳＩＧＡＬＡＲ
Ｍに関しては「ＵＮＩＸ ４．３ＢＳＤの設計と実
装」，ＩＳＢＮ４−６２１−０３６０７−６，第５７ペ
ージに記載されている。ステップ７０２でカウンタの更
新を行なう。カウンタの更新とは、カウンタ変数６０１
の現在の値に、タイマ速度指定変数６０２の値を足すこ
とをいう。ステップ６０３で処理を終了し処理装置を他
のプログラムに明け渡す。スリープはｓｌｅｅｐライブ
ラリ関数により実現する。ｓｌｅｅｐライブラリ関数に
関しては「ＵＮＩＸ ４．３ＢＳＤの設計と実装」，Ｉ
ＳＢＮ４−６２１−０３６０７−６，第８２ページに記
載されている。

【００８０】図８はデバッガの構成を表す図である。デ
バッガ５０２は出力を司る出力制御部８００を持つ。出
力制御部８００は、出力制御手続き８０１、出力データ
キュー８０２、パタン保持変数８０３、タイマ速度指定
変数８０４から構成される。

【００８１】出力データキュー８０２は表示装置１０３
が受け取った出力データをＦＩＦＯ的に蓄える。このデ
ータ構造は８ビットバイトをＮ個保持できるリングバッ
ファにより構成する。

【００８２】本実施例ではＮは１０であるとする。すな
わちデータキューは長さを１０に固定されたキューであ
る。出力データキューは、８ビットバイトを１０個保持
できる配列８２０と、キューの先頭を表すインデックス
８２１とから構成される。インデックス８２１の値をｈ
ｅａｄとする。キューを構成する配列をｒｉｎｇ＿ｂｕ
ｆとし、配列のｉ番目の要素をｒｉｎｇ＿ｂｕｆ［ｉ］
と参照できるものとする。配列の先頭の要素はｒｉｎｇ
＿ｂｕｆ［０］であり、配列の最後の要素はｒｉｎｇ＿
ｂｕｆ［Ｎ］である。また、キューの先頭の要素はｒｉ
ｎｇ＿ｂｕｆ［ｈｅａｄ］である。出力データＸを受け
取った時には、ｒｉｎｇ＿ｂｕｆ［ｈｅａｄ］の内容を
Ｘに設定し、ｈｅａｄに１を加える。ｈｅａｄがＮを越
えた場合にはｈｅａｄには０を設定する。リスト構造お
よびリストの操作方法の詳細は、岩波書店「アルゴリズ
ムとデータ構造」、岩畑清著、ＩＳＢＮ４−００−０１
０３４３−１の４４ページから４８ページに記載されて
いる。

【００８３】パタン保持変数８０３は８ビットバイトを
Ｎ個保持できる配列変数である。本実施例ではＮは１０
である。図中ではパタン保持変数８０３は１６進数表記
で０ｘ００００００００００００４２４Ｆ４Ｆ５４とい
うパタンを保持している。配列のｉ番目の要素をｐａｔ
ｔｅｒｎ［ｉ］と参照できるものとする。配列の先頭の
要素はｐａｔｔｅｒｎ［０］であり、配列の最後の要素
はｐａｔｔｅｒｎ［Ｎ］である。

【００８４】また、タイマ速度指定変数８０４はタイマ
速度変数６０２に設定可能な値を保持する。

【００８５】デバッガの出力手続き８０１は、出力デー
タキュー８０２の内容とパタン保持変数８０３の内容と
の同一性を判定し、同一であると判定した場合には、タ
イマ速度指定変数８０４の値をタイマ速度変数６０２に
設定する。

【００８６】デバッガの出力制御手続き８０１のフロー
チャートを図６に示す。

【００８７】ステップ９０１でデバッガ５０２がプログ
ラム２００から出力データＸを受け取り、ステップ９０
２へ進。

【００８８】ステップ９０２で出力データＸをオペレー
ティングシステム５０３に渡す。オペレーティングシス
テム５０３は、出力データＸを受け取ると、表示装置１
０３を制御して表示を行なう。その後、ステップ９０３
へ進。

【００８９】ステップ９０３で出力データキュー８０２
に出力データＸをＦＩＦＯ的に接続する。具体的には、
出力データキュー８０２の最後尾にＸを接続し、出力デ
ータキュー８０２の先頭のデータを取り除く。その後、
ステップ９０４へ進。

【００９０】ステップ９０４で出力データキュー８０２
の内容とパタン保持変数８０３の内容との同一性を判定
する。同一ではないと判定した場合には手続きを終了
し、呼出元に制御を戻す。同一であると判定した場合に
はステップ９０５へ進。

【００９１】ステップ９０５でタイマ速度指定変数８０
４の値をタイマ速度変数６０２に設定する。その後に手
続きを終了し、呼出元に制御を戻す。

【００９２】ステップ９０４において、出力データキュ
ー８０２の内容とパタン保持変数８０３の内容とが同一
であると判定するとは、１以上Ｎ以下のすべての整数ｉ
に対して、出力データキュー８０２のｉ番目のバイトと
パタン保持変数８０３のｉ番目のバイトとが同一である
と判定することを意味する。出力データキュー８０２の
ｉ番目のバイトとパタン保持変数８０３のｉ番目のバイ
トとが同一であると判定するとは、パタン保持変数８０
３のｉ番目のバイトが１６進数表現で０ｘ００である
か、出力データキュー８０２のｉ番目のバイトとパタン
保持変数８０３のｉ番目のバイトとが同一であることを
意味する。

【００９３】同一性判定ステップ９０４の詳細を図９に
示した。まずステップ１００１で一時変数ｉを０に設定
し、ステップ１００２に進む。

【００９４】ステップ１００２では、「ｐａｔｔｅｒｎ
［ｉ］が１６進数表記で０ｘ００であるが、またはｐａ
ｔｔｅｒｎ［ｉ］がｒｉｎｇ＿ｂｕｆ［（ｈｅａｄ＋
ｉ）％Ｎ］と等しいか」を判定する。ただし、ａ％ｂは
ａをｂで割った剰余を意味する。条件が真の場合はステ
ップ１００３へ進む。条件が偽の場合は非同一であると
判定し、判定を終了する。

【００９５】ステップ１００３ではｉに１を加え、ステ
ップ１００４へ進む。

【００９６】ステップ１００４では「ｉがＮに等しい
か」を判定する。条件が真の場合はステップ１００２へ
進む。条件が偽の場合は同一であると判定し、判定を終
了する。

【００９７】出力制御部８００を拡張して、パタン保持
変数５０３およびタイマ速度レジスタ５０４の組を複数
個持ち、出力制御手続き８０１を、出力データキュー８
０２と同一であると判定したパタン保持レジスタ８０３
と同じ組のタイマ速度指定変数８０４の内容をタイマ速
度変数６０２に設定する手続きにすることも出来る。

【００９８】

【発明の効果】タイマ待ちの長さの変更は従来、プログ
ラム中に複数存在するタイマ待ち箇所を変更する必要が
あった。また、プログラムが外部調達のため、プログラ
ムのソースコードを持っていない場合もあり、プログラ
ムの変更は困難であった。また、タイマ速度を変更した
いタイミングに間に合わない等の操作ミスが避けられな
いという理由により、可変速タイマの速度指定手段を操
作者が変更することも困難であった。

【００９９】本発明のタイマを使用すると、プログラム
の変更無しに、結果出力パタンに対応して、タイマ待ち
の長さを変更することが可能となる。このため、操作者
の興味無い表示を行なうプログラム部分では表示保持時
間を短くし、操作者の興味ある表示を行なうプログラム
部分では表示保持時間を長くするというデバッグが可能
となる。そのため、タイマを使用するプログラムおよび
このプログラムを実行する計算機ハードウェアのデバッ
グの効率が向上する。

【０１００】また、タイマ速度の変更処理は計算機のシ
ステムバスには影響を与えない。このため、プログラム
の動作および計算機ハードウェアの動作に影響を与えず
に、タイマ速度変更を行なうことが可能となる。

【図面の簡単な説明】

【図１】第１の実施形態の計算機の構成図である。

【図２】第１の実施形態のプログラムの流れを示すフロ
ーチャートである。

【図３】第１の実施形態のタイマの構成図である。

【図４】第１の実施形態の出力パタン対応クロック指定
レジスタ操作機構の構成図である。

【図５】第２の実施形態のソフトウェアタイマ及びデバ
ッガの関係を表す図である。

【図６】第２の実施形態のソフトウェアタイマ手続きの
構成図である。

【図７】第２の実施形態のソフトウェアタイマ手続きの
流れを示すフローチャートである。

【図８】第２の実施形態のデバッガの構成図である。

【図９】第２の実施形態のデバッガの出力制御手続きの
流れを示すフローチャートである。

【図１０】第２の実施例の同一性判定処理の流れを示す
フローチャートである。

【符号の説明】

１００…計算機、 １０１…処理装置、
１０２…記憶装置、１０３…表示装置、 １０４…
外部記憶装置、 １０５…タイマ、２００…計算機１
００上で動作するプログラム、２０１〜２０８…プログ
ラム２００の処理部分、３０１…システムバスインタフ
ェース、３０２…１６ビットバイナリカウンタ、
３０３…選択回路、３０４…１０００Ｈｚクロ
ック発生器、３０５…１００００Ｈｚクロック発生器、
３０６…クロック指定スイッチ、 ３１１…カウンタ
値信号、３１２…クロック信号、 ３１３…
１０００Ｈｚクロック信号、３１４…１００００Ｈｚク
ロック信号、 ３１５…クロック選択信号、４０１
…システムバスインタフェース、 ４０２…文字端
末装置、４０３…出力パタン対応クロック指定レジスタ
操作機構、４１１…ＦＩＦＯレジスタ、 ４１
２…パタン保持レジスタ、４１３…タイマ速度指定レジ
スタ、 ４１４…パタン比較回路、４１５…タイマ速
度指定回路、 ４２１…出力データ信号、４２２
…ＦＩＦＯレジスタ出力信号、４２３…パタン保持レジ
スタ出力信号、４２４…パタン比較回路出力信号、４２
５…タイマ速度指定レジスタ出力信号、４２６…タイマ
速度指定信号、 ５０１…ソフトウェアタイマ、５
０２…デバッガ、 ５０３…オペレーテ
ィングシステム、６０１…カウンタ変数、
６０２…タイマ速度変数、６０３…ソフトウェアタイマ
手続き、７０１〜７０３…ソフトウェアタイマ手続きの
ステップ、８００…デバッガの出力制御部、 ８０１
…出力制御手続き、８０２…出力データキュー、
８０３…パタン保持変数、８０４…タイマ速度指定変
数、８２０…出力データキューを構成する配列、８２１
…出力データキューの先頭要素を指すインデックス、９
０１〜９０５…出力手続きのステップ、１００１〜１０
０４…同一性判定処理のステップ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山内 雅彦 神奈川県川崎市幸区鹿島田890番地株式会 社日立製作所情報・通信開発本部内 (72)発明者 林 剛久 神奈川県川崎市幸区鹿島田890番地株式会 社日立製作所情報・通信開発本部内

Claims (6)

【特許請求の範囲】
1. 【請求項１】（１）処理装置と出力装置と記憶装置とタ
   イマを持ち、該記憶装置に格納されるプログラムを該処
   理装置が実行する計算機であって、（１−１）該タイマ
   は、時間の経過とともに単調に増加または単調に減少す
   るタイマ値を保持し、（１−２）該タイマ値は該プログ
   ラムから参照可能であり、（１−３）該タイマは一定時
   間の経過に対するタイマ値の変化量をクロック指定レジ
   スタに保持し、（１−４）該プログラムは、該出力装置
   を介した出力データの出力処理および該出力処理に後続
   するタイマ待ち処理を複数個含むプログラムであり、
   （１−５）該タイマ待ち処理は現時点でのタイマ値と出
   力を開始した時点でのタイマ値との差がある閾値以上に
   なるまで待つ処理であり、（１−６）該出力装置は、
   （１−６−１）時系列順の複数の出力データの出力を受
   け付け、保持し、（１−６−２）該保持している出力デ
   ータを変換して操作者が認知可能な出力表現を行い、
   （１−６−３）最新の第１の有限個の出力データのみを
   出力表現可能な出力装置である、計算機において、
   （２）出力装置中の機構であって、（２−１）該出力デ
   ータのうち最新の第２の有限個の出力データを保持する
   出力データ保持レジスタと、（２−２）該第２の有限個
   と同数のデータを保持するパンタ保持レジスタと、（２
   −３）該出力データ保持レジスタと該パタン保持レジス
   タの内容が同一であると判定した場合にクロック指定レ
   ジスタに設定するための値を保持するタイマ速度指定レ
   ジスタと、（２−４）該出力データ保持レジスタと該パ
   タン保持レジスタとの同一性を判定する装置と、（２−
   ５）該同一性を判定する装置が同一であると判定した場
   合には、該タイマ速度指定レジスタ値を該クロック指定
   レジスタに設定する装置とから構成される機構を持つこ
   とを特徴とする計算機。
2. 【請求項２】請求項１の、パタン保持レジスタの内容を
   操作者が変更可能なインタフェースを持つことを特徴と
   する計算機。
3. 【請求項３】請求項１または２の、タイマ速度指定レジ
   スタ値を操作者が変更可能なインタフェースを持つこと
   を特徴とする計算機。
4. 【請求項４】請求項１または２または３のパタン保持レ
   ジスタとタイマ速度指定レジスタとの組を複数個持ち、
   出力データ保持レジスタと同一であると判定したパタン
   保持レジスタと同じ組のタイマ速度指定レジスタ値を、
   クロック指定レジスタに設定することを特徴とする計算
   機。
5. 【請求項５】請求項１または２または３または４の出力
   装置が描画装置であり、出力表現が文字もしくは画像も
   しくは文字および画像の組合せであることを特徴とする
   計算機。
6. 【請求項６】請求項１または２または３または４の出力
   装置が描画装置であり、出力表現が音の大きさおよび音
   の高さの組の時系列データで表現される音声であること
   を特徴とする計算機。