JPH03241432A - 命令変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ワードアドレス方式を採用する命令から構成されるプロ
グラムを、バイトアドレス方式を採用する汎用プロセッ
サにより実行する情報処理システムにおける命令変換方
式に関し、 本発明は、ワードアドレス方式を採用していた専用プロ
セッサが実行していた命令を、バイトアドレス方式を採
用する汎用プロセッサにより実行する際に、汎用プロセ
ッサの処理能力を低下を極力防止することを目的とし、 汎用プロセッサがメモリ宛に送出したバイトアドレス方
式によるアドレスを、ワードアドレス方式によるアドレ
スに変換してメモリに伝達し、メモリから抽出された命
令を、汎用プロセッサが実行可能な一以上の命令に変換
して汎用プロセッサに伝達し、メモリから抽出されたデ
ータを、変換すること無く汎用プロセッサに伝達する命
令変換回路を汎用プロセ・７すの外部に設け、汎用プロ
セッサ内に、ワードアドレス方式によるアドレスをバイ
トアドレス方式によるアドレスに変換する際に使用する
汎用レジスタを設ける様に構成する。

〔産業上の利用分野〕

本発明は、ワードアドレス方式を採用する命令から構成
されるプログラムを、バイトアドレス方式を採用する汎
用プロセッサにより実行する情報処理システムにおける
命令変換方式に関する。

例えば蓄積プログラム制御式電子交換機の中央制御装置
には、交換処理を高速に実行する為に、専用に開発され
た専用命令を実行するプロセッサが使用されていた。

一方、汎用プロセッサの性能が急速に向上し、前記電子
交換機の中央制御装置も汎用プロセッサを用いて充分な
性能を得ることが可能となり、膨大な時間と労力を費や
して専用プロセッサを開発する必要が無くなった。

なお、中央制御装置を汎用プロセッサにより構成した場
合も、此迄専用プロセッサを用いた中央制御装置用に開
発されていたプログラムを極力活用することが強く要望
される。

〔従来の技術〕

第６図は専用プロセッサを用いた中央制御装置の一例を
示す図であり、第７図は従来ある汎用プロセッサを用い
た中央側′４Ｂ装置の一例を示す図である。

第６図において、専用プロセッサ１は、それぞれ３２ビ
ツトから構成される専用の命令ｉを実行する如く構成さ
れており、メモリ２には、専用プロセッサ１が実行する
専用の命令ｉにより構成されるプログラム並びにデータ
ｄが、−語３２ビ。

ト単位で格納されており、専用プロセッサ１は、−語単
位に指定するアドレスａを（所謂ワードアドレス方式に
より）メモリ２に印加することにより、所要の命令ｉお
よびデータｄを抽出し、実行していた。

かかる中央制御装置を汎用プロセ・７すを用いて構成し
、メモリ２に格納されている専用プロセッサ１により実
行されていたプログラムおよびデータを実行可能とする
為に、従来、工くユレータを用いる方法が採用されてい
た。

第７図においては、第６図における専用プロセッサ１が
、エミュレータ１１１を内蔵する汎用プロセッサ１１に
置換されている。

エミュレータ１１１は、汎用プロセッサ１１がメモリ２
から抽出した専用プロ女ソサｌ用の命令ｉ　（以後元命
令ｉと称する）を、汎用プロセッサ１１が実行可能な命
令に変換する。

汎用プロセッサ１１が実行可能な命令は、例えば命令種
別を示す符号（機能部）の体系も異なり、またアドレス
方式も、従来ある８ビツト命令を採用するマイクロプロ
セッサとの互換性を考慮し、１６ビツト命令、或いは３
２ビツト命令を使用している汎用プロセッサも８ビット
単位で指定する、所謂バイトアドレス方式を採用してい
る。

然し、汎用プロセッサ１１が各元合金ｉを実行する度に
、エミュレータ１１１による変換を伴う為、命令実行時
間が増大し、中央制御装置の処理能力が低下することと
なる。

〔発明が解決しようとする課題〕

以上の説明から明らかな如く、従来ある汎用プロセッサ
を用いた中央制御装置においては、汎用プロセッサ１１
内にエミュレータ１１１を設け、メモリ２から抽出した
元合金ｉを実行する度に、エミュレータ１１１により汎
用プロセッサ１１が実行可能な命令に変換する為、命令
実行時間が増大し、当該中央制御装置の処理能力が低下
する問題があった。

本発明は、ワードアドレス方式を採用していた専用プロ
セッサが実行していた命令を、バイトアドレス方式を採
用する汎用プロセッサにより実行する際に、汎用プロセ
ッサの処理能力を低下を極力防止することを目的とする
。

〔課題を解決するための手段〕

第１図は本発明の原理を示す図である。

第１図において、２はメモリ、１０は汎用プロセッサで
あり、情報処理システムを構成する。

３は、本発明により汎用プロセッサ１０の外部に設けら
れた命令変換回路である。

１００は、本発明により汎用プロセッサ１０内に設けら
れた汎用レジスタである。

〔作用〕

メモリ２には、ワードアドレス方式を採用する命令が記
憶されている。

汎用プロセッサ１０は、ハイドアドレス方式を採用する
命令を実行する。

命令変換回路３は、汎用プロセッサ１０がメモリ２宛に
送出したハイドアドレス方式によるアドレスを、ワード
アドレス方式によるアドレスに変換してメモリ２に伝達
し、メモリ２から抽出された命令を、汎用プロセッサ１
０が実行可能な一以上の命令に変換して汎用プロセッサ
１０に伝達し、メモリ２から抽出されたデータを、変換
すること無く汎用プロセッサ１０に伝達する。

汎用レジスタ１０Ｏは、汎用プロセッサ１０がワードア
ドレス方式によるアドレスをハイドアドレス方式による
アドレスに変換する際に使用される。

従って、メモリから抽出された命令は、命令変換回路に
より汎用プロセッサにより実行可能な命令に高速に変換
されて汎用プロセッサに伝達され、汎用プロセッサは、
命令変換回路により変換された命令を、内部に設けられ
た汎用レジスタを用いて語単位のアドレスをハイド単位
のアドレスに、高速に変換し乍ら実行する為、命令の変
換がエミュレータによる場合に比して高速に実行される
こととなり、当該情報処理システムの処理能力を低下が
防止可能となる。

［実施例］ 以下、本発明の一実施例を図面により説明する。

第２図は本発明の一実施例による汎用プロセッサを用い
た中央制御装置を示す図であり、第３図は第２図におけ
る命令変換回路の一例を示す図であり、第４図は命令発
生回路における命令発生過程の一例を示す図であり、第
５図は汎用プロセッサにおける命令実行過程の一例を示
す図である。なお、全図を通じて同一符号は同一対象物
を示す。

第２図においては、第１図における汎用レジスタ１００
として、汎用プロセッサ１０内に設けられている汎用レ
ジスタの一つである第Ｏ番レジスタＲ０が割当てられて
おり、その代わりに、汎用プロセッサ１０内で第０番レ
ジスタＲ０が果たしていた役割を代行する付加レジスタ
４を、汎用プロセッサ１０の外部に設けている。

なお第０番レジスタＲ０は、汎用プロセッサ１０内では
命令実行の際に、アドレス算出の為に使用されていなか
った為、外部に設けた付加レジスタ４により代行しても
、当該中央制御装置の処理能力への影響は僅少である。

メモリ２には、第６図および第７図におけると同様に、
ワードアドレス方式（但し一語３２ビット）を採用する
専用プロセッサにより実行された元合金ｉから構成され
るプログラムが格納されており、また汎用プロセッサ１
０は、バイトアドレス方式を採用するものとする。

第２図乃至第５図において、汎用プロセッサ１０がメモ
リ２から次の元合金ｉを抽出する為に、バイトアドレス
方式によるアドレスａ　Ｉを、アドレスバス５“を経由
して命令変換回路３に伝達すると共に、アドレスａ“に
よる抽出対象が元合金ｉであるかデータｄであるかを指
定する命令／データ指定信号Ｃ（例えば元合金ｉを指定
する場合には命令／データ指定信号Ｃ＝論理“１”に設
定し、データｄを指定する場合には命令／データ指定信
号Ｃ−論理“Ｏ”に設定）を、命令変換回路３に伝達す
る。

命令変換回路３においては、１７４回路３１が、汎用プ
ロセッサ１０から伝達されたアドレスａ。

を四で割算してワードアドレス方式のアドレスａに変換
し、アドレスバス５を経由してメモリ２に印加し、また
セレクタ３３が、汎用プロセッサ１０から伝達された命
令／データ指定信号Ｃが論理“１”の場合には入力端子
Ａを選択して出力端子０に接続し、また命令／データ指
定信号Ｃが論理“０”の場合には入力端子Ｂを選択して
出力端子Ｏに接続する。現在は命令／データ指定信号Ｃ
は論理“１”に設定されている為、セレクタ３３は入力
端子Ａを出力端子○に接続している。

メモリ２からは、アドレスａに格納されている元合金ｉ
が抽出され、データバス６を経由して命令変換回路３に
伝達される。

命令変換回路３においては、伝達された元合金ｌが命令
発生回路３２およびセレクタ３３の入力端子Ｂに人力さ
れるが、現在セレクタ３３は入力端子Ａを選択している
為、入力端子Ｂに人力された元合金ｉは出力端子０に伝
達されることは無い。

命令発生回路３２は、伝達された元合金ｉを一以上の汎
用プロセッサ１０が実行可能な命令ｉ゛に変換し、−命
令宛セレクタ３３の入力端子Ａに人力する。

セレクタ３３は、入力端子Ａに人力された命令ｉを出力
端子Ｏに出力し、データバス６を経由して汎用プロセッ
サ１０に伝達する。

此処で、メモリ２のアドレスａから抽出された元合金ｉ
がジャンプ・インダイレクト命令（Ｊｕｍｐ　　Ｉｎｄ
ｉｒｅｃｔ命令〉とする。

ジャンプ・インダイレクト命令ｉは、第４図に示す如く
、機能部ｆ　　（８ビツト）、空白（４ビツト）、レジ
スタ指示部ｂ２　（４ビツト）、レジスタ指示部ｘ２　
（４ビツト）およびデータ部ｄ２（１２ビツト）から構
成され、汎用レジスタの一つであるｂ２番レジスタＲｂ
□の蓄積内容（Ｒｂ２）と、汎用レジスタの一つである
ｘ２番レジスタＲ８□の蓄積内容（ＲＸ□）と、データ
部ｄ２の値（ｄＺ）との加算結果（（Ｒ１，２）　＋　
（ＲＸ□）　　＋　（ｄＺ））をアドレスａとして、メ
モリ２に格納されているデータ（（（Ｒｂｚ）　＋　（
ＲＸ２）　＋　（ｄＺ　）））を、次命令のアドレスａ
とする命令である。

命令発生回路３２は、各元合金ｉ　（の機能部ｒ）に対
応する、汎用プロセッサ１０により実行可能な一以上の
命令ｉｌ　　（の機能部ｆ“）と、命令ｉ°を構成する
為に、元合金ｉに含まれる機能部ｆ以外の各部、例えば
ジャンプ・インダイレクト命令ｉにおけるレジスタ指示
部ｂ２、レジスタ指示部ｘ２およびデータ部ｄ２等を如
何に組合わせるかを指定する情報とを、例えば図示され
ぬ続出専用メモリ内に格納している。

命令発生回路３２は、データバス６からジャンプ・イン
ダイレクト命令を伝達されることにより、前記続出専用
メモリから二組の命令、第一命令ｉｏおよび第二命令１
２　°の機能部ｆ１　“およびｆ２　“と、機能部鮨　
°に対応しては、第一命令ｒ　、　　ｌを構成する為に
、ジャンプ・インダイレクト命令ｉに含まれるレジスタ
指示部ｂ２、レジスタ指示部ｘ２およびデータ部ｄ２を
、それぞれレジスタ指示部ｂ°、レジスタ指示部Ｘ°お
よびデータ部Ｄ“として組合わせ、第二命令ｉ２　°を
構成する為には機能部ｆ２　“のみによるとの情報とを
抽出し、第４図に示す如き第一命令ｉＩｆおよび第二命
令１２１を組立て、先ず第一命令ｉ。

をセレクタ３３の入力端子Ａに人力する。

セレクタ３３は、入力端子Ａに入力された第一命令１１
　′を、出力端子Ｏから出力し、データバス６′を経由
して汎用プロセッサ１０に伝達する。

第一命令ｉＩ　′は、汎用プロセッサ１０により実行可
能な命令であり、「ｂ″番レジスタＲｂの蓄積内容（Ｒ
ｂ’）と、Ｘ′番レしスタＲ。

の蓄積内容（ＲＸ　“〉と、データ部Ｄ“の値（Ｄ“）
との加算結果（（Ｒｈ　　”）　＋　（ＲＸ　　’）　
＋（Ｄ’））を四倍した値（（Ｒｂ　”）＋（ＲＸ“）
＋　（Ｄ’））　Ｘ４を先頭アドレスａ“とした四バイ
ト分のデータ（（（Ｒｔ、　　“）＋（ＲＸ　　“）＋
　（Ｄ“））Ｘ４）をメモリから抽出し、第Ｏ番レジス
タＲ０に蓄積する」と言う命令である。

汎用プロセッサ１０は、命令変換回路３からデータバス
６′を経由して伝達された第一命令ｉｏを実行しく第５
図ステップＳ１）、最初にｂ′（＝ｂｚ）番レジスタＲ
ｈ　　　（＝Ｒｂｚ）の蓄積内容（Ｒｂ　　’　　（＝
Ｒ，２）　）と、Ｘ’（＝Ｘ２）番レジスタＲＸ　’　
　（＝Ｒ，Ｚ）の蓄積内容（ＲＸ　“　（＝Ｒ，□））
と、データ部Ｄ’（＝ｄｚ）の４ｆｉ（Ｄ′（＝ｄｚ）
）との加算結果（（Ｒｂ　　’　　（＝Ｒｂｚ）　）　
　＋　（ＲＸ　　’　　（＝ＲＸ□））＋　　（Ｄ’　
　（＝ａ２）））を四倍した値（（Ｒ１“　（＝Ｒｂｚ
）　）　＋（ＲＸ　　’　　（＝ＲＸ２））　＋　（Ｄ
’　　（＝ｄ２））ｌ　×４を先頭アドレスａ　ｆとし
て、アドレスバス５′を経由して命令変換回路３に伝達
すると共に、データの抽出を指定した命令／データ指定
信号Ｃ（−論理“Ｏ”）を命令変換回路３に伝達する。

命令変換回路３においては、１／４回路３１が汎用プロ
セッサ１０からアドレスバス５′を経由して伝達された
先頭アドレスａ’−（（Ｒｂ（＝Ｒｂ２））＋　（ＲＸ
　“　（＝Ｒえ２）　）　　＋　（Ｄ“（＝ａｚ　））
ｌ　×４を、四で割算してワードアドレス方式のアドレ
スａ＝　（（Ｒｂ　　’　　（＝Ｒｂ□））＋　（Ｒｘ
“（＝Ｒ，ｚ）　）　＋（Ｄ　”　（−ｄｚ　）　）　
）に変換し、アドレスバス５を経由してメモリ２に印加
すると共に、命令／データ指定信号Ｃ（−論理“Ｏ”）
を伝達されたセレクタ３３が入力端子Ｂを選択し、出力
端子Ｏに接続する。

メモリ２は、アドレスａに蓄積されている一語分のデー
タ（即ちバイトアドレス方式における四アドレス分のデ
ータａ＝（（ｌｂ　　“　（−Ｒｂｚ））＋　（ＲＸ　
“　（＝ＲＸＺ）　）　＋　（Ｄ“　（−ｄ２〉）））
を抽出し、データバス６を経由して命令変換回路３に伝
達する。

命令変換回路３においては、セレクタ３３がメモリ２か
らデータバス６を経由して伝達されたデータｄ＝　（（
（Ｒｂ　　’　　（＝Ｒｂ□）　）＋　（Ｒ。

（＝ＲＸ□））＋　（Ｄ’　　（−ｄｚ））ｌ）を、セ
レクタ３３の入力端子Ｂから出力端子○に伝達すること
により、何等変更すること無くデータバス６９を経由し
て汎用プロセッサ１０に伝達する。

汎用プロセッサ１０は、先頭アドレスａ　　−（（Ｒｂ
　　’　　（＝Ｒ１１２）　）　＋　（ＲＸ　　’　　
（−ＲＸ２）　）＋　（Ｄ“　（−ｄ２）））　×４を
伝達することにより、命令変換回路３からデータバス６
°を経由して伝達された四バイト分のデータｄ−（［Ｒ
ｔ。

（＝Ｒｂ２））＋　　（ＲＸ　　　　（＝ＲＸ□））＋
（Ｄ’Ｃ＝ｄ２））））を、第０番レジスタＲ６に蓄積
する（ステップＳｌ）。

次に汎用プロセッサ１０は、命令変換回路３に対して次
の命令を伝達する様に、図示されぬ経路を経由して依頼
すると共に、命令を指定する命令／データ指定信号ｃ　
（＝論理“ｌ”）を命令変換回路３に伝達する。

命令変換回路３においては、命令発生回路３２が汎用プ
ロセッサ１０から次の命令の伝達を依頼されると、先に
作成済みの第二命令１２　“をセレクタ３３の入力端子
Ａに入力する。

セレクタ３３は、入力端子Ａに人力された第二命令１２
　“を、出力端子○から出力し、データバス６′を経由
して汎用プロセッサ１０に伝達する。

第二命令１２１は、汎用プロセッサ１０により実行可能
な命令であり、「第０番レジスタＲ０の蓄積内容（Ｒｏ
）を四倍した後、乗算結果（Ｒ。

）×４をプログラムカウンタＰＣに蓄積するｊと言う命
令である。

汎用プロセッサ１０は、命令変換回路３からデータバス
６゛を経由して伝達された第二命令１２１を実行しくス
テップＳ２）、第０番レジスタＲ０の蓄積内容（Ｒｏ）
を四倍した後、乗算結果（ＲＯ）×４をプログラムカウ
ンタＰＣに蓄積する。

以上の説明から明らかな如く、本実施例によれば、メモ
リ２に格納されているジャンプ・インダイレクト命令ｉ
が、命令変換回路３により汎用プロセッサ１０により実
行可能な第一命令ｉ、“および第二命令ｉ　２１に変換
され、汎用プロセッサＩＯにより実行されたこととなる
。なお命令変換回路３は、汎用プロセッサ１０の外部に
設けられる為、高速の素子を選択して作成する等の高速
化の手段を講することにより、エミュレータに比し充分
高速な変換処理を実現することが期待される。

なお、第２図乃至第５図はあく迄本発明の一実施例に過
ぎず、例えば汎用プロセッサ１０が実行する命令はジャ
ンプ・インダイレクト命令に限定されることは無く、他
に幾多の変形が考慮されるが、何れの場合にも本発明の
効果は変わらない。

また命令変換回路３の構成は図示されるものに限定され
ることは無く、専用プロセッサｌおよび汎用プロセッサ
１０のアドレス方式等により幾多の変形が考慮されるが
、何れの場合にも本発明の効果は変わらない。更に本発
明の対象となる情報処理システムは、蓄積プログラム制
御式電子交換機の中央制御装置に限定されぬことは言う
迄も無い。

〔発明の効果〕

以上、本発明によれば、前記情報処理システム乙こおい
て、メモリから抽出された命令は、命令変換回路により
汎用プロセッサにより実行可能な命令に高速に変換され
て汎用プロセッサに伝達され、汎用プロセッサは、命令
変換回路により変換された命令を、内部に設けられた汎
用レジスタを用いて語単位のアドレスをハイド単位のア
ドレスに、高速に変換し乍ら実行する為、命令の変換が
工旦ユレータによる場合に比して高速に実行されること
となり、当該情報処理システムの処理能力を低下が防止
可能となる。

【図面の簡単な説明】

第１図は本発明の原理を示す図、第２図は本発明の一実
施例による汎用プロセッサを用いた中央制御装置を示す
図、第３図は第２図における命令変換回路の一例を示す
図、第４図は命令発生回路における命令発生過程の一例
を示す図、第５図は汎用プロセッサにおける命令実行過
程の一例を示す図、第６図は専用プロセッサを用いた中
央制御装置の一例を示す図、第７図は従来ある汎用プロ
セッサを用いた中央制御装置の一例を示す図である。 図において、１は専用プロセノザ、２はメモリ、３は命
令変換回路、４は付加レジスタ、５および５゛はアドレ
スバス、６および６“はデータバス、１０および１１は
汎用プロセ・ノサ、３１は１／４回路、３２は命令発生
回路、３３はセレクタ、１０Ｏは汎用レジスタ、１１１
はエミュレータ、を−、、ｙ 本発明による汎用プロセッサを用いた中央制御装置第　
　２　　図 本発明の原理図 第　　１　　図 第２図における命令変換回路 第　　３　　図 命介発生口路におけるＣｉＴ令発□Ｌ過程第 図 汎用プロセッサにおけるＣイ令実行過（”、４第 図

Claims (1)

1. 【特許請求の範囲】 ワードアドレス方式を採用する命令を記憶するメモリ（
   ２）と、バイトアドレス方式を採用する命令を実行する
   汎用プロセッサ（１０）とを具備する情報処理システム
   において、前記汎用プロセッサ（１０）が前記メモリ（
   ２）宛に送出した前記バイトアドレス方式によるアドレ
   スを、前記ワードアドレス方式によるアドレスに変換し
   て前記メモリ（２）に伝達し、前記メモリ（２）から抽
   出された命令を、前記汎用プロセッサ（１０）が実行可
   能な一以上の命令に変換して前記汎用プロセッサ（１０
   ）に伝達し、前記メモリ（２）から抽出されたデータを
   、変換すること無く前記汎用プロセッサ（１０）に伝達
   する命令変換回路（３）を前記汎用プロセッサ（１０）
   の外部に設け、 前記汎用プロセッサ（１０）内に、前記ワードアドレス
   方式によるアドレスを前記バイトアドレス方式によるア
   ドレスに変換する際に使用する汎用レジスタ（１００）
   を設けることを特徴とする命令変換方式。