JPH10269109A - マイクロコンピュータ - Google Patents

マイクロコンピュータ

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JPH10269109A
JPH10269109A JP9068835A JP6883597A JPH10269109A JP H10269109 A JPH10269109 A JP H10269109A JP 9068835 A JP9068835 A JP 9068835A JP 6883597 A JP6883597 A JP 6883597A JP H10269109 A JPH10269109 A JP H10269109A
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JP
Japan
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signal
watchdog timer
memory
microcomputer
write
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JP9068835A
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Yuichiro Miwa
祐一郎 三輪
Katsunobu Hongo
勝信 本郷
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs

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  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】 【課題】 ワッチドッグタイマのセットのソフトウエア
の負担が大きかった。 【解決手段】 マイクロコンピュータの外部からメモリ
にデータを書き込むモードが指定されていない場合には
ワッチドッグタイマの出力信号を中央処理回路に割り込
み信号として供給し、マイクロコンピュータの外部から
メモリにデータを書き込むモードが指定されている場合
にはワッチドッグタイマのオーバーフロー信号を中央演
算処理回路に供給されないようにカットするスイッチ回
路を具備するものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、電気的に消去可
能なフラッシュメモリを内蔵し、かつＣＰＵ書き込み機
能を有するフラッシュメモリを有するマイクロコンピュ
ータに関するものである。
【０００２】
【従来の技術】図８は従来のマイクロコンピュータの構
成を示すブロック図である。同図において、１００はマ
イクロコンピュータ、２００はマイクロコンピュータ１
００にプログラムを転送するためのパーソナルコンピュ
ータ、３００はマイクロコンピュータ１００とパーソナ
ルコンピュータ２００とを接続するためのインターフェ
イス回路を示している。マイクロコンピュータ１００
は、マイクロコンピュータ１００を統括的に制御する中
央演算処理回路（以下、ＣＰＵと記す）１１０と、プロ
グラム等を格納するフラッシュメモリ１２０と、フラッ
シュメモリ１２０の読み出し書き込み動作を制御するフ
ラッシュメモリ制御回路１３０と、マイクロコンピュー
タ１００の内部クロックを生成するクロック生成回路１
４０と、マイクロコンピュータの暴走を検出するワッチ
ドッグタイマ１５０と、Ａ／Ｄコンバータやタイマなど
の周辺回路１６０と、割り込みの優先順位等を制御する
割り込み処理制御回路１７０と、データ等を一時的に格
納するＲＡＭ１８０とを有している。また、これらマイ
クロコンピュータ１００の内部回路はバス１９０によっ
て電気的に接続されている。なお、マイクロコンピュー
タ１００の外部にはクロック生成回路１４０の基本発振
信号を生成するための発振子１４１が接続されている。
【０００３】フラッシュメモリ制御回路１３０は、フラ
ッシュメモリ１２０の書き込みおよび消去の制御をする
書込・消去制御部１３１と、フラッシュメモリ制御用の
データを格納する制御レジスタ１３２と、ＣＰＵから転
送される書込・消去などを指定するコマンドを格納する
コマンドレジスタ１３３とを具備している。
【０００４】次に動作について説明する。クロック生成
回路１４０は発振子１４１の発振周波数に基づいてＣＰ
Ｕ１１０、ワッチドッグタイマ１５０、周辺回路１６０
にクロック信号ＣＬ１，ＣＬ２，ＣＬ３をそれぞれ供給
する。ＣＰＵ１１０はフラッシュメモリ１２０に格納さ
れているプログラムに従って、例えば周辺回路１６０等
を制御する動作を行う。ワッチドッグタイマ１５０はク
ロック生成回路１４０で生成されるクロックＣＬ２を常
にカウントし、一定時間Ｔ１を経過するとオーバーフロ
ー信号ＯＦを出力する。通常はＣＰＵ１１０はワッチド
ッグタイマ１５０を一定時間Ｔ１よりも短い時間でセッ
トするため、オーバーフロー信号ＯＦは出力されない。
一方、プログラムが正常に動作しない等のためにＣＰＵ
１１０が一定時間Ｔ１よりも短い時間にワッチドッグタ
イマ１５０がセットされない場合には割り込み処理制御
回路１７０により割り込み優先処理等が行われて割り込
み信号ＩＮＴがＣＰＵ１１０に送られて割り込みがかか
り、異常処理のプログラムが実行される。
【０００５】次に、パーソナルコンピュータ２００から
転送されるデータをマイクロコンピュータ１００に内蔵
されているフラッシュメモリ１２０に書き込む動作につ
いて説明する。なお、フラッシュメモリ１２０には外部
からのデータをフラッシュメモリ１２０に書き込む動作
のためのプログラムが格納されている。図９はこの書き
込み処理におけるＣＰＵ１１０の動作を示すフローチャ
ートである。
【０００６】まず外部のディップスイッチ等の設定によ
りＣＰＵ１１０がＣＰＵ書き換えモードで立ち上がる
と、ＣＰＵ１１０はフラッシュメモリのデータの書き換
えのプログラムをフラッシュメモリ１２０から内蔵のＲ
ＡＭ１８０へ転送し（ステップＳＴ９０１）、ＣＰＵ１
１０はＲＡＭ１８０に転送されたプログラムに従って動
作が実行される。次にＣＰＵ１１０は制御レジスタ１３
２のＣＰＵ書き換えモードを指定するビットに「１」を
書き込んでＣＰＵ書き換えモードを指定する（ステップ
ＳＴ９０２）。すると制御レジスタ１３２からＣＰＵ書
き換えモード指定信号Ｍが書込・消去制御部１３１に入
力され、書込・消去制御部１３１は次にコマンドレジス
タ１３３にＣＰＵ１１０から書き込まれるコマンドを実
行できるように待機する。
【０００７】次にＣＰＵ１１０がコマンドレジスタ１３
３に書き込みを指示するコマンドを書き込むと書込・消
去制御部１３１はこのコマンドを解読しフラッシュメモ
リ１２０への書き込みであることを認識する。次にＣＰ
Ｕ１１０はフラッシュメモリ１２０に書き込むべきデー
タをインターフェイス回路３００を介してフラッシュメ
モリ１２０に転送する（ステップＳＴ９０３）。書込・
消去実行部１３１は書き込みパルスＷＰを発生し、実際
にフラッシュメモリ１２０にデータを書き込む。この書
き込みパルスＷＰが「１」のとき書き込み処理が実行さ
れ、書き込みが完了すると「０」になる。消去する場合
も同様のパルスを発生して実行される。
【０００８】書き込み処理中を示す書き込みビジー信号
ＢＳＹは制御レジスタ１３２を介してＣＰＵ１１０が読
み出し（ステップＳＴ９０４）、ビジー信号が「０」に
なったら（ステップＳＴ９０５）、フラッシュメモリ１
２０に正しくデータが書かれたかどうかをチェックする
（ステップＳＴ９０６）。チェックの結果、データ転送
が正しく行われなかった場合には（ステップＳＴ９０
７）、ＣＰＵ１１０は同じデータを再送する動作を行う
（ステップＳＴ９０８）。データ転送が正しく行われた
場合には（ステップＳＴ９０７）、ワッチドッグタイマ
をセットして（ステップＳＴ９０９）、所定のデータの
書き込みが終了したならば（ステップＳＴ９１０）、Ｃ
ＰＵ１１０はＣＰＵ書き換えモードをクリアして（ステ
ップＳＴ９１１）、動作を終了する。
【０００９】なお、フラッシュメモリ１２０のデータの
消去も上述した書き込みと同様に制御レジスタ１３２中
のＣＰＵ書き換えモードを指定するビットに「１」を書
き込んだ後、コマンドレジスタ１３３に消去コマンドを
書き込むことで実行できる。
【００１０】ところで、書込・消去の時間は通常のマイ
クロコンピュータの動作時間に比べて長いので、書込・
消去に時間がかかった場合にワッチドッグタイマ１５０
がオーバーフローして異常処理の割り込みがかかってし
まうことがあった。さらに、この書込・消去に時間がか
かった場合にもワッチドッグタイマ１５０がオーバーフ
ローしないようにするために時間管理をしてセットする
にはソフトウエアに過大な負担がかかるという問題があ
った。
【００１１】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、フラッシュ
メモリを有するマイクロコンピュータではＣＰＵがワッ
チドッグタイマのセットを制御するにはソフトウエアに
過大な負担がかかるという課題があった。
【００１２】この発明は上記のような課題を解決するた
めになされたもので、ソフトウエアの負担を少なくしつ
つ適切にワッチドッグタイマのセットをすることができ
るマイクロコンピュータを提供することを目的とする。
【００１３】
【課題を解決するための手段】請求項１記載の発明に係
るマイクロコンピュータは、マイクロコンピュータの外
部からメモリにデータを書き込むモードが指定されてい
ない場合にはワッチドッグタイマの出力信号を中央処理
回路に割り込み信号として供給し、マイクロコンピュー
タの外部からメモリにデータを書き込むモードが指定さ
れている場合にはワッチドッグタイマのオーバーフロー
信号又はアンダーフロー信号を中央演算処理回路に供給
されないようにカットするスイッチを具備するものであ
る。
【００１４】請求項２記載の発明に係るマイクロコンピ
ュータは、メモリ制御回路がメモリの書き込み処理の完
了毎に書き込み完了信号を出力し、スイッチ回路がマイ
クロコンピュータの外部からメモリにデータを書き込む
モードが指定されている場合には書き込み完了信号を中
央演算処理回路に割り込み信号として供給するものであ
る。
【００１５】請求項３記載の発明に係るマイクロコンピ
ュータは、メモリの書き込み動作を制御するとともに書
き込み動作が開始された時にワッチドッグタイマをセッ
トし、書き込み動作の完了時にワッチドッグタイマのカ
ウント動作を再開させるワッチドッグタイマセット信号
をワッチドッグタイマに供給するメモリ制御回路を具備
するものである。
【００１６】請求項４記載の発明に係るマイクロコンピ
ュータは、メモリの書き込み動作を制御するとともに書
き込み動作が開始された時にワッチドッグタイマをセッ
トしてワッチドッグタイマのカウント動作を再開させる
ワッチドッグタイマセット信号をワッチドッグタイマに
供給するメモリ制御回路を具備するものである。
【００１７】請求項５記載の発明に係るマイクロコンピ
ュータは、メモリはフラッシュメモリを含み、メモリ制
御回路はフラッシュメモリに対する書き込みの制御を行
うように構成したものである。
【００１８】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は本発明の実施の形態１のマイクロ
コンピュータの構成を示すブロック図である。同図にお
いて、４００はマイクロコンピュータ、５００はマイク
ロコンピュータ４００にプログラムを転送するためのパ
ーソナルコンピュータ、６００はマイクロコンピュータ
４００とパーソナルコンピュータ５００とを接続するた
めのインターフェイス回路を示している。マイクロコン
ピュータ４００は、マイクロコンピュータ４００を統括
的に制御する中央演算処理回路（以下、ＣＰＵと記す）
４１０と、プログラム等を格納するフラッシュメモリ
（メモリ）４２０と、フラッシュメモリ４２０の読み出
し、書き込み動作を制御するフラッシュメモリ制御回路
（メモリ制御回路）４３０と、マイクロコンピュータ４
００の内部クロックを生成するクロック生成回路４４０
と、マイクロコンピュータの暴走を検出するワッチドッ
グタイマ４５０と、Ａ／Ｄコンバータやタイマなどの周
辺回路４６０と、割り込みの優先順位等を制御する割り
込み処理制御回路４７０と、データ等を一時的に格納す
るＲＡＭ４８０と、フラッシュメモリ制御回路４３０か
ら出力されるＣＰＵ書き換えモード信号Ｍの信号レベル
によって入力信号の切り換えが行われるスイッチ回路４
９５とを有している。
【００１９】フラッシュメモリ制御回路４３０はフラッ
シュメモリ４２０の書込・消去制御部４３１と、フラッ
シュメモリ制御用のデータを格納する制御レジスタ４３
２と、ＣＰＵ４１０から転送される書込・消去などを指
定するコマンドを格納するコマンドレジスタ４３３とを
具備している。さらに、書込・消去制御部４３１は書き
込みが完了したときに書き込み完了信号ＷＣを出力す
る。この書き込み完了信号ＷＣはスイッチ回路４９５の
入力端子ｂに供給される。マイクロコンピュータ４００
の内部回路はバス４９０によって電気的に接続され、デ
ータの転送等が行われる。なお、マイクロコンピュータ
４００の外部にはクロック生成回路４４０の基本発振信
号を生成するための発振子４４１が接続されている。
【００２０】次に動作について説明する。クロック生成
回路４４０は発振子４４１の発振周波数に基づいてＣＰ
Ｕ４１０、ワッチドッグタイマ４５０、周辺回路４６０
にクロック信号ＣＬ１，ＣＬ２，ＣＬ３をそれぞれ供給
する。ＣＰＵ４１０はフラッシュメモリ４２０に格納さ
れているプログラムに従って、例えば周辺回路４６０等
を制御する動作を行う。ワッチドッグタイマ４５０はク
ロック生成回路４４０で生成されるクロックＣＬ２を常
にカウントし、一定時間Ｔ１を経過するとオーバーフロ
ー信号ＯＦを出力する。今、モードがＣＰＵ書き換えモ
ードでは無い場合、すなわち、ＣＰＵ書き換えモード信
号Ｍが「０」である場合にはワッチドッグタイマ４５０
から出力されたオーバーフロー信号ＯＦはスイッチ回路
４９５の入力端子ａから割り込み処理制御回路４７０に
入力される。通常はＣＰＵ４１０はワッチドッグタイマ
４５０を一定時間Ｔ１よりも短い時間でセットするた
め、オーバーフロー信号ＯＦは出力されない。一方、プ
ログラムが正常に動作しない等のためにＣＰＵ４１０が
一定時間Ｔ１よりも短い時間にワッチドッグタイマ４５
０がセットされない場合には割り込み処理制御回路４７
０により割り込み優先処理等が行われて割り込み信号Ｉ
ＮＴがＣＰＵ４１０に送られ割り込みがかかり、異常処
理のプログラムが実行される。なお、ワッチドッグタイ
マ４５０は、アンダーフローしたときにアンダーフロー
信号を出力するようにしてもよい。
【００２１】次にパーソナルコンピュータ５００から転
送されるデータをマイクロコンピュータ４００に内蔵さ
れているフラッシュメモリ４２０に書き込む動作につい
て説明する。なお、フラッシュメモリ４２０には外部か
らのデータをフラッシュメモリ４２０に書き込み動作の
ためのプログラムが格納されている。図２はこの書き込
み処理におけるＣＰＵの動作を示すフローチャートであ
る。
【００２２】まず外部のディップスイッチ等の設定によ
りＣＰＵ４１０がＣＰＵ書き換えモードで立ち上がる
と、ＣＰＵ４１０はフラッシュメモリ４２０のデータの
書き換えのプログラムをフラッシュメモリ４２０から内
蔵のＲＡＭ４８０へ転送し（ステップＳＴ２０１）、Ｃ
ＰＵ４１０はＲＡＭ４８０に転送されたプログラムに従
って動作が実行される。次にＣＰＵ４１０は制御レジス
タ４３２のＣＰＵ書き換えモードを指定するビットに
「１」を書き込んでＣＰＵ書き換えモードを指定する
（ステップＳＴ２０２）。すると制御レジスタ４３２か
らＣＰＵ書き換えモード指定信号Ｍは書込・消去制御部
４３１に入力され、書込・消去制御部４３１は次にフラ
ッシュメモリコマンドレジスタ４３３にＣＰＵ４１０か
ら書き込まれるコマンドを実行できるように待機する。
【００２３】ＣＰＵ４１０がフラッシュメモリコマンド
レジスタ４３３に書き込みを指示するコマンドを書き込
むと書込・消去制御部４３１はこのコマンドを解読しフ
ラッシュメモリ４２０への書き込みであることを認識す
る。次にＣＰＵ４１０はフラッシュメモリ４２０に書き
込むべきデータをインターフェイス回路６００を介して
フラッシュメモリ４２０に転送する（ステップＳＴ２０
３）。書込・消去制御部４３１は書き込みパルスＷＰを
発生し、実際にフラッシュメモリにデータを書き込む。
このパルスが「１」のとき書き込み処理が実行され、書
き込みが完了すると「０」になる。消去する場合も同様
のパルスを発生して実行される。
【００２４】一方、スイッチ回路４９５は制御レジスタ
４３２のＣＰＵ書き換えモード指定信号Ｍが「１」にな
った時点で入力端子ｂからの信号を入力するように切り
替わり、割り込み処理制御回路４７０には書き込み制御
信号ＷＣが入力されることになる。
【００２５】図３はデータバス４９０上のデータ、書き
込みパルスＷＰ、フラッシュメモリ制御回路４３０のデ
ータラッチ、ビジー信号ＢＳＹ、書き込み完了信号ＷＣ
のタイミングを示すタイミングチャートである。同図に
示すように、書き込み完了信号ＷＣは書き込みパルスＷ
Ｐが立ち下がると「１」となる。このため書き込み完了
信号ＷＣは書き込みの終了と共にスイッチ回路４９５を
通して割り込み処理制御回路４７０に送られ、ＣＰＵ４
１０は割り込みがかけられる（ステップＳＴ２０４）。
ＣＰＵ４１０に割り込みが書けられると、ＣＰＵ４１０
はフラッシュメモリ４２０へのデータの書き込みが終了
したことを認識する。ＣＰＵ４１０はＣＰＵ書き換えモ
ードか否かを認識しているので、この割り込み要求が本
来のワッチドッグタイマ４５０からの割り込みか、フラ
ッシュメモリ４２０への書き込み完了の割り込みかを判
断することができる。
【００２６】ＣＰＵ４１０はこの割り込みがあるとフラ
ッシュメモリ４２０へのデータの書き換えが終了したと
認識し、フラッシュメモリ４２０に正しくデータが書か
れたかどうかをチェックする（ステップＳＴ２０５）。
チェックの結果、データ転送が正しく行われなかった場
合には（ステップＳＴ２０６）、ＣＰＵ４１０は同じデ
ータを再送する動作を行う（ステップＳＴ２０７）。デ
ータ転送が正しく行われた場合には（ステップＳＴ２０
６）、所定の量のデータの書き込みが終了したならば
（ステップＳＴ２０８）、ＣＰＵ４１０は制御レジスタ
４３２のＣＰＵ書き換えモードのビットを「０」にクリ
アして（ステップＳＴ２０９）、動作を終了する。
【００２７】なお、フラッシュメモリの消去も上述した
書き込みと同様に制御レジスタ４３２中のＣＰＵ書き換
えモードを指定するビットに「１」を書き込んだ後、コ
マンドレジスタ４３３に消去コマンドを書き込むことで
実行できる。
【００２８】すなわち、本実施の形態１ではＣＰＵ書き
換えモードの間はワッチドッグタイマ４５０の出力は切
り離されるので、ワッチドッグタイマ４５０のオーバー
フローによってはＣＰＵ４１０に割り込みはかからない
のでソフトウエアでワッチドッグタイマ４５０のセット
をするプログラムの必要がないのでソフトウエアの負担
を軽くすることができる。さらに、スイッチ４９５によ
って書込・消去制御部４３１から出力される書き込み完
了信号ＷＣが割り込み信号としてＣＰＵ４１０に入力さ
れるのでＣＰＵ４１０はこの信号による割り込みで書き
込みの完了を認識でき、その間、ビジー信号のポーリン
グによる監視等を行う必要がない。このため、その間、
ウエイト、ホールド等によりＣＰＵ４１０を止めること
ができ、消費電力を低減できる効果もある。
【００２９】実施の形態２．図４は本発明の実施の形態
２のマイクロコンピュータの構成を示すブロック図であ
る。図１と同一部分には同一符号を付し、重複する説明
は省略する。図４において、４００ａはマイクロコンピ
ュータ、４３０ａはフラッシュメモリ制御回路（メモリ
制御回路）、４３１ａは書込・消去制御部をそれぞれ示
している。
【００３０】次に動作について説明する。マイクロコン
ピュータ４００ａの基本的動作については図１に示す実
施の形態１と同様であるので省略し、パーソナルコンピ
ュータ５００から転送されるデータをマイクロコンピュ
ータ４００ａに内蔵されているフラッシュメモリ４２０
に書き込む動作について説明する。図５はこの書き込み
処理におけるＣＰＵの動作を示すフローチャートであ
る。
【００３１】まず、外部のディップスイッチ等の設定に
よりＣＰＵ４１０がＣＰＵ書き換えモードで立ち上がる
と、ＣＰＵ４１０はフラッシュメモリのデータの書き換
えのプログラムをフラッシュメモリ４２０から内蔵のＲ
ＡＭ４８０へ転送し（ステップＳＴ５０１）、ＣＰＵ４
１０はＲＡＭ４８０に転送されたプログラムに従って動
作が実行される。次にＣＰＵ４１０は制御レジスタ４３
２のＣＰＵ書き換えモードを指定するビットに「１」を
書き込んでＣＰＵ書き換えモードを指定する（ステップ
ＳＴ５０２）。すると制御レジスタ４３２からＣＰＵ書
き換えモード指定信号Ｍが書込・消去制御部４３１ａに
入力され、書込・消去制御部４３１ａは次にコマンドレ
ジスタ４３３にＣＰＵ４１０から書き込まれるコマンド
を実行できるように待機する。
【００３２】次にＣＰＵ４１０がコマンドレジスタ４３
３に書き込みを指定するコマンドを書き込むと書込・消
去制御部４３１ａはこのコマンドを解読しフラッシュメ
モリ４２０への書き込みであることを認識する。次にＣ
ＰＵ４１０はフラッシュメモリ４２０に書き込むべきデ
ータをインターフェイス回路６００を介してフラッシュ
メモリ４２０に転送する（ステップＳＴ５０３）。書込
・消去実行部４３１ａは書き込みパルスＷＰを発生し、
実際にフラッシュメモリ４２０にデータを書き込む。こ
の書き込みパルスＷＰが「１」のとき書き込み処理が実
行され、書き込みが完了すると「０」になる。消去する
場合も同様のパルスを発生して実行される。
【００３３】一方、書込・消去実行部４３１ａは書き込
みパルスＷＰが「１」の間、ワッチドッグタイマ４５０
に対してワッチドッグタイマをセットするワッチドッグ
タイマセット信号ＷＳを「１」にする。図６はデータバ
ス４９０上のデータ、書き込みパルスＷＰ、フラッシュ
メモリ制御回路４３０ａのデータラッチ、ビジー信号Ｂ
ＳＹ、ワッチドッグタイマセット信号ＷＳのタイミング
を示すタイミングチャートである。同図に示すように、
書き込みパルスＷＰが「１」の間はワッチドッグタイマ
セット信号ＷＳを「１」にしているのでワッチドッグタ
イマ４５０はカウントが進まないのでＣＰＵ４１０に割
り込みがかかることはない。
【００３４】ＣＰＵ４１０は書き込み処理中を示す書き
込みビジー信号ＢＳＹをフラッシュメモリ制御レジスタ
４３２を介して読み出し（ステップＳＴ５０４）、ビジ
ー信号ＢＳＹが「０」になったら（ステップＳＴ５０
５）、フラッシュメモリ４２０に正しくデータが書かれ
たかどうかをチェックする（ステップＳＴ５０６）。チ
ェックの結果、データ転送が正しく行われなかった場合
には（ステップＳＴ５０７）、ＣＰＵ４１０は同じデー
タを再送する動作を行う（ステップＳＴ５０８）。デー
タ転送が正しく行われた場合には（ステップＳＴ５０
７）、所定の量のデータの書き込みが終了したならば
（ステップＳＴ５０９）、ＣＰＵ４１０は制御レジスタ
４３２のＣＰＵ書き換えモードのビットを「０」にクリ
アして（ステップＳＴ５１０）、動作を終了する。
【００３５】なお、フラッシュメモリの消去も上述した
書き込みと同様に制御レジスタ４３２中のＣＰＵ書き換
えモードを指定するビットに「１」を書き込んだ後、フ
ラッシュメモリコマンドレジスタ４３３に消去コマンド
を書き込むことで実行できる。
【００３６】すなわち、本実施の形態２ではＣＰＵ４１
０が外部からのデータをフラッシュメモリ４２０に書き
込んでいる間はワッチドッグタイマ４５０はカウントが
進まず、書き込みが終了したときにワッチドッグタイマ
４５０のカウントが再開されるのでソフトウエアでワッ
チドッグタイマのセットをする必要がなくソフトウエア
の負担を軽くすることができる。
【００３７】実施の形態３．実施の形態３の構成および
動作は上述した実施の形態２と以下の点を除いて同様で
あるので重複する説明は省略する。図７は実施の形態３
におけるデータバス４９０上のデータ、書き込みパルス
ＷＰ、フラッシュメモリ制御回路４３０ａのデータラッ
チ、ビジー信号ＢＳＹ、ワッチドッグタイマセット信号
ＷＳのタイミングを示すタイミングチャートである。図
６に示すように実施の形態２ではフラッシュメモリ制御
回路４３０ａからワッチドッグタイマ４５０に供給され
るワッチドッグタイマセット信号ＷＳは書き込みパルス
ＷＰが「１」の間は「１」となるようにしていたが、実
施の形態３では、フラッシュメモリ制御回路４３０ａは
ワッチドッグタイマセット信号ＷＳを書き込みパルスＷ
Ｐの立ち上がりで短い幅のワンショットパルスを出力す
るように構成している。
【００３８】次に動作について説明する。実施の形態３
ではワッチドッグタイマセット信号ＷＳは短いパルスで
あるのでこのパルスの立ち下がりでワッチドッグタイマ
４５０のカウントが進むことになる。すなわち、例え
ば、フラッシュメモリ４２０へのデータの書き込み動作
中に何らかの異常が発生した場合にはワッチドッグタイ
マ４５０のオーバーフローによる割り込みでＣＰＵ４１
０は異常処理を行うことが可能になる。このため、フラ
ッシュメモリ４２０のデータの書き込み毎にワッチドッ
グタイマ４５０がセットされ、ソフトウエアの負担が小
さくなるとともに書き込み中の異常もワッチドッグタイ
マ４５０によって検出することが可能になる。
【００３９】
【発明の効果】以上のように、請求項１記載の発明によ
れば、マイクロコンピュータの外部からメモリにデータ
を書き込むモードが指定されていない場合にはワッチド
ッグタイマの出力信号を中央処理回路に割り込み信号と
して供給し、マイクロコンピュータの外部からメモリに
データを書き込むモードが指定されている場合にはワッ
チドッグタイマのオーバーフロー信号又はアンダーフロ
ー信号をカットして中央演算処理回路に供給されないよ
うに構成したので、メモリ書き込み時に於けるソフトウ
エアによるワッチドッグタイマのセットを行う必要がな
いのでソフトウエアの負担が軽くなる効果がある。
【００４０】請求項２記載の発明によれば、メモリ制御
回路をメモリの書き込み処理の完了毎に書き込み完了信
号を出力し、スイッチ回路がマイクロコンピュータの外
部からメモリにデータを書き込むモードが指定されてい
る場合には書き込み完了信号を中央演算処理回路に割り
込み信号として供給するように構成したので、割り込み
によりメモリの書き込み終了を検出することができ、ビ
ジー信号をポーリングによって検出する必要がなく、そ
の間、中央演算処理回路の動作を停止しておくこともで
きるので消費電力を低減することができる効果がある。
【００４１】請求項３記載の発明によれば、メモリ制御
回路がメモリの書き込み動作を制御するとともに書き込
み動作が開始された時にワッチドッグタイマをセット
し、書き込み動作の完了時にワッチドッグタイマのカウ
ント動作を再開させるワッチドッグタイマセット信号を
ワッチドッグタイマに供給するように構成したので、書
き込み動作毎にワッチドッグタイマがセットされるので
ソフトウエアの負担を軽減することができる効果があ
る。
【００４２】請求項４記載の発明によれば、メモリ制御
回路が、メモリの書き込み動作を制御するとともに書き
込み動作が開始された時にワッチドッグタイマをセット
してワッチドッグタイマのカウント動作を再開させるワ
ッチドッグタイマセット信号をワッチドッグタイマに供
給するように構成したので、書き込み動作開始時にワッ
チドッグタイマがセットされるのでソフトウエアの負担
を軽減することができ、また、書き込み中にもワッチド
ッグタイマのカウントが開始されるので書き込み中の異
常も検出することができる効果がある。
【００４３】請求項５記載の発明によれば、メモリはフ
ラッシュメモリを含み、メモリ制御回路はフラッシュメ
モリに対する書き込みの制御を行うように構成したの
で、特にメモリの書き込みに時間が必要であるフラッシ
ュメモリを含むマイクロコンピュータであってもワッチ
ドッグタイマのセットを適切に行える効果がある。
【図面の簡単な説明】
【図１】 本発明の実施の形態１のマイクロコンピュー
タの構成を示すブロック図である。
【図２】 本発明の実施の形態１のＣＰＵの動作を示す
フローチャートである。
【図３】 本発明の実施の形態１の各部の信号のタイミ
ングを示すタイミングチャートである。
【図４】 本発明の実施の形態２のマイクロコンピュー
タの構成を示すブロック図である。
【図５】 本発明の実施の形態２のＣＰＵの動作を示す
フローチャートである。
【図６】 本発明の実施の形態２の各部の信号のタイミ
ングを示すタイミングチャートである。
【図７】 本発明の実施の形態３の各部の信号のタイミ
ングを示すタイミングチャートである。
【図８】 従来のマイクロコンピュータの構成を示すブ
ロック図である。
【図９】 従来のマイクロコンピュータの動作を示すフ
ローチャートである。
【符号の説明】
４００、４００ａ マイクロコンピュータ、４２０ フ
ラッシュメモリ（メモリ）、４３０、４３０ａ フラッ
シュメモリ制御回路（メモリ制御回路）、４５０ ワッ
チドッグタイマ、４９５ スイッチ回路、ＯＦ オーバ
ーフロー信号、ＷＣ 書き込み完了信号、ＷＳ ワッチ
ドッグタイマセット信号。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 所定のプログラムに基づいて統括的動作
    を実行する中央演算処理回路を有するマイクロコンピュ
    ータにおいて、前記所定のプログラムを格納するための
    メモリと、クロック信号をカウントしてオーバーフロー
    又はアンダーフローした場合にはオーバーフロー信号又
    はアンダーフロー信号を出力するワッチドッグタイマ
    と、前記メモリの書き込み動作を制御するメモリ制御回
    路と、前記マイクロコンピュータの外部から前記メモリ
    にデータを書き込むモードが指定されていない場合には
    前記ワッチドッグタイマの出力信号を前記中央処理回路
    に割り込み信号として供給し、前記マイクロコンピュー
    タの外部から前記メモリにデータを書き込むモードが指
    定されている場合には前記ワッチドッグタイマのオーバ
    ーフロー信号又はアンダーフロー信号を前記中央演算処
    理回路に供給されないようにカットするスイッチ回路と
    を具備することを特徴とするマイクロコンピュータ。
  2. 【請求項２】 メモリ制御回路はメモリの書き込み処理
    の完了毎に書き込み完了信号を出力し、スイッチ回路は
    マイクロコンピュータの外部からメモリにデータを書き
    込むモードが指定されている場合には書き込み完了信号
    を中央演算処理回路に割り込み信号として供給すること
    を特徴とする請求項１記載のマイクロコンピュータ。
  3. 【請求項３】 所定のプログラムに基づいて統括的動作
    を実行する中央演算処理回路を有するマイクロコンピュ
    ータにおいて、前記所定のプログラムを格納するための
    メモリと、クロック信号をカウントしてオーバーフロー
    又はアンダーフローした場合にはオーバーフロー信号又
    はアンダーフロー信号を出力するワッチドッグタイマ
    と、前記メモリの書き込み動作を制御するとともに書き
    込み動作が開始された時に前記ワッチドッグタイマをセ
    ットし、書き込み動作の完了時に前記ワッチドッグタイ
    マのカウント動作を再開させるワッチドッグタイマセッ
    ト信号を前記ワッチドッグタイマに供給するメモリ制御
    回路とを具備することを特徴とするマイクロコンピュー
    タ。
  4. 【請求項４】 所定のプログラムに基づいて統括的動作
    を実行する中央演算処理回路を有するマイクロコンピュ
    ータにおいて、前記所定のプログラムを格納するための
    メモリと、クロック信号をカウントしてオーバーフロー
    又はアンダーフローした場合にはオーバーフロー信号又
    はアンダーフロー信号を出力するワッチドッグタイマ
    と、前記メモリの書き込み動作を制御するとともに書き
    込み動作が開始された時に前記ワッチドッグタイマをセ
    ットして前記ワッチドッグタイマのカウント動作を再開
    させるワッチドッグタイマセット信号を前記ワッチドッ
    グタイマに供給するメモリ制御回路とを具備することを
    特徴とするマイクロコンピュータ。
  5. 【請求項５】 メモリはフラッシュメモリを含み、前記
    メモリ制御回路はフラッシュメモリに対する書き込みの
    制御を行うことを特徴とする請求項１から請求項４のう
    ちのいずれか１項記載のマイクロコンピュータ。
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