JPH1027007A - プロセス制御装置 - Google Patents
プロセス制御装置Info
- Publication number
- JPH1027007A JPH1027007A JP18050796A JP18050796A JPH1027007A JP H1027007 A JPH1027007 A JP H1027007A JP 18050796 A JP18050796 A JP 18050796A JP 18050796 A JP18050796 A JP 18050796A JP H1027007 A JPH1027007 A JP H1027007A
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- JP
- Japan
- Prior art keywords
- input
- process control
- block
- processing
- board
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- Pending
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- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】
【課題】 制御性能を落とすことなく、それでいて機能
ブロックの数や種類に制約を受けない。 【解決手段】 起動後に、アプリケーションプログラム
の機能ブロック情報（演算の種類、入力、出力）の読取
りを行い（ＳＴ２２）、次に、例えば定義されていない
入出力や機能ブロックを除去する等のコンパイルを行い
（ＳＴ２３）、そのコンパイル結果をメモリに格納して
おき（ＳＴ２４）、定周期動作に入ると、メモリに格納
してあるコンパイル結果を読み出し（ＳＴ２６）、順次
にコンパイル結果を実行する（ＳＴ２７）。
ブロックの数や種類に制約を受けない。 【解決手段】 起動後に、アプリケーションプログラム
の機能ブロック情報（演算の種類、入力、出力）の読取
りを行い（ＳＴ２２）、次に、例えば定義されていない
入出力や機能ブロックを除去する等のコンパイルを行い
（ＳＴ２３）、そのコンパイル結果をメモリに格納して
おき（ＳＴ２４）、定周期動作に入ると、メモリに格納
してあるコンパイル結果を読み出し（ＳＴ２６）、順次
にコンパイル結果を実行する（ＳＴ２７）。
Description
【０００１】
【発明の属する技術分野】この発明は、プラントの連続
制御に使用されるプロセス制御装置に関する。
制御に使用されるプロセス制御装置に関する。
【０００２】
【従来の技術】一般に、プラントを制御するプロセス制
御装置のハートウェア構成は、マイクロプロセッサとメ
モリを含むＣＰＵボードと、４〜２０ｍＡ、１〜５Ｖの
電気信号であるアナログ入力信号を外部より取込むマル
チプレクサ、Ａ／Ｄ変換器を含むＩ／Ｏボードと、外部
に対しアナログ出力信号を出力するマルチプレクサ、Ｄ
／Ａ変換器を含むＩ／Ｏボードと、外部よりデジタル入
力信号を取込むポートを含むＩ／Ｏボードと、外部に対
しデジタル出力信号を出すポートを含むＩ／Ｏボード等
を備えている。
御装置のハートウェア構成は、マイクロプロセッサとメ
モリを含むＣＰＵボードと、４〜２０ｍＡ、１〜５Ｖの
電気信号であるアナログ入力信号を外部より取込むマル
チプレクサ、Ａ／Ｄ変換器を含むＩ／Ｏボードと、外部
に対しアナログ出力信号を出力するマルチプレクサ、Ｄ
／Ａ変換器を含むＩ／Ｏボードと、外部よりデジタル入
力信号を取込むポートを含むＩ／Ｏボードと、外部に対
しデジタル出力信号を出すポートを含むＩ／Ｏボード等
を備えている。
【０００３】そして、プロセス制御装置のシステムを構
築するアプリケーションプログラムは、各機能ブロック
の演算内容とブロック間の信号結線の情報という形でメ
モリの一部に格納され、定周期動作時にはそれらの機能
ブロックの情報が順に読み出され、解釈されて処理され
ている。いわゆるインタプリタのような処理方法であ
る。
築するアプリケーションプログラムは、各機能ブロック
の演算内容とブロック間の信号結線の情報という形でメ
モリの一部に格納され、定周期動作時にはそれらの機能
ブロックの情報が順に読み出され、解釈されて処理され
ている。いわゆるインタプリタのような処理方法であ
る。
【０００４】上記プロセス制御装置におけるブロックの
格納例、及びその情報の格納例を説明する。図３は、そ
の格納例を示すブロック図である。ここでは、ブロック
１、ブロック２、ブロック４を使用し、ブロック３は使
用していない。入力端ＡＩ1からプロセス入力を取込
み、ＳＱブロック１に取込み、ＳＱブロック１はプロセ
ス量を出力し、ＰＩＤブロック４に入力している。ま
た、入力端ＤＩ1 、入力端ＤＩ2 にはそれぞれ設定増、
設定減の入力を取込み、ＳＥＴブロック２に入力し、Ｓ
ＥＴブロック２より設定量を出力して、ＰＩＤブロック
４に入力している。ＰＩＤブロック４は、さらに入力端
ＤＩ3 から自動／手動切替の信号を入力として取込み、
ＰＩＤ演算を行い、算出した操作量を出力端ＡＯ1 に出
力するものである。
格納例、及びその情報の格納例を説明する。図３は、そ
の格納例を示すブロック図である。ここでは、ブロック
１、ブロック２、ブロック４を使用し、ブロック３は使
用していない。入力端ＡＩ1からプロセス入力を取込
み、ＳＱブロック１に取込み、ＳＱブロック１はプロセ
ス量を出力し、ＰＩＤブロック４に入力している。ま
た、入力端ＤＩ1 、入力端ＤＩ2 にはそれぞれ設定増、
設定減の入力を取込み、ＳＥＴブロック２に入力し、Ｓ
ＥＴブロック２より設定量を出力して、ＰＩＤブロック
４に入力している。ＰＩＤブロック４は、さらに入力端
ＤＩ3 から自動／手動切替の信号を入力として取込み、
ＰＩＤ演算を行い、算出した操作量を出力端ＡＯ1 に出
力するものである。
【０００５】上記例の各ブロックの演算内容とブロック
間の結線の情報は、ブロック順に図６に示すように格納
される。各ブロックに、定義された「演算の種類を表す
コード」、「そのブロックへの入力を表すコード」が格
納される。ブロック１の演算コードはＳＱ（開平）を示
すコードが、また入力１はＡＩ1 であり、入力２は無し
である。ブロック２は演算コードがＳＥＴ（設定）であ
り、その入力１、入力２はＤＩ1 とＤＩ2 である。ブロ
ック３のように未使用のブロックには演算コードに「未
使用を表すコード」が格納される。
間の結線の情報は、ブロック順に図６に示すように格納
される。各ブロックに、定義された「演算の種類を表す
コード」、「そのブロックへの入力を表すコード」が格
納される。ブロック１の演算コードはＳＱ（開平）を示
すコードが、また入力１はＡＩ1 であり、入力２は無し
である。ブロック２は演算コードがＳＥＴ（設定）であ
り、その入力１、入力２はＤＩ1 とＤＩ2 である。ブロ
ック３のように未使用のブロックには演算コードに「未
使用を表すコード」が格納される。
【０００６】上記した従来のプロセス制御装置におい
て、定周期動作処理を行う部分では、図５に示すよう
に、先ず初期化処理を行った（ＳＴ１）後、サンプリン
グタイムの到来毎に（ＳＴ２）全外部入力処理して、全
入力値を外部入力値エリアに一時記憶する（ＳＴ３）。
次に、ブロック処理部分では、ブロック番号Ｎを１とし
（ＳＴ４）、そのブロックＮの演算コードを読取り（Ｓ
Ｔ５）、さらにブロックＮの入力コードを読取り（ＳＴ
６）、ブロックＮとその読出した入力コードの入力値を
参照し（ＳＴ７）、演算サブルーチンを呼出し、そのブ
ロックＮで定義された演算を行う。例えば、上記例で、
ブロック１では、入力ＡＩ1 の入力値をＳＱ（開平）演
算する（ＳＴ８）。その演算結果は、ブロックＮの出力
値として書込まれる（ＳＴ９）。これにて、ブロックＮ
での処理が終了し、続いてＮを１インクリメントし（Ｓ
Ｔ１０）、全ブロックが終了するまで（ＳＴ１１）、Ｓ
Ｔ４に戻り、ＳＴ４〜ＳＴ１１の処理を繰り返し、全ブ
ロックについて処理を行う。
て、定周期動作処理を行う部分では、図５に示すよう
に、先ず初期化処理を行った（ＳＴ１）後、サンプリン
グタイムの到来毎に（ＳＴ２）全外部入力処理して、全
入力値を外部入力値エリアに一時記憶する（ＳＴ３）。
次に、ブロック処理部分では、ブロック番号Ｎを１とし
（ＳＴ４）、そのブロックＮの演算コードを読取り（Ｓ
Ｔ５）、さらにブロックＮの入力コードを読取り（ＳＴ
６）、ブロックＮとその読出した入力コードの入力値を
参照し（ＳＴ７）、演算サブルーチンを呼出し、そのブ
ロックＮで定義された演算を行う。例えば、上記例で、
ブロック１では、入力ＡＩ1 の入力値をＳＱ（開平）演
算する（ＳＴ８）。その演算結果は、ブロックＮの出力
値として書込まれる（ＳＴ９）。これにて、ブロックＮ
での処理が終了し、続いてＮを１インクリメントし（Ｓ
Ｔ１０）、全ブロックが終了するまで（ＳＴ１１）、Ｓ
Ｔ４に戻り、ＳＴ４〜ＳＴ１１の処理を繰り返し、全ブ
ロックについて処理を行う。
【０００７】全ブロックの処理が終了する（ＳＴ１１）
と、外部出力定義されたコードに対応するブロックＮの
出力値エリアを参照して、全外部出力処理を行い（ＳＴ
１３）、ＳＴ２に戻り、次のサンプリングタイムの到来
を待つ。この種、プロセス制御装置は外部でアプリケー
ションプログラムを作成して、ＣＰＵボードにダウンロ
ードしたり、ＣＰＵロードからアップロードして、アプ
リケーションプログラムに変更を加える場合、機能のブ
ロックの態様（イメージ）で扱える利点がある。
と、外部出力定義されたコードに対応するブロックＮの
出力値エリアを参照して、全外部出力処理を行い（ＳＴ
１３）、ＳＴ２に戻り、次のサンプリングタイムの到来
を待つ。この種、プロセス制御装置は外部でアプリケー
ションプログラムを作成して、ＣＰＵボードにダウンロ
ードしたり、ＣＰＵロードからアップロードして、アプ
リケーションプログラムに変更を加える場合、機能のブ
ロックの態様（イメージ）で扱える利点がある。
【０００８】
【発明が解決しようとする課題】上記した従来のプロセ
ス制御装置は、インタプリタ的な処理方法であるため、
順に全外部入力処理を行い、ブロック毎に演算コード、
入力、出力を読取り、その入力値を参照し、演算サブル
ーチンを実行し、また、定義されたブロックの出力値を
参照して、全外部出力処理を行うものであるから、実行
速度が遅い。そのために、定周期で実行できる機能ブロ
ックの数や種類に制約が大きくなる。かといって、逆に
多くの機能ブロックの処理を行おうとすると、これら多
くのブロックの処理を残すことなく、終了させる必要が
あり、実行周期を延ばさざるを得ない。しかし、実行周
期（サンプリング周期）をより長くすると、制御性能が
低下するという問題があった。
ス制御装置は、インタプリタ的な処理方法であるため、
順に全外部入力処理を行い、ブロック毎に演算コード、
入力、出力を読取り、その入力値を参照し、演算サブル
ーチンを実行し、また、定義されたブロックの出力値を
参照して、全外部出力処理を行うものであるから、実行
速度が遅い。そのために、定周期で実行できる機能ブロ
ックの数や種類に制約が大きくなる。かといって、逆に
多くの機能ブロックの処理を行おうとすると、これら多
くのブロックの処理を残すことなく、終了させる必要が
あり、実行周期を延ばさざるを得ない。しかし、実行周
期（サンプリング周期）をより長くすると、制御性能が
低下するという問題があった。
【０００９】この発明は上記問題点に着目してなされた
ものであって、制御性能を落とすことがなく、それでい
て機能ブロックの数や種類に制約を受けないプロセス制
御装置を提供することを目的としている。
ものであって、制御性能を落とすことがなく、それでい
て機能ブロックの数や種類に制約を受けないプロセス制
御装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】この発明のプロセス制御
装置は、マイクロプロセッサとメモリを含むＣＰＵボー
ドと、４〜２０ｍＡ、１〜５Ｖ等の電気信号であるアナ
ログ信号または接点ＯＮ／ＯＦＦ等のデジタル信号を外
部と入出力するＩ／Ｏボードからなるものにおいて、プ
ロセス制御を行う処理を、機能ブロックの組合せの態様
でアプリケーションプログラムを前記ＣＰＵボードのメ
モリの一部に格納し、前記ＣＰＵボードの動作開始時
に、アプリケーションプログラムをコンパイルして最適
化し、その後はコンパイルされたアプリケーションプロ
グラムを定周期で実行する機能を備えている。
装置は、マイクロプロセッサとメモリを含むＣＰＵボー
ドと、４〜２０ｍＡ、１〜５Ｖ等の電気信号であるアナ
ログ信号または接点ＯＮ／ＯＦＦ等のデジタル信号を外
部と入出力するＩ／Ｏボードからなるものにおいて、プ
ロセス制御を行う処理を、機能ブロックの組合せの態様
でアプリケーションプログラムを前記ＣＰＵボードのメ
モリの一部に格納し、前記ＣＰＵボードの動作開始時
に、アプリケーションプログラムをコンパイルして最適
化し、その後はコンパイルされたアプリケーションプロ
グラムを定周期で実行する機能を備えている。
【００１１】
【発明の実施の形態】以下、実施の形態により、この発
明をさらに詳細に説明する。図１は、この発明の一実施
形態プロセス制御装置のハードウェア構成を示すブロッ
ク図である。このプロセス制御装置は、マイクロプロセ
ッサ１２とメモリ１３を含むＣＰＵボード１１と、４〜
２０ｍＡ、１〜５Ｖの電気信号であるアナログ入力信号
ＡＩ1 、…、ＡＩ16を外部より取込むマルチプレクサ２
２、Ａ／Ｄ変換器２３を含むＩ／Ｏボード２１と、外部
に対しアナログ出力信号ＡＯ1 、…、ＡＯ16を出力する
マルチプレクサ３２、Ｄ／Ａ変換器３３を含むＩ／Ｏボ
ード３１と、外部よりデジタル入力信号ＤＩ1 、…、Ｄ
Ｉ16を取込むポート４２を含むＩ／Ｏボード４１と、外
部に対しデジタル出力信号ＤＯ1 、…、ＤＯ16を出すポ
ート５２を含むＩ／Ｏボード５１を備えている。
明をさらに詳細に説明する。図１は、この発明の一実施
形態プロセス制御装置のハードウェア構成を示すブロッ
ク図である。このプロセス制御装置は、マイクロプロセ
ッサ１２とメモリ１３を含むＣＰＵボード１１と、４〜
２０ｍＡ、１〜５Ｖの電気信号であるアナログ入力信号
ＡＩ1 、…、ＡＩ16を外部より取込むマルチプレクサ２
２、Ａ／Ｄ変換器２３を含むＩ／Ｏボード２１と、外部
に対しアナログ出力信号ＡＯ1 、…、ＡＯ16を出力する
マルチプレクサ３２、Ｄ／Ａ変換器３３を含むＩ／Ｏボ
ード３１と、外部よりデジタル入力信号ＤＩ1 、…、Ｄ
Ｉ16を取込むポート４２を含むＩ／Ｏボード４１と、外
部に対しデジタル出力信号ＤＯ1 、…、ＤＯ16を出すポ
ート５２を含むＩ／Ｏボード５１を備えている。
【００１２】もっとも、この実施形態プロセス制御装置
のハードウェア構成は、通常のよく知られたものであ
り、特徴があるわけではない。この実施形態の最も特徴
とするところは、メモリに格納されるアプリケーション
プログラムにある。すなわち、この実施形態プロセス制
御装置は、定周期動作に入る前に、機能ブロック情報の
読取りと、コンパイルを実行し、コンパイル結果を格納
エリアに書込み、定周期動作中はこの格納してあるコン
パイル結果を読み出して実行する。コンパイル結果の実
行は、必要な処理だけ行う。したがって、定義されてい
ない入出力や機能ブロックの処理をしない。コードから
実際の値のアドレスを探すような参照処理も出ないの
で、従来方式に比べて、定周期動作部分の処理に要する
時間が少なくなる。
のハードウェア構成は、通常のよく知られたものであ
り、特徴があるわけではない。この実施形態の最も特徴
とするところは、メモリに格納されるアプリケーション
プログラムにある。すなわち、この実施形態プロセス制
御装置は、定周期動作に入る前に、機能ブロック情報の
読取りと、コンパイルを実行し、コンパイル結果を格納
エリアに書込み、定周期動作中はこの格納してあるコン
パイル結果を読み出して実行する。コンパイル結果の実
行は、必要な処理だけ行う。したがって、定義されてい
ない入出力や機能ブロックの処理をしない。コードから
実際の値のアドレスを探すような参照処理も出ないの
で、従来方式に比べて、定周期動作部分の処理に要する
時間が少なくなる。
【００１３】図２は、この実施形態プロセス制御装置の
動作を説明するためのフローチャートである。起動され
ると、先ず初期化処理等を行い（ＳＴ２１）、機能ブロ
ック情報の読取りを行い（ＳＴ２２）、コンパイルを実
行する（ＳＴ２３）。これにより、上記したように、定
義されていない入出力や未使用ブロックは外されること
になる。コンパイル後、その結果を格納エリアに格納す
る（ＳＴ２４）。図４にコンパイル結果を格納エリアに
格納した例を示している。この例は、図３に例示するア
プリケーションプログラムをコンパイルしたものであ
り、ＡＩ1 入力処理、入力ＡＩ1 をもとに開平ＳＱの処
理、ＤＩ1 入力処理、ＤＩ2 入力処理、入力ＤＩ1 と入
力ＤＩ2 をもとに設定ＳＥＴの処理、ＤＩ3 入力処理、
ＳＱの出力とＳＥＴの出力とＤＩ3 をもとにＰＩＤの処
理、ＰＩＤの出力をもとにＡＯ1 出力処理と、処理が順
に配列される。以上のコンパイルの実行及びコンパイル
結果の格納は、起動の初期に実行される。
動作を説明するためのフローチャートである。起動され
ると、先ず初期化処理等を行い（ＳＴ２１）、機能ブロ
ック情報の読取りを行い（ＳＴ２２）、コンパイルを実
行する（ＳＴ２３）。これにより、上記したように、定
義されていない入出力や未使用ブロックは外されること
になる。コンパイル後、その結果を格納エリアに格納す
る（ＳＴ２４）。図４にコンパイル結果を格納エリアに
格納した例を示している。この例は、図３に例示するア
プリケーションプログラムをコンパイルしたものであ
り、ＡＩ1 入力処理、入力ＡＩ1 をもとに開平ＳＱの処
理、ＤＩ1 入力処理、ＤＩ2 入力処理、入力ＤＩ1 と入
力ＤＩ2 をもとに設定ＳＥＴの処理、ＤＩ3 入力処理、
ＳＱの出力とＳＥＴの出力とＤＩ3 をもとにＰＩＤの処
理、ＰＩＤの出力をもとにＡＯ1 出力処理と、処理が順
に配列される。以上のコンパイルの実行及びコンパイル
結果の格納は、起動の初期に実行される。
【００１４】定周期動作部分に入ると、サンプリングタ
イムの到来（ＳＴ２５）毎に、コンパイル結果を格納エ
リアから順次読取り（ＳＴ２６）、コンパイル結果の各
処理を順次実行する（ＳＴ２７）。処理が終了するとＳ
Ｔ２５に戻り、次のサンプリングタイムの到来を待つ。
イムの到来（ＳＴ２５）毎に、コンパイル結果を格納エ
リアから順次読取り（ＳＴ２６）、コンパイル結果の各
処理を順次実行する（ＳＴ２７）。処理が終了するとＳ
Ｔ２５に戻り、次のサンプリングタイムの到来を待つ。
【００１５】
【発明の効果】この発明によれば、ＣＰＵボードのメモ
リの一部に機能ブロックの情報が格納されているため、
外部から見た場合、アプリケーションプログラムが扱い
やすい（アップロード、ダウンロード、外部での作成、
変色がやりやすい）とうい利点を生かしたままで、定周
期ブロックにおける機能ブロックの処理を高速化でき
る。起動から定周期動作に入るまでの期間は、従来方式
に比べ長くなるが、制御性能に影響するわけではなく問
題にならない。
リの一部に機能ブロックの情報が格納されているため、
外部から見た場合、アプリケーションプログラムが扱い
やすい（アップロード、ダウンロード、外部での作成、
変色がやりやすい）とうい利点を生かしたままで、定周
期ブロックにおける機能ブロックの処理を高速化でき
る。起動から定周期動作に入るまでの期間は、従来方式
に比べ長くなるが、制御性能に影響するわけではなく問
題にならない。
【図１】この発明の一実施形態プロセス制御装置のハー
ドウェア構成を示すブロック図である。
ドウェア構成を示すブロック図である。
【図２】同実施形態プロセス制御装置の処理動作を説明
するためのフロー図である。
するためのフロー図である。
【図３】同実施形態プロセス制御装置に適用されるアプ
リケーションプログラムの格納例を示す図である。
リケーションプログラムの格納例を示す図である。
【図４】図３のアプリケーションプログラムをコンパイ
ルして、格納エリアに格納した状態を示す図である。
ルして、格納エリアに格納した状態を示す図である。
【図５】従来のプロセス制御装置の処理動作を説明する
ためのフロー図である。
ためのフロー図である。
【図６】従来のプロセス制御装置において、図３のアプ
リケーションプログラムのブロックの情報格納例を示す
図である。
リケーションプログラムのブロックの情報格納例を示す
図である。
１１ ＣＰＵボード １２ マイクロプロセッサ １３ メモリ ２１ アナログ入力信号Ｉ／Ｏボード ３１ アナログ出力信号Ｉ／Ｏボード ４１ デジタル入力信号Ｉ／Ｏボード ５１ デジタル出力信号Ｉ／Ｏボード
Claims (1)
- 【請求項１】マイクロプロセッサとメモリを含むＣＰＵ
ボードと、４〜２０ｍＡ、１〜５Ｖ等の電気信号である
アナログ信号または接点ＯＮ／ＯＦＦ等のデジタル信号
を外部と入出力するＩ／Ｏボードからなるプロセス制御
装置において、 プロセス制御を行う処理を、機能ブロックの組合せの態
様でアプリケーションプログラムを前記ＣＰＵボードの
メモリの一部に格納し、前記ＣＰＵボードの動作開始時
に、アプリケーションプログラムをコンパイルして最適
化し、その後はコンパイルされたアプリケーションプロ
グラムを定周期で実行する機能を備えたことを特徴とす
るプロセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18050796A JPH1027007A (ja) | 1996-07-10 | 1996-07-10 | プロセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18050796A JPH1027007A (ja) | 1996-07-10 | 1996-07-10 | プロセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027007A true JPH1027007A (ja) | 1998-01-27 |
Family
ID=16084459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18050796A Pending JPH1027007A (ja) | 1996-07-10 | 1996-07-10 | プロセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1027007A (ja) |
-
1996
- 1996-07-10 JP JP18050796A patent/JPH1027007A/ja active Pending
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