JPH10270573A - 正論理素子ｓｒａｍメモリセル回路、および正論理素子ラッチ回路 - Google Patents
正論理素子ｓｒａｍメモリセル回路、および正論理素子ラッチ回路Info
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- JPH10270573A JPH10270573A JP9070259A JP7025997A JPH10270573A JP H10270573 A JPH10270573 A JP H10270573A JP 9070259 A JP9070259 A JP 9070259A JP 7025997 A JP7025997 A JP 7025997A JP H10270573 A JPH10270573 A JP H10270573A
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Abstract
(57)【要約】
【課題】ＳＲＡＭにおいては１ビットにつきメモリセル
回路は６個のトランジスタ、またラッチ回路は４個のト
ランジスタを必要とし、ＤＲＡＭなどに比較すると著し
く高価であるという課題があった。 【解決手段】入力信号と出力信号が同極性となる正論理
素子をＰ型とＮ型の計２個を用い、それぞれのゲート電
極、ドレイン電極を互いにすべて接続することによりラ
ッチ回路を構成し、かつＳＲＡＭのラッチ回路として用
いる。破線１５で囲まれた中の回路はラッチ回路の役目
をし、破線１６で囲まれた回路はトランスミッションゲ
ートの役目をし、破線１０で囲まれた中の回路が正論理
素子ＳＲＡＭメモリセル回路に相当する。これによりＳ
ＲＡＭのメモリセル回路は４個のトランジスタ、またラ
ッチ回路は２個のトランジスタで実現でき、低コストの
ＳＲＡＭが提供できる。また一般の回路でも素子数の少
ないラッチ回路が構成できる。
回路は６個のトランジスタ、またラッチ回路は４個のト
ランジスタを必要とし、ＤＲＡＭなどに比較すると著し
く高価であるという課題があった。 【解決手段】入力信号と出力信号が同極性となる正論理
素子をＰ型とＮ型の計２個を用い、それぞれのゲート電
極、ドレイン電極を互いにすべて接続することによりラ
ッチ回路を構成し、かつＳＲＡＭのラッチ回路として用
いる。破線１５で囲まれた中の回路はラッチ回路の役目
をし、破線１６で囲まれた回路はトランスミッションゲ
ートの役目をし、破線１０で囲まれた中の回路が正論理
素子ＳＲＡＭメモリセル回路に相当する。これによりＳ
ＲＡＭのメモリセル回路は４個のトランジスタ、またラ
ッチ回路は２個のトランジスタで実現でき、低コストの
ＳＲＡＭが提供できる。また一般の回路でも素子数の少
ないラッチ回路が構成できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路を用
いたスタティックランダムアクセスメモリ（以下、ＳＲ
ＡＭと略す）において、正論理素子を用いて集積度と素
子効率が高く、かつ高速動作に適したメモリセルの回路
構成に関する。
いたスタティックランダムアクセスメモリ（以下、ＳＲ
ＡＭと略す）において、正論理素子を用いて集積度と素
子効率が高く、かつ高速動作に適したメモリセルの回路
構成に関する。
【０００２】
【従来の技術】従来のＳＲＡＭのメモリセル回路は図９
の如く絶縁ゲート電界効果型トランジスタ（以下、ＭＯ
ＳＦＥＴと略す）４個からなるラッチ回路９１５とその
両端からそれぞれＮ型（もしくはＰ型）のＭＯＳＦＥＴ
９１３、９１４を介してラッチ回路に記憶した信号とそ
の反転信号を２本のビット線９１９、９２０に取り出す
構成をとっていた。そして図１０の全体の配置と構成を
示すように互いに反転の関係にある２本のビット線９１
９、９２０の信号を差動型のコンパレータ回路１００１
に入力し、メモリセルに記憶された信号を判断してい
た。
の如く絶縁ゲート電界効果型トランジスタ（以下、ＭＯ
ＳＦＥＴと略す）４個からなるラッチ回路９１５とその
両端からそれぞれＮ型（もしくはＰ型）のＭＯＳＦＥＴ
９１３、９１４を介してラッチ回路に記憶した信号とそ
の反転信号を２本のビット線９１９、９２０に取り出す
構成をとっていた。そして図１０の全体の配置と構成を
示すように互いに反転の関係にある２本のビット線９１
９、９２０の信号を差動型のコンパレータ回路１００１
に入力し、メモリセルに記憶された信号を判断してい
た。
【０００３】
【発明が解決しようとする課題】さて、前述した従来の
メモリセルの構成では１個のラッチ回路に４個のＭＯＳ
ＦＥＴを使用し、かつトランスミッションゲートとして
２個のＭＯＳＦＥＴを使用する。それが記憶容量分すべ
てに掛かってくる。ＳＲＡＭでは一般的に、かつ年々大
容量が要求されるなかで、１個のメモリセルのラッチ回
路に４個のＭＯＳＦＥＴが使用されるのは、製造コスト
を非常に高くしており、同一容量のダイナミックラム
（ＤＲＡＭ）に比較して約４倍のコストの主要因となっ
ているという問題点があっった。
メモリセルの構成では１個のラッチ回路に４個のＭＯＳ
ＦＥＴを使用し、かつトランスミッションゲートとして
２個のＭＯＳＦＥＴを使用する。それが記憶容量分すべ
てに掛かってくる。ＳＲＡＭでは一般的に、かつ年々大
容量が要求されるなかで、１個のメモリセルのラッチ回
路に４個のＭＯＳＦＥＴが使用されるのは、製造コスト
を非常に高くしており、同一容量のダイナミックラム
（ＤＲＡＭ）に比較して約４倍のコストの主要因となっ
ているという問題点があっった。
【０００４】そこで、本発明はこのような問題点を解
決、あるいは少しでも軽減すべく、素子数の少ないメモ
リセル回路を提供し、かつ低製造コストのＳＲＡＭを提
供することを目的とする。
決、あるいは少しでも軽減すべく、素子数の少ないメモ
リセル回路を提供し、かつ低製造コストのＳＲＡＭを提
供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の正論理素子メモ
リセル回路は、Ｐ型とＮ型の正論理素子を２個用いて、
それぞれのドレイン電極、第１ゲート電極を互いにすべ
て接続して構成したラッチ回路と、正論理素子もしくは
ＭＯＳＦＥＴからなるトランスミッションゲートからな
ることを特徴とする。
リセル回路は、Ｐ型とＮ型の正論理素子を２個用いて、
それぞれのドレイン電極、第１ゲート電極を互いにすべ
て接続して構成したラッチ回路と、正論理素子もしくは
ＭＯＳＦＥＴからなるトランスミッションゲートからな
ることを特徴とする。
【０００６】
【作用】本発明の上記の構成によればラッチ回路がＰ型
とＮ型の正論理素子で構成できるのでラッチ回路に要す
る素子が２個ですむ。また、前記トランスミッションゲ
ートによって前記ラッチ回路の信号を読みとることも、
またラッチ回路にデータを書き込むことができる。
とＮ型の正論理素子で構成できるのでラッチ回路に要す
る素子が２個ですむ。また、前記トランスミッションゲ
ートによって前記ラッチ回路の信号を読みとることも、
またラッチ回路にデータを書き込むことができる。
【０００７】
【発明の実施の形態】以下、実施例により本発明の詳細
を示す。まず本発明の重要な鍵となっている。正論理素
子から先に説明する。
を示す。まず本発明の重要な鍵となっている。正論理素
子から先に説明する。
【０００８】図３は本発明に用いる正論理素子の実施例
を示す素子の断面図である。図３において３１は第１の
ゲート電極で入力信号と接続されている。３２，３３は
Ｐ型拡散層からなり、ソース電極、もしくはドレイン電
極となる。また、ソース電極側には直接、もしくは他の
素子を経由して正極性の電源に接続されている。３４、
３５は直接には信号とは接続されていない、いわゆる浮
きゲートの第２ゲートであり、３４の部分は拡散層３
２、３３の間のチャネル３６の上に形成されており、３
５はチャネル上には乗っていない部分を示している。ま
た、３７、３８は二酸化シリコンを主成分とする絶縁層
である。また、チャネル３６は薄い濃度のＮ型拡散層で
できている。、第１ゲート１１に正電位をかけると、第
２ゲートのチャネル上の部分３４には第１ゲートの直下
にあるため負電荷が誘起される。第２ゲート自体は全体
としては電荷は０であるので、３４に誘起された負電荷
と同量の正電荷が第２ゲートでチャネル上にない部分３
５に誘起される。この結果、チャネル上の第２ゲートの
部分３４は下方部分を含め負電位が帯電することにな
る。したがってチャネル３６には正電荷が誘起され、ソ
ース電極、もしくはドレイン電極となる３２，３３は互
いにオン（導通）する。なお、この様子を示したのが図
４である。この結果、正電位の入力信号に対し、正電位
の出力が得られる。また、第１ゲート３１に負電位をか
けると図２における電荷の＋，−がすべて逆になり、ソ
ース電極、もしくはドレイン電極となる３２，３３は互
いにオフ（非導通）となる。この様子を図５に示す。し
たがって、図３の素子は正論理の素子となっていること
が分かる。なお、拡散層にＰ型を用いているので以下に
おいてはＰ型正論理素子と呼ぶことにする。
を示す素子の断面図である。図３において３１は第１の
ゲート電極で入力信号と接続されている。３２，３３は
Ｐ型拡散層からなり、ソース電極、もしくはドレイン電
極となる。また、ソース電極側には直接、もしくは他の
素子を経由して正極性の電源に接続されている。３４、
３５は直接には信号とは接続されていない、いわゆる浮
きゲートの第２ゲートであり、３４の部分は拡散層３
２、３３の間のチャネル３６の上に形成されており、３
５はチャネル上には乗っていない部分を示している。ま
た、３７、３８は二酸化シリコンを主成分とする絶縁層
である。また、チャネル３６は薄い濃度のＮ型拡散層で
できている。、第１ゲート１１に正電位をかけると、第
２ゲートのチャネル上の部分３４には第１ゲートの直下
にあるため負電荷が誘起される。第２ゲート自体は全体
としては電荷は０であるので、３４に誘起された負電荷
と同量の正電荷が第２ゲートでチャネル上にない部分３
５に誘起される。この結果、チャネル上の第２ゲートの
部分３４は下方部分を含め負電位が帯電することにな
る。したがってチャネル３６には正電荷が誘起され、ソ
ース電極、もしくはドレイン電極となる３２，３３は互
いにオン（導通）する。なお、この様子を示したのが図
４である。この結果、正電位の入力信号に対し、正電位
の出力が得られる。また、第１ゲート３１に負電位をか
けると図２における電荷の＋，−がすべて逆になり、ソ
ース電極、もしくはドレイン電極となる３２，３３は互
いにオフ（非導通）となる。この様子を図５に示す。し
たがって、図３の素子は正論理の素子となっていること
が分かる。なお、拡散層にＰ型を用いているので以下に
おいてはＰ型正論理素子と呼ぶことにする。
【０００９】また、図３において、３２，３３はＰ型拡
散層、３６は薄い濃度のＮ型拡散層の場合について説明
したが、３２，３３がＮ型拡散層、３６が薄い濃度のＰ
型拡散層の場合には第１ゲート電極１１に負電位がかけ
られたとき、ソース電極、もしくはドレイン電極となる
３２，３３は互いにオン（導通）し、第１ゲート電極３
１に正電位をかけると３２，３３は互いにオフ（非導
通）となる素子が実現する。なお、拡散層にＮ型を用い
ているので以下においてはＮ型正論理素子と呼ぶことに
する。
散層、３６は薄い濃度のＮ型拡散層の場合について説明
したが、３２，３３がＮ型拡散層、３６が薄い濃度のＰ
型拡散層の場合には第１ゲート電極１１に負電位がかけ
られたとき、ソース電極、もしくはドレイン電極となる
３２，３３は互いにオン（導通）し、第１ゲート電極３
１に正電位をかけると３２，３３は互いにオフ（非導
通）となる素子が実現する。なお、拡散層にＮ型を用い
ているので以下においてはＮ型正論理素子と呼ぶことに
する。
【００１０】さて、図１は本発明の第１の実施例を示す
正論理素子ＳＲＡＭメモリセル回路図である。図１にお
いて破線１５で囲まれた中の回路はラッチ回路の役目を
し、破線１６で囲まれた回路はトランスミッションゲー
トの役目をし、破線１０で囲まれた中の回路が本発明の
正論理素子ＳＲＡＭメモリセル回路に相当す。さて破線
１５の中において、１１はＰ型正論理素子であり、ソー
ス電極は正極の電源であるＶDDに接続されており、第１
ゲート電極とドレイン電極は互いに接続されている。ま
た、１２はＮ型正論理素子であり、ソース電極は正極の
電源であるＶSSに接続されており、第１ゲート電極とド
レイン電極は互いに接続されている。また、Ｐ型正論理
素子１１のドレイン電極とＮ型正論理素子１２のドレイ
ン電極は互いに接続され、入出力端子１７となってい
る。さて、Ｐ型正論理素子１１は第１ゲート電極が正電
位のときオン（導通）し、正電位であるＶDDがドレイン
電極に流れこみ、かつ第１ゲート電極に帰還されるの
で、正電位を安定的に保持する機能がある。なお、第１
ゲート電極が負電位であればオフ（非導通）している。
正論理素子ＳＲＡＭメモリセル回路図である。図１にお
いて破線１５で囲まれた中の回路はラッチ回路の役目を
し、破線１６で囲まれた回路はトランスミッションゲー
トの役目をし、破線１０で囲まれた中の回路が本発明の
正論理素子ＳＲＡＭメモリセル回路に相当す。さて破線
１５の中において、１１はＰ型正論理素子であり、ソー
ス電極は正極の電源であるＶDDに接続されており、第１
ゲート電極とドレイン電極は互いに接続されている。ま
た、１２はＮ型正論理素子であり、ソース電極は正極の
電源であるＶSSに接続されており、第１ゲート電極とド
レイン電極は互いに接続されている。また、Ｐ型正論理
素子１１のドレイン電極とＮ型正論理素子１２のドレイ
ン電極は互いに接続され、入出力端子１７となってい
る。さて、Ｐ型正論理素子１１は第１ゲート電極が正電
位のときオン（導通）し、正電位であるＶDDがドレイン
電極に流れこみ、かつ第１ゲート電極に帰還されるの
で、正電位を安定的に保持する機能がある。なお、第１
ゲート電極が負電位であればオフ（非導通）している。
【００１１】また、Ｎ型正論理素子１２は第１ゲート電
極が負電位のときオン（導通）し、負電位であるＶSSが
ドレイン電極に流れこみ、かつ第１ゲート電極に帰還さ
れるので、負電位を安定的に保持する機能がある。な
お、第１ゲート電極が正電位であればオフ（非導通）し
ている。したがってＰ型正論理素子１１とＮ型正論理素
子１２で構成された回路は正電位（ＶDD）もしくは負電
位（ＶSS）どちらかを安定的に保持するラッチ回路１５
となっていることが解る。１３はＰ型正論理素子であ
り、ソース電極またはドレイン電極となる２端子がトラ
ンスミッションゲート１６の第１端子と第２端子となっ
ており、かつ第１ゲート電極はワード線１８に接続され
ている。また、１４はＮ型ＭＯＳＦＥＴであり、ソース
電極またはドレイン電極となる２端子がトランスミッシ
ョンゲート１６の第１端子と第２端子となっている。ま
た、ゲート電極はワード線１８に接続されている。
極が負電位のときオン（導通）し、負電位であるＶSSが
ドレイン電極に流れこみ、かつ第１ゲート電極に帰還さ
れるので、負電位を安定的に保持する機能がある。な
お、第１ゲート電極が正電位であればオフ（非導通）し
ている。したがってＰ型正論理素子１１とＮ型正論理素
子１２で構成された回路は正電位（ＶDD）もしくは負電
位（ＶSS）どちらかを安定的に保持するラッチ回路１５
となっていることが解る。１３はＰ型正論理素子であ
り、ソース電極またはドレイン電極となる２端子がトラ
ンスミッションゲート１６の第１端子と第２端子となっ
ており、かつ第１ゲート電極はワード線１８に接続され
ている。また、１４はＮ型ＭＯＳＦＥＴであり、ソース
電極またはドレイン電極となる２端子がトランスミッシ
ョンゲート１６の第１端子と第２端子となっている。ま
た、ゲート電極はワード線１８に接続されている。
【００１２】トランスミッションゲートの第２端子はデ
ータ線１９に接続され、第１端子はラッチ回路１５の入
出力端子１７に接続されている。Ｐ型正論理素子１３と
Ｎ型ＭＯＳＦＥＴはともにワード線１８が正電位のとき
オンし、負電位のときオフしする。また、１３はＰ型、
１４はＮ型であるので正電位も負電位も確実に伝達する
トランスミッションゲートとなっていることが解る。さ
て以上の構成より、ワード線が正電位となると、データ
線１９からラッチ回路１５へデータを書き込むことも出
来るし、またラッチ回路１５の保持データをデータ線１
６へ取り出すことも出来る。またワード線１８が負電位
のときラツチ回路１５はデータ線１９とは切り離されデ
ータを保持する。
ータ線１９に接続され、第１端子はラッチ回路１５の入
出力端子１７に接続されている。Ｐ型正論理素子１３と
Ｎ型ＭＯＳＦＥＴはともにワード線１８が正電位のとき
オンし、負電位のときオフしする。また、１３はＰ型、
１４はＮ型であるので正電位も負電位も確実に伝達する
トランスミッションゲートとなっていることが解る。さ
て以上の構成より、ワード線が正電位となると、データ
線１９からラッチ回路１５へデータを書き込むことも出
来るし、またラッチ回路１５の保持データをデータ線１
６へ取り出すことも出来る。またワード線１８が負電位
のときラツチ回路１５はデータ線１９とは切り離されデ
ータを保持する。
【００１３】図２は図１で説明した正論理素子ＳＲＡＭ
メモリセルがＳＲＡＭ全体ではどのように使用されるか
をより判りやすく構成を示したものである。図２におい
て、破線１０のブロックはすべて図１で説明したメモリ
セルである。図２で上から１行目（実際にはＬ行目）に
横に並んでいるメモリセル群にはＬ番目のワード線Ｗ L
が入力し、各メモリセルの中のトランスミッションゲー
トのＰ型正論理素子の第１ゲート電極および、Ｎ型ＭＯ
ＳＦＥＴのゲート電極をそれぞれ制御している。上から
２行目（実際にはＬ−１行目）に横に並んでいるメモリ
セル群には（Ｌ−１）番目のワード線ＷL-1が入力し、
同様に各メモリセルを制御している。また左から１列目
（実際にはＭ列目）に縦に並んでいるメモリセル群には
Ｍ番目のビット線ＢMが各トランスミッションゲートの
第２端子に接続されている。左から２列目（実際にはＭ
−１列目）に縦に並んでいるメモリセル群には（Ｍ−
１）番目のビット線ＢM-1が各トランスミッションゲー
トの第２端子に接続されている。また、２１は書き込み
信号と列信号の合成信号ＷＣによって制御される書き込
み回路であり、２２は読み出し信号と列信号の合成信号
ＲＣによって制御される読み出し回路である。ビット線
ＢMは書き込み回路２１の出力端子と読み出し回路２２
の入力端子に接続されている。また書き込み回路２１と
読み出し回路２２からなる列リードライト回路２０は各
ビット線毎に設けられている。さて（Ｌ，Ｍ）番地のデ
ータを読み出す場合にはＬ番目のワード線を活性化さ
せ、Ｍ番目のビット線に接続された読み出し回路２２を
動作させる。また同じく（Ｌ，Ｍ）番地のデータを書き
換える場合にはＬ番目のワード線を活性化させ、Ｍ番目
のビット線に接続された書き込み回路２１を動作させ
る。以上により、任意の番地のデータを読み出すことも
書き込むことも出来ることが解る。なお、本発明の図
１、図２を従来回路の図９と図１０を比較すると、１メ
モリセルにつき２個のトランジスタが少なく、また、メ
モリセルの１列につきデータ線が１本少ないことが解
る。これはＳＲＡＭとしての集積回路装置としては非常
に大きな構成要素の削減であり、コストダウン、あるい
は小型化に貢献する。
メモリセルがＳＲＡＭ全体ではどのように使用されるか
をより判りやすく構成を示したものである。図２におい
て、破線１０のブロックはすべて図１で説明したメモリ
セルである。図２で上から１行目（実際にはＬ行目）に
横に並んでいるメモリセル群にはＬ番目のワード線Ｗ L
が入力し、各メモリセルの中のトランスミッションゲー
トのＰ型正論理素子の第１ゲート電極および、Ｎ型ＭＯ
ＳＦＥＴのゲート電極をそれぞれ制御している。上から
２行目（実際にはＬ−１行目）に横に並んでいるメモリ
セル群には（Ｌ−１）番目のワード線ＷL-1が入力し、
同様に各メモリセルを制御している。また左から１列目
（実際にはＭ列目）に縦に並んでいるメモリセル群には
Ｍ番目のビット線ＢMが各トランスミッションゲートの
第２端子に接続されている。左から２列目（実際にはＭ
−１列目）に縦に並んでいるメモリセル群には（Ｍ−
１）番目のビット線ＢM-1が各トランスミッションゲー
トの第２端子に接続されている。また、２１は書き込み
信号と列信号の合成信号ＷＣによって制御される書き込
み回路であり、２２は読み出し信号と列信号の合成信号
ＲＣによって制御される読み出し回路である。ビット線
ＢMは書き込み回路２１の出力端子と読み出し回路２２
の入力端子に接続されている。また書き込み回路２１と
読み出し回路２２からなる列リードライト回路２０は各
ビット線毎に設けられている。さて（Ｌ，Ｍ）番地のデ
ータを読み出す場合にはＬ番目のワード線を活性化さ
せ、Ｍ番目のビット線に接続された読み出し回路２２を
動作させる。また同じく（Ｌ，Ｍ）番地のデータを書き
換える場合にはＬ番目のワード線を活性化させ、Ｍ番目
のビット線に接続された書き込み回路２１を動作させ
る。以上により、任意の番地のデータを読み出すことも
書き込むことも出来ることが解る。なお、本発明の図
１、図２を従来回路の図９と図１０を比較すると、１メ
モリセルにつき２個のトランジスタが少なく、また、メ
モリセルの１列につきデータ線が１本少ないことが解
る。これはＳＲＡＭとしての集積回路装置としては非常
に大きな構成要素の削減であり、コストダウン、あるい
は小型化に貢献する。
【００１４】図６は本発明の第２の実施例を示す正論理
素子ＳＲＡＭメモリセル回路図である。図６において破
線１５で囲まれた中の回路はラッチ回路の役目をし、破
線６６で囲まれた回路はトランスミッションゲートの役
目をし、破線６０で囲まれた中の回路が本発明の正論理
素子ＳＲＡＭメモリセル回路に相当する。ここで図１の
回路と異なるのはトランスミッションゲート６６のなか
の構成と、ワード線１８の反転信号の関係にある反転ワ
ード線６８が加わったことである。トランスミッション
ゲートである破線６６の中の回路において、Ｐ型正論理
素子１３とＮ型正論理素子６４が用いられている。Ｎ型
正論理素子６４を用いたためワード線１８の信号とは反
転信号の関係にある反転ワード線６８がＮ型正論理素子
の第１ゲート電極に接続されている。これ以外は図１の
回路と構成も機能も同じである。
素子ＳＲＡＭメモリセル回路図である。図６において破
線１５で囲まれた中の回路はラッチ回路の役目をし、破
線６６で囲まれた回路はトランスミッションゲートの役
目をし、破線６０で囲まれた中の回路が本発明の正論理
素子ＳＲＡＭメモリセル回路に相当する。ここで図１の
回路と異なるのはトランスミッションゲート６６のなか
の構成と、ワード線１８の反転信号の関係にある反転ワ
ード線６８が加わったことである。トランスミッション
ゲートである破線６６の中の回路において、Ｐ型正論理
素子１３とＮ型正論理素子６４が用いられている。Ｎ型
正論理素子６４を用いたためワード線１８の信号とは反
転信号の関係にある反転ワード線６８がＮ型正論理素子
の第１ゲート電極に接続されている。これ以外は図１の
回路と構成も機能も同じである。
【００１５】図６の回路は反転ワード線が１本増加した
反面、正論理素子で統一されたという利点がある。な
お、図８は図６で説明したメモリセルがＳＲＡＭ全体で
はどのように使用されるかを示したものである。図８に
おいて、破線６０のブロックはすべて図６で説明したメ
モリセルである。図８で上から１行目（実際にはＬ行
目）に横に並んでいるメモリセル群にはＬ番目のワード
線ＷLとその反転信号のＩＷLが入力し、各メモリセルの
中のトランスミッションゲートのＮ型、Ｐ型のＭＯＳＦ
ＥＴのゲート電極をそれぞれ制御している。上から２行
目（実際にはＬ−１行目）に横に並んでいるメモリセル
群には（Ｌ−１）番目のワード線ＷL-1とその反転信号
のＩＷL-1が入力して、同様に各メモリセルを制御して
いる。また左から１列目（実際にはＭ列目）に縦に並ん
でいるメモリセル群にはＭ番目のビット線ＢMが各トラ
ンスミッションゲートの第２端子に接続されている。左
から２列目（実際にはＭ−１列目）に縦に並んでいるメ
モリセル群には（Ｍ−１）番目のビット線ＢM-1が各ト
ランスミッションゲートの第２端子に接続されている。
それ以外は図２と同じである。図８は図２に比較して複
数本の反転ワード線ＩＷが全体の配置に加わっている。
反面、正論理素子で統一されたという利点がある。な
お、図８は図６で説明したメモリセルがＳＲＡＭ全体で
はどのように使用されるかを示したものである。図８に
おいて、破線６０のブロックはすべて図６で説明したメ
モリセルである。図８で上から１行目（実際にはＬ行
目）に横に並んでいるメモリセル群にはＬ番目のワード
線ＷLとその反転信号のＩＷLが入力し、各メモリセルの
中のトランスミッションゲートのＮ型、Ｐ型のＭＯＳＦ
ＥＴのゲート電極をそれぞれ制御している。上から２行
目（実際にはＬ−１行目）に横に並んでいるメモリセル
群には（Ｌ−１）番目のワード線ＷL-1とその反転信号
のＩＷL-1が入力して、同様に各メモリセルを制御して
いる。また左から１列目（実際にはＭ列目）に縦に並ん
でいるメモリセル群にはＭ番目のビット線ＢMが各トラ
ンスミッションゲートの第２端子に接続されている。左
から２列目（実際にはＭ−１列目）に縦に並んでいるメ
モリセル群には（Ｍ−１）番目のビット線ＢM-1が各ト
ランスミッションゲートの第２端子に接続されている。
それ以外は図２と同じである。図８は図２に比較して複
数本の反転ワード線ＩＷが全体の配置に加わっている。
【００１６】なお、図８のような反転ワード線が必要な
場合、２層のアルミ配線を用いると平面上の面積の使用
効率は向上する。
場合、２層のアルミ配線を用いると平面上の面積の使用
効率は向上する。
【００１７】図７は本発明の第３の実施例を示す正論理
素子ＳＲＡＭメモリセル回路図である。図７において破
線１５で囲まれた中の回路はラッチ回路の役目をし、破
線７６で囲まれた回路はトランスミッションゲートの役
目をし、破線７０で囲まれた中の回路が本発明の正論理
素子ＳＲＡＭメモリセル回路に相当する。ここで図６の
回路と異なるのはトランスミッションゲート７６のなか
の構成がＰ型ＭＯＳＦＥＴ７４およびＮ型のＭＯＳＦＥ
Ｔ７３を使用したことである。全体の構成は図８と同じ
構成となる。図７の回路はトランスミッションゲートに
すべてＭＯＳＦＥＴを使用しているので、素子密度がや
や向上する利点がある。
素子ＳＲＡＭメモリセル回路図である。図７において破
線１５で囲まれた中の回路はラッチ回路の役目をし、破
線７６で囲まれた回路はトランスミッションゲートの役
目をし、破線７０で囲まれた中の回路が本発明の正論理
素子ＳＲＡＭメモリセル回路に相当する。ここで図６の
回路と異なるのはトランスミッションゲート７６のなか
の構成がＰ型ＭＯＳＦＥＴ７４およびＮ型のＭＯＳＦＥ
Ｔ７３を使用したことである。全体の構成は図８と同じ
構成となる。図７の回路はトランスミッションゲートに
すべてＭＯＳＦＥＴを使用しているので、素子密度がや
や向上する利点がある。
【００１８】また、図１の回路のトランスミッションゲ
ートにおいて、Ｎ型の正論理素子とＰ型のＭＯＳＦＥＴ
を用いることも出来る。なお、以上はＳＲＡＭへの応用
を前提として説明したが、図１、図６、図７のなかで使
用されているラッチ回路１５はＳＲＡＭ以外の回路にお
いても、ラッチ回路として当然のことながら有用であ
る。
ートにおいて、Ｎ型の正論理素子とＰ型のＭＯＳＦＥＴ
を用いることも出来る。なお、以上はＳＲＡＭへの応用
を前提として説明したが、図１、図６、図７のなかで使
用されているラッチ回路１５はＳＲＡＭ以外の回路にお
いても、ラッチ回路として当然のことながら有用であ
る。
【００１９】
【発明の効果】以上、述べたように本発明の正論理素子
ＳＲＡＭメモリセル回路によればラッチ回路を２個の正
論理素子で構成しているので従来の４個の素子を必要と
したラッチ回路に比較して、素子数の少ない、効率のよ
いＳＲＡＭメモリセル回路を提供できるという効果があ
る。
ＳＲＡＭメモリセル回路によればラッチ回路を２個の正
論理素子で構成しているので従来の４個の素子を必要と
したラッチ回路に比較して、素子数の少ない、効率のよ
いＳＲＡＭメモリセル回路を提供できるという効果があ
る。
【００２０】したがって、安価なＳＲＡＭを提供できる
という効果がある。
という効果がある。
【００２１】また、素子数が少なく、かつデータ読み出
の際、差動型回路を用いていないので、低消費電流、低
消費電力のメモリセル、およびＳＲＡＭを提供できると
いう効果がある。
の際、差動型回路を用いていないので、低消費電流、低
消費電力のメモリセル、およびＳＲＡＭを提供できると
いう効果がある。
【００２２】また、本発明の正論理素子ラッチ回路はＳ
ＲＡＭ以外にも用いることが出来て、少ない素子数で構
成できるという効果がある。
ＲＡＭ以外にも用いることが出来て、少ない素子数で構
成できるという効果がある。
【図１】本発明の第１の実施例を示す正論理素子ＳＲＡ
Ｍメモリセル回路の回路図である。
Ｍメモリセル回路の回路図である。
【図２】本発明の第１の実施例の正論理ＳＲＡＭメモリ
セル回路とＳＲＡＭ回路の中で周辺回路との関係を示す
回路図である。
セル回路とＳＲＡＭ回路の中で周辺回路との関係を示す
回路図である。
【図３】本発明の正論理素子ＳＲＡＭメモリセル回路の
中で用いている正論理素子の構成を示す断面図である。
中で用いている正論理素子の構成を示す断面図である。
【図４】本発明の正論理素子ＳＲＡＭメモリセル回路の
中で用いている正論理素子の動作を示す電荷分布図であ
る。
中で用いている正論理素子の動作を示す電荷分布図であ
る。
【図５】本発明の正論理素子ＳＲＡＭメモリセル回路の
中で用いている正論理素子の動作を示す電荷分布図であ
る。
中で用いている正論理素子の動作を示す電荷分布図であ
る。
【図６】本発明の第２の実施例を示す正論理素子ＳＲＡ
Ｍメモリセル回路の回路図である。
Ｍメモリセル回路の回路図である。
【図７】本発明の第３の実施例を示す正論理素子ＳＲＡ
Ｍメモリセル回路の回路図である。
Ｍメモリセル回路の回路図である。
【図８】本発明の第２の実施例の正論理ＳＲＡＭメモリ
セル回路とＳＲＡＭ回路の中で周辺回路との関係を示す
回路図である。
セル回路とＳＲＡＭ回路の中で周辺回路との関係を示す
回路図である。
【図９】従来回路例のＳＲＡＭメモリセル回路の回路図
である。
である。
【図１０】従来回路例のＲＡＭ回路の中で周辺回路との
関係を示す回路図である。
関係を示す回路図である。
【符号の説明】 １０、６０、７０・・・正論理素子ＳＲＡＭメモリセル
回路 １１、１３・・・Ｐ型正論理素子 １２、６４・・・Ｎ型正論理素子 １４、７３、９１３、９１４・・・Ｎ型ＭＯＳＦＥＴ ７４・・・Ｐ型ＭＯＳＦＥＴ １５・・・ラッチ回路 １６、６６、７６・・・トランスミッションゲート １７・・・入出力端子 １８、ＷL、ＷL-1、ＷL-2、９１８・・・ワード線 ６８、ＩＷL、ＩＷL-1、ＩＷL-2・・・反転信号のワー
ド線 １９、ＢM、ＢM-1、ＢM-2、ＢM-3、９１９、９２０・・
・ビット線 ２０・・・列リードライト回路 ２１・・・書き込み回路 ２２・・・読み出し回路 ９１０・・・メモリセル回路 １００１・・・差動センスアンプ回路 ＷＣ・・・書き込み信号と列信号の合成信号 ＲＣ・・・読み出し信号と列信号の合成信号 ＶDD・・・正極の電源電位 ＶSS・・・負極の電源電位
回路 １１、１３・・・Ｐ型正論理素子 １２、６４・・・Ｎ型正論理素子 １４、７３、９１３、９１４・・・Ｎ型ＭＯＳＦＥＴ ７４・・・Ｐ型ＭＯＳＦＥＴ １５・・・ラッチ回路 １６、６６、７６・・・トランスミッションゲート １７・・・入出力端子 １８、ＷL、ＷL-1、ＷL-2、９１８・・・ワード線 ６８、ＩＷL、ＩＷL-1、ＩＷL-2・・・反転信号のワー
ド線 １９、ＢM、ＢM-1、ＢM-2、ＢM-3、９１９、９２０・・
・ビット線 ２０・・・列リードライト回路 ２１・・・書き込み回路 ２２・・・読み出し回路 ９１０・・・メモリセル回路 １００１・・・差動センスアンプ回路 ＷＣ・・・書き込み信号と列信号の合成信号 ＲＣ・・・読み出し信号と列信号の合成信号 ＶDD・・・正極の電源電位 ＶSS・・・負極の電源電位
Claims (6)
- 【請求項１】ａ）拡散層からなり、ソース電極もしくは
ドレイン電極となる第１電極と第２電極と、入力信号の
加わる第１ゲート電極と、直接には信号に接続されてい
ない浮きゲートの第２ゲート電極とからなり、前記第１
ゲート電極は前記拡散層からなる第１電極と第２電極の
間のチャネルの上方に位置し、前記浮きゲートの第２ゲ
ート電極の一部は前記拡散層からなる第１電極と第２電
極の間のチャネルと前記第１ゲート電極の間に位置し、
かつ残り部分は前記チャネル上以外に位置する構造から
なる正論理素子を具備する半導体集積回路装置におい
て、 ｂ）第１のＰ型正論理素子と第２のＮ型正論理素子から
なり、第１のＰ型正論理素子のソース電極は正極の電源
に接続され、第２のＮ型正論理素子ソース電極は負極の
電源に接続され、第１のＰ型正論理素子の第１ゲート電
極とドレンン電極、および第２のＮ型正論理素子の第１
ゲート電極とドレンン電極がすべて互いに接続され入力
端子兼出力端子となっていることからなるラッチ回路
と、 ｃ）第３のＰ型正論理素子とＮ型絶縁ゲート電界効果型
トランジスタからなり、前記第３の正論理素子とＮ型絶
縁ゲート電界効果型トランジスタのソース電極またはド
レイン電極がそれぞれ互いに接続されたことからなるト
ランスミッションゲートからなり、 ｄ）前記ラッチ回路の入力端子兼出力端子は前記トラン
スミッションゲートの第２端子に接続され、前記トラン
スミッションゲートの第１端子はメモリとしてのビット
線に接続され、前記第３のＰ型正論理素子の第１ゲート
電極とＮ型絶縁ゲート電界効果型トランジスタのゲート
電極はともにメモリとしてのワード線に接続されたこと
を特徴とする正論理素子ＳＲＡＭメモリセル回路。 - 【請求項２】請求項１記載のトランスミッションゲート
が第４のＮ型正論理素子とＰ型絶縁ゲート電界効果型ト
ランジスタからなることを特徴とする正論理素子ＳＲＡ
Ｍメモリセル回路。 - 【請求項３】ａ）拡散層からなり、ソース電極もしくは
ドレイン電極となる第１電極と第２電極と、入力信号の
加わる第１ゲート電極と、直接には信号に接続されてい
ない浮きゲートの第２ゲート電極とからなり、前記第１
ゲート電極は前記拡散層からなる第１電極と第２電極の
間のチャネルの上方に位置し、前記浮きゲートの第２ゲ
ート電極の一部は前記拡散層からなる第１電極と第２電
極の間のチャネルと前記第１ゲート電極の間に位置し、
かつ残り部分は前記チャネル上以外に位置する構造から
なる正論理素子を具備する半導体集積回路装置におい
て、 ｂ）第１のＰ型正論理素子と第２のＮ型正論理素子から
なり、第１のＰ型正論理素子のソース電極は正極の電源
に接続され、第２のＮ型正論理素子ソース電極は負極の
電源に接続され、第１のＰ型正論理素子の第１ゲート電
極とドレンン電極、および第２のＮ型正論理素子の第１
ゲート電極とドレンン電極がすべて互いに接続され入力
端子兼出力端子となっていることからなるラッチ回路
と、 ｃ）第３のＰ型正論理素子と第４のＮ型正論理素子から
なり、前記第３と第４の正論理素子のソース電極または
ドレイン電極がそれぞれ互いに接続されたことからなる
トランスミッションゲートからなり、 ｄ）前記ラッチ回路の入力端子兼出力端子は前記トラン
スミッションゲートの第２端子に接続され、前記トラン
スミッションゲートの第１端子はメモリとしてのビット
線に接続され、前記第３のＰ型正論理素子の第１ゲート
電極はメモリとしての第１のワード線に接続され、前記
Ｎ型正論理素子の第１ゲート電極は前記第１のワード線
とは反転信号の関係にある第２のワード線に接続された
ことを特徴とする正論理素子ＳＲＡＭメモリセル回路。 - 【請求項４】ａ）拡散層からなり、ソース電極もしくは
ドレイン電極となる第１電極と第２電極と、入力信号の
加わる第１ゲート電極と、直接には信号に接続されてい
ない浮きゲートの第２ゲート電極とからなり、前記第１
ゲート電極は前記拡散層からなる第１電極と第２電極の
間のチャネルの上方に位置し、前記浮きゲートの第２ゲ
ート電極の一部は前記拡散層からなる第１電極と第２電
極の間のチャネルと前記第１ゲート電極の間に位置し、
かつ残り部分は前記チャネル上以外に位置する構造から
なる正論理素子を具備する半導体集積回路装置におい
て、 ｂ）第１のＰ型正論理素子と第２のＮ型正論理素子から
なり、第１のＰ型正論理素子のソース電極は正極の電源
に接続され、第２のＮ型正論理素子ソース電極は負極の
電源に接続され、第１のＰ型正論理素子の第１ゲート電
極とドレンン電極、および第２のＮ型正論理素子の第１
ゲート電極とドレンン電極がすべて互いに接続され入力
端子兼出力端子となっていることからなるラッチ回路
と、 ｃ）Ｎ型絶縁ゲート電界効果型トランジスタとＰ型絶縁
ゲート電界効果型トランジスタからなり、前記Ｎ型とＰ
型の絶縁ゲート電界効果型トランジスタのソース電極ま
たはドレイン電極がそれぞれ互いに接続されたことから
なるトランスミッションゲートからなり、 ｄ）前記ラッチ回路の入力端子兼出力端子は前記トラン
スミッションゲートの第２端子に接続され、前記トラン
スミッションゲートの第１端子はメモリとしてのビット
線に接続され、前記Ｎ型絶縁ゲート電界効果型トランジ
スタのゲート電極はメモリとしての第１のワード線に接
続され、前記Ｐ型絶縁ゲート電界効果型トランジスタの
ゲート電極は前記第１のワード線とは反転信号の関係に
ある第２のワード線に接続されたことを特徴とする正論
理素子ＳＲＡＭメモリセル回路。 - 【請求項５】請求項３および請求項４記載の第１、第２
のワード線が２層以上の金属配線を用いた半導体集積回
路装置において互いに異なる層の金属配線であることを
特徴とする正論理素子ＳＲＡＭメモリセル回路。 - 【請求項６】ａ）拡散層からなり、ソース電極もしくは
ドレイン電極となる第１電極と第２電極と、入力信号の
加わる第１ゲート電極と、直接には信号に接続されてい
ない浮きゲートの第２ゲート電極とからなり、前記第１
ゲート電極は前記拡散層からなる第１電極と第２電極の
間のチャネルの上方に位置し、前記浮きゲートの第２ゲ
ート電極の一部は前記拡散層からなる第１電極と第２電
極の間のチャネルと前記第１ゲート電極の間に位置し、
かつ残り部分は前記チャネル上以外に位置する構造から
なる正論理素子を具備する半導体集積回路装置におい
て、 ｂ）第１のＰ型正論理素子と第２のＮ型正論理素子から
なり、第１のＰ型正論理素子のソース電極は正極の電源
に接続され、第２のＮ型正論理素子ソース電極は負極の
電源に接続され、第１のＰ型正論理素子の第１ゲート電
極とドレンン電極、および第２のＮ型正論理素子の第１
ゲート電極とドレンン電極がすべて互いに接続され入力
端子兼出力端子となっていることからなる正論理素子ラ
ッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9070259A JPH10270573A (ja) | 1997-03-24 | 1997-03-24 | 正論理素子ｓｒａｍメモリセル回路、および正論理素子ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9070259A JPH10270573A (ja) | 1997-03-24 | 1997-03-24 | 正論理素子ｓｒａｍメモリセル回路、および正論理素子ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270573A true JPH10270573A (ja) | 1998-10-09 |
Family
ID=13426376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9070259A Withdrawn JPH10270573A (ja) | 1997-03-24 | 1997-03-24 | 正論理素子ｓｒａｍメモリセル回路、および正論理素子ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10270573A (ja) |
-
1997
- 1997-03-24 JP JP9070259A patent/JPH10270573A/ja not_active Withdrawn
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040720 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040908 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040908 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041005 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20041025 |