JPH10270773A - ホール素子 - Google Patents
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- JPH10270773A JPH10270773A JP9072866A JP7286697A JPH10270773A JP H10270773 A JPH10270773 A JP H10270773A JP 9072866 A JP9072866 A JP 9072866A JP 7286697 A JP7286697 A JP 7286697A JP H10270773 A JPH10270773 A JP H10270773A
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Abstract
(57)【要約】
【課題】素子表面の汚染の影響を受けにくく、また、素
子表面保護用の絶縁膜によるピエゾ効果に起因するオフ
セット電圧を低減したホール素子を提供する。 【解決手段】 二つの電流電極層４、４、二つのセンサ
電極層５、５で取り囲まれた活性層領域２の表面に、活
性層とは逆の導電型を有する拡散層即ち電流路制限層６
を設けることにより、活性層領域２の表面に流れる電流
は抑制され、電流は活性層領域２の深部を流れる。これ
により、素子表面の汚染の影響を受けにくくなる。
子表面保護用の絶縁膜によるピエゾ効果に起因するオフ
セット電圧を低減したホール素子を提供する。 【解決手段】 二つの電流電極層４、４、二つのセンサ
電極層５、５で取り囲まれた活性層領域２の表面に、活
性層とは逆の導電型を有する拡散層即ち電流路制限層６
を設けることにより、活性層領域２の表面に流れる電流
は抑制され、電流は活性層領域２の深部を流れる。これ
により、素子表面の汚染の影響を受けにくくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、磁場が垂直に印加
されるいわゆる横型ホール素子に関する。
されるいわゆる横型ホール素子に関する。
【０００２】
【従来の技術】図１４に従来の横型ホール素子の構造を
示す。同図（ａ）は平面図、同図（ｂ）は同図（ａ）の
Ｘ−Ｘ’断面図である。ｐ型Ｓｉ基板１上にｎ型Ｓｉエ
ピタキシャル層を堆積し、ホール素子の活性層領域２を
形成するため、一部のｎ型Ｓｉエピタキシャル層を残
し、ｐ型不純物をｐ型Ｓｉ基板１に達するまで全面的に
拡散形成し、素子分離層３とする。このｎ型ホール素子
の活性層領域２内に、二つの電流電極層４、４、二つの
センサ電極層５、５をｎ型拡散形成する。これら二つの
電流電極層４、４、二つのセンサ電極層５、５の上に、
二つの電流電極４ａ、４ａ、二つのセンサ電極５ａ、５
ａを夫々設ける。なお素子分離層３の上に素子分離電極
を設けてもよい。
示す。同図（ａ）は平面図、同図（ｂ）は同図（ａ）の
Ｘ−Ｘ’断面図である。ｐ型Ｓｉ基板１上にｎ型Ｓｉエ
ピタキシャル層を堆積し、ホール素子の活性層領域２を
形成するため、一部のｎ型Ｓｉエピタキシャル層を残
し、ｐ型不純物をｐ型Ｓｉ基板１に達するまで全面的に
拡散形成し、素子分離層３とする。このｎ型ホール素子
の活性層領域２内に、二つの電流電極層４、４、二つの
センサ電極層５、５をｎ型拡散形成する。これら二つの
電流電極層４、４、二つのセンサ電極層５、５の上に、
二つの電流電極４ａ、４ａ、二つのセンサ電極５ａ、５
ａを夫々設ける。なお素子分離層３の上に素子分離電極
を設けてもよい。
【０００３】二つの電流電極層４、４間に電流を流し、
Ｓｉ活性層領域２の表面に垂直に磁場を印加することに
より、ローレンツの原理により二つのセンサ電極層５、
５間にホール電圧が誘起される。
Ｓｉ活性層領域２の表面に垂直に磁場を印加することに
より、ローレンツの原理により二つのセンサ電極層５、
５間にホール電圧が誘起される。
【０００４】ホール素子の実用化を目指すとき、素子の
長期信頼性の確保は不可欠である。横型ホール素子の場
合、電流は図１４に示すように素子の表面を流れるの
で、素子の表面の汚染防止策を考慮しなければならな
い。従来の半導体素子においては汚染防止のために絶縁
膜（酸化膜）が広く実用されている。
長期信頼性の確保は不可欠である。横型ホール素子の場
合、電流は図１４に示すように素子の表面を流れるの
で、素子の表面の汚染防止策を考慮しなければならな
い。従来の半導体素子においては汚染防止のために絶縁
膜（酸化膜）が広く実用されている。
【０００５】
【発明が解決しようとする課題】ホール素子は圧力セン
サとしても広く実用化されているが、磁界センサとして
用いる場合においても、素子にかかる応力はオフセット
電圧として感知されてしまう。
サとしても広く実用化されているが、磁界センサとして
用いる場合においても、素子にかかる応力はオフセット
電圧として感知されてしまう。
【０００６】ホール素子では、素子表面の汚染防止のた
めに絶縁膜を用いた場合、絶縁膜とＳｉの弾性の違いに
よる応力が素子にかかるとこれを感知してしまう（ピエ
ゾ効果）という問題があった。
めに絶縁膜を用いた場合、絶縁膜とＳｉの弾性の違いに
よる応力が素子にかかるとこれを感知してしまう（ピエ
ゾ効果）という問題があった。
【０００７】横型ホール素子を磁界センサとして実用化
する場合、電流は素子表面を流れるので、素子表面の汚
染防止策をとると同時に、素子にかかる応力が最小限と
なるようにしなければならない。本発明は、このような
点に鑑みなされたもので、電流路を素子の表面から遠ざ
け、素子表面の汚染の影響を少なくすることを目的とす
る。
する場合、電流は素子表面を流れるので、素子表面の汚
染防止策をとると同時に、素子にかかる応力が最小限と
なるようにしなければならない。本発明は、このような
点に鑑みなされたもので、電流路を素子の表面から遠ざ
け、素子表面の汚染の影響を少なくすることを目的とす
る。
【０００８】
【課題を解決するための手段】本発明に係るホール素子
は、半導体基板上に、前記基板とは逆の導電型からなる
半導体活性層を設け、この活性層に二つ以上の電流端子
と二つ以上のセンサ端子が配置されており、主たる電流
は前記活性層表面に略平行に流れ、磁場は前記活性層表
面に対して垂直方向に印加される横型ホール素子におい
て、前記電流の電流路を制限する手段を設けたことを特
徴とする。
は、半導体基板上に、前記基板とは逆の導電型からなる
半導体活性層を設け、この活性層に二つ以上の電流端子
と二つ以上のセンサ端子が配置されており、主たる電流
は前記活性層表面に略平行に流れ、磁場は前記活性層表
面に対して垂直方向に印加される横型ホール素子におい
て、前記電流の電流路を制限する手段を設けたことを特
徴とする。
【０００９】電流路を制限する手段としては、電流端子
とセンサ端子とで取り囲まれた活性層領域の表面の所定
範囲に活性層とは逆の導電型を有する拡散層を設けるこ
とができる。
とセンサ端子とで取り囲まれた活性層領域の表面の所定
範囲に活性層とは逆の導電型を有する拡散層を設けるこ
とができる。
【００１０】このような構成とすることにより、活性層
の表面を流れる電流は抑制され、電流端子間を流れる電
流の電流路は、活性層深部に制限される。この拡散層
は、そのままの、ビルトインポテンシャルのみの状態で
用いることができるが、更に確実に活性層深部に電流を
流すためには、拡散層に所定の電位を与える。電位を与
えることにより、拡散層から空乏層が伸び、電流路は活
性層深部に制限される。また、外部から拡散層内に電位
勾配を与えてもよい。例えば、拡散層に電極を２つ以上
設け、電位を外部から調整することにより、空乏層の伸
びを外部から調整することも可能である。
の表面を流れる電流は抑制され、電流端子間を流れる電
流の電流路は、活性層深部に制限される。この拡散層
は、そのままの、ビルトインポテンシャルのみの状態で
用いることができるが、更に確実に活性層深部に電流を
流すためには、拡散層に所定の電位を与える。電位を与
えることにより、拡散層から空乏層が伸び、電流路は活
性層深部に制限される。また、外部から拡散層内に電位
勾配を与えてもよい。例えば、拡散層に電極を２つ以上
設け、電位を外部から調整することにより、空乏層の伸
びを外部から調整することも可能である。
【００１１】更に、確実に活性層深部に電流を流すため
に拡散層の周囲の少なくとも一部または、二つ以上の電
流端子の活性層側に絶縁体を設けることができる。この
拡散層の領域内にこの拡散層と同じ導電型でこの拡散層
よりドーパント濃度の高い拡散層を１つ以上設けること
もできる。このドーパント濃度の高い拡散層は拡散層の
領域内に２つ以上設け、かつこのドーパント濃度の高い
拡散層は前記電流端子及び前記センサ端子の少なくとも
一方に対し対称性をもって配置することもできる。
に拡散層の周囲の少なくとも一部または、二つ以上の電
流端子の活性層側に絶縁体を設けることができる。この
拡散層の領域内にこの拡散層と同じ導電型でこの拡散層
よりドーパント濃度の高い拡散層を１つ以上設けること
もできる。このドーパント濃度の高い拡散層は拡散層の
領域内に２つ以上設け、かつこのドーパント濃度の高い
拡散層は前記電流端子及び前記センサ端子の少なくとも
一方に対し対称性をもって配置することもできる。
【００１２】このドーパント濃度の高い拡散層の周囲に
絶縁体を設けてもよい。また、拡散層を設けずに、二つ
以上の電流端子の活性層側に絶縁体を設けることによっ
ても活性層深部に電流を流すことができる。
絶縁体を設けてもよい。また、拡散層を設けずに、二つ
以上の電流端子の活性層側に絶縁体を設けることによっ
ても活性層深部に電流を流すことができる。
【００１３】また、二つ以上の電流端子及び二つ以上の
センサ端子の活性層側に絶縁体を設けるように構成すれ
ば、素子分離層からの影響を軽減することが可能であ
る。基板と前記活性層との間に絶縁膜を介在させた構成
としてもよい。即ちＳＯＩ（Silicon On Insulator）ウ
ェハーを用いて作製してもよい。このようにすれば、活
性層領域には全く空乏層が伸びず、基板と活性層領域と
の電位差に基づくホール諸特性変動を回避できる。
センサ端子の活性層側に絶縁体を設けるように構成すれ
ば、素子分離層からの影響を軽減することが可能であ
る。基板と前記活性層との間に絶縁膜を介在させた構成
としてもよい。即ちＳＯＩ（Silicon On Insulator）ウ
ェハーを用いて作製してもよい。このようにすれば、活
性層領域には全く空乏層が伸びず、基板と活性層領域と
の電位差に基づくホール諸特性変動を回避できる。
【００１４】
【発明の実施の形態】以下、図面を参照して、本発明の
実施形態を詳細に説明する。 なお、以下の図面におい
て、同一部分又は対応部分は同符号で示す。 （第１の実施形態）図１は、本発明の第１の実施形態に
係る横型ホール素子の構成を示す図で、同図（ａ）は平
面図、同図（ｂ）は同図（ａ）のＸ−Ｘ’断面図であ
る。
実施形態を詳細に説明する。 なお、以下の図面におい
て、同一部分又は対応部分は同符号で示す。 （第１の実施形態）図１は、本発明の第１の実施形態に
係る横型ホール素子の構成を示す図で、同図（ａ）は平
面図、同図（ｂ）は同図（ａ）のＸ−Ｘ’断面図であ
る。
【００１５】半導体基板例えばｐ型Ｓｉ基板１上に基板
１とは逆の導電型から成るｎ型Ｓｉエピタキシャル層を
堆積し、ホール素子の活性層領域２を形成するため、一
部のｎ型Ｓｉエピタキシャル層を残し、ｐ型不純物をｐ
型Ｓｉ基板１に達するまで全面的に拡散形成し、素子分
離層３とする。この素子分離層３のこのｎ型ホール素子
の活性領域２内に、二つの電流電極層４、４、二つのセ
ンサ電極層５、５をｎ型拡散形成する。そして、これら
二つの電流電極層４、４、二つのセンサ電極層５、５で
取り囲まれた活性層領域２の表面に活性層とは逆の導電
型を有する拡散層即ち電流路制限層６を設ける。
１とは逆の導電型から成るｎ型Ｓｉエピタキシャル層を
堆積し、ホール素子の活性層領域２を形成するため、一
部のｎ型Ｓｉエピタキシャル層を残し、ｐ型不純物をｐ
型Ｓｉ基板１に達するまで全面的に拡散形成し、素子分
離層３とする。この素子分離層３のこのｎ型ホール素子
の活性領域２内に、二つの電流電極層４、４、二つのセ
ンサ電極層５、５をｎ型拡散形成する。そして、これら
二つの電流電極層４、４、二つのセンサ電極層５、５で
取り囲まれた活性層領域２の表面に活性層とは逆の導電
型を有する拡散層即ち電流路制限層６を設ける。
【００１６】この二つの電流電極層４、４、二つのセン
サ電極層５、５、の上に二つの電流電極４ａ、４ａ、二
つのセンサ電極５ａ、５ａを夫々設ける。なおこの実施
形態においては素子分離層３の上には電極を設けていな
いが、素子分離層３の上に素子分離電極を設けてもよ
い。
サ電極層５、５、の上に二つの電流電極４ａ、４ａ、二
つのセンサ電極５ａ、５ａを夫々設ける。なおこの実施
形態においては素子分離層３の上には電極を設けていな
いが、素子分離層３の上に素子分離電極を設けてもよ
い。
【００１７】二つの電流電極層４、４間に電流を流し、
Ｓｉ活性層領域２の表面に垂直に磁場を印加することに
より、ローレンツの原理により二つのセンサ電極層５、
５間にホール電圧が誘起されるが、活性層領域２の表面
に電流路制限層６が設けられているため、活性層領域２
の表面に流れる電流は抑制され、電流は図に示すように
活性層領域２の深部を流れることになる。このことによ
り、素子表面の汚染の影響を受けにくくなる。
Ｓｉ活性層領域２の表面に垂直に磁場を印加することに
より、ローレンツの原理により二つのセンサ電極層５、
５間にホール電圧が誘起されるが、活性層領域２の表面
に電流路制限層６が設けられているため、活性層領域２
の表面に流れる電流は抑制され、電流は図に示すように
活性層領域２の深部を流れることになる。このことによ
り、素子表面の汚染の影響を受けにくくなる。
【００１８】（第２の実施形態）次に、図２に、本発明
の第２の実施形態に係る横型ホール素子の構成を示す。
同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−
Ｘ’断面図である。
の第２の実施形態に係る横型ホール素子の構成を示す。
同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−
Ｘ’断面図である。
【００１９】第１の実施形態においては、電流路制限層
６はそのままの、ビルトインポテンシャルのみの状態で
用いたが、この第２の実施形態においては、電流路制限
層６の上に電流路制限用電極６ａを設け、この電極を通
じて電流路制限層６に電位を与えるようにしたものであ
る。なお図２では電流路制限用電極６ａを電流路制限層
６の表面の全面に亘って設けてあるが、電流路制限用電
極６ａを電流路制限層６の表面の一部に設けてもよい。
電流路制限用電極６ａに電位を与えることにより、電流
路制限層６から活性層領域２の深部に空乏層７を伸ば
し、電流路をより素子深部に制限することが可能とな
り、さらに当該電位を変化させることにより、空乏層７
の深さを必要に応じて変化させることができる。
６はそのままの、ビルトインポテンシャルのみの状態で
用いたが、この第２の実施形態においては、電流路制限
層６の上に電流路制限用電極６ａを設け、この電極を通
じて電流路制限層６に電位を与えるようにしたものであ
る。なお図２では電流路制限用電極６ａを電流路制限層
６の表面の全面に亘って設けてあるが、電流路制限用電
極６ａを電流路制限層６の表面の一部に設けてもよい。
電流路制限用電極６ａに電位を与えることにより、電流
路制限層６から活性層領域２の深部に空乏層７を伸ば
し、電流路をより素子深部に制限することが可能とな
り、さらに当該電位を変化させることにより、空乏層７
の深さを必要に応じて変化させることができる。
【００２０】（第３の実施形態）図３に、本発明の第３
の実施形態に係る横型ホール素子の構成を示す。同図
（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ’断
面図である。
の実施形態に係る横型ホール素子の構成を示す。同図
（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ’断
面図である。
【００２１】この第３の実施形態は、第２の実施形態に
おける電流路制限用電極６ａを、電流の流れる方向に２
つ以上設け、電位勾配を外部から与えるようにしたもの
である。図示のように、電流路制限用電極６ａを２つ設
け、電流電極４ａ、４ａに印加される交流電圧の変化に
応じて、２つの電流路制限用電極６ａ、６ａに印加する
電圧も交互に変化させることにより、電流電極４ａ、４
ａ間の電位に関わらず、空乏層７の厚さを一定に保つこ
とが可能になり、交流電源で用いても安定なホール特性
を得ることが可能となる。
おける電流路制限用電極６ａを、電流の流れる方向に２
つ以上設け、電位勾配を外部から与えるようにしたもの
である。図示のように、電流路制限用電極６ａを２つ設
け、電流電極４ａ、４ａに印加される交流電圧の変化に
応じて、２つの電流路制限用電極６ａ、６ａに印加する
電圧も交互に変化させることにより、電流電極４ａ、４
ａ間の電位に関わらず、空乏層７の厚さを一定に保つこ
とが可能になり、交流電源で用いても安定なホール特性
を得ることが可能となる。
【００２２】（第４の実施形態）図４に、本発明の第４
の実施形態に係る横型ホール素子の構成を示す。同図
（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ’断
面図である。
の実施形態に係る横型ホール素子の構成を示す。同図
（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ’断
面図である。
【００２３】この実施形態においては、電流制限層６を
設けることに加えて、電流制限層６と同じ導電型でドー
パント濃度の高いゲート層８及びその上に設けられるゲ
ート電極８ａを一つ以上設けたものである。図４におい
ては一つの場合が示されている。このゲート層８及びゲ
ート電極８ａにより、オフセット電圧即ち電流電極４
ａ、４ａとセンサ電極５ａ、５ａとで構成される４端子
ブリッジのアンバランス等により磁場を印加しないとき
でもセンサ電極５ａ、５ａに生ずる電圧を除去すること
を目的として設けられている。
設けることに加えて、電流制限層６と同じ導電型でドー
パント濃度の高いゲート層８及びその上に設けられるゲ
ート電極８ａを一つ以上設けたものである。図４におい
ては一つの場合が示されている。このゲート層８及びゲ
ート電極８ａにより、オフセット電圧即ち電流電極４
ａ、４ａとセンサ電極５ａ、５ａとで構成される４端子
ブリッジのアンバランス等により磁場を印加しないとき
でもセンサ電極５ａ、５ａに生ずる電圧を除去すること
を目的として設けられている。
【００２４】なお、図示のようにゲート層８の上にゲー
ト電極８ａを設けてこれに電位を与えるようにした方が
効果的ではあるが、ゲート層８の上にゲート電極８ａを
設けずに、ゲート層８のビルトインポテンシャルのみの
状態で用いることもできる。（なお、ゲート層によりオ
フセット電圧を除去する技術については、特開平８−３
３０６４６号公報に記載されている。） （第５の実施形態）図５及び図６に、本発明の第５の実
施形態に係る横型ホール素子の構成を示す。これらの図
において図（ａ）は平面図、（ｂ）は図（ａ）のＸ−
Ｘ’断面図である。
ト電極８ａを設けてこれに電位を与えるようにした方が
効果的ではあるが、ゲート層８の上にゲート電極８ａを
設けずに、ゲート層８のビルトインポテンシャルのみの
状態で用いることもできる。（なお、ゲート層によりオ
フセット電圧を除去する技術については、特開平８−３
３０６４６号公報に記載されている。） （第５の実施形態）図５及び図６に、本発明の第５の実
施形態に係る横型ホール素子の構成を示す。これらの図
において図（ａ）は平面図、（ｂ）は図（ａ）のＸ−
Ｘ’断面図である。
【００２５】この第５の実施形態は、第４の実施形態の
オフセット電圧除去用のゲート層８及びゲート電極８ａ
を２つ以上設けたものである。図５に示すものは、４つ
のゲート層８及びゲート電極８ａを二つの電流電極４
ａ、４ａ、及び二つのセンサ電極５ａ、５ａに対し対称
に配置したものである。即ち４つのゲート層８及びゲー
ト電極８ａは、二つの電流電極４ａ、４ａの中央に位置
する直線Ｃ１に対して対称に、かつ二つのセンサ電極５
ａ、５ａの中央に位置する直線Ｃ２に対しても対称に配
置されている。
オフセット電圧除去用のゲート層８及びゲート電極８ａ
を２つ以上設けたものである。図５に示すものは、４つ
のゲート層８及びゲート電極８ａを二つの電流電極４
ａ、４ａ、及び二つのセンサ電極５ａ、５ａに対し対称
に配置したものである。即ち４つのゲート層８及びゲー
ト電極８ａは、二つの電流電極４ａ、４ａの中央に位置
する直線Ｃ１に対して対称に、かつ二つのセンサ電極５
ａ、５ａの中央に位置する直線Ｃ２に対しても対称に配
置されている。
【００２６】このように対称に配置することで、交流電
源を用いた場合でも安定したホール特性を得ることが可
能となる。なお、２つ以上のゲート層８及びゲート電極
８ａは、二つの電流電極４ａ、４ａ、及び二つのセンサ
電極５ａ、５ａに対し対称に配置することが効果的では
あるが、二つの電流電極４ａ、４ａ、及び二つのセンサ
電極５ａ、５ａのいずれか一方に対して対称に配置する
こととしてもよい。二つのセンサ電極５ａ、５ａに対し
て対称に、即ち二つのセンサ電極５ａ、５ａの中央に位
置する直線Ｃ２に対して対称に配置した場合を図６に示
す。
源を用いた場合でも安定したホール特性を得ることが可
能となる。なお、２つ以上のゲート層８及びゲート電極
８ａは、二つの電流電極４ａ、４ａ、及び二つのセンサ
電極５ａ、５ａに対し対称に配置することが効果的では
あるが、二つの電流電極４ａ、４ａ、及び二つのセンサ
電極５ａ、５ａのいずれか一方に対して対称に配置する
こととしてもよい。二つのセンサ電極５ａ、５ａに対し
て対称に、即ち二つのセンサ電極５ａ、５ａの中央に位
置する直線Ｃ２に対して対称に配置した場合を図６に示
す。
【００２７】（第６の実施形態）この実施形態は、オフ
セット電圧除去用ゲート層８の周囲に絶縁体トレンチ９
を設けたものである。
セット電圧除去用ゲート層８の周囲に絶縁体トレンチ９
を設けたものである。
【００２８】第５の実施形態の一つである図５に示すも
ののオフセット電圧除去用ゲート層８の周囲に絶縁体ト
レンチ９を設けた場合を図７に示す。同図（ａ）は平面
図、同図（ｂ）は同図（ａ）のＸ−Ｘ’断面図である。
ののオフセット電圧除去用ゲート層８の周囲に絶縁体ト
レンチ９を設けた場合を図７に示す。同図（ａ）は平面
図、同図（ｂ）は同図（ａ）のＸ−Ｘ’断面図である。
【００２９】このように、オフセット電圧除去用ゲート
層８の周囲に絶縁体トレンチ９を設けることにより、電
流路制限層６から伸びる空乏層７と、ゲート層８から伸
びる空乏層７とを、確実に、夫々独立にコントロールす
ることが可能となる。
層８の周囲に絶縁体トレンチ９を設けることにより、電
流路制限層６から伸びる空乏層７と、ゲート層８から伸
びる空乏層７とを、確実に、夫々独立にコントロールす
ることが可能となる。
【００３０】なお、第４の実施形態のオフセット電圧除
去用ゲート層８の周囲に絶縁体トレンチ９を設けた場合
については、図示しないが、図４に示すゲート層８の周
囲に絶縁体トレンチ９を設けることにより、同様に実施
することができる。
去用ゲート層８の周囲に絶縁体トレンチ９を設けた場合
については、図示しないが、図４に示すゲート層８の周
囲に絶縁体トレンチ９を設けることにより、同様に実施
することができる。
【００３１】（第７の実施形態）次に、電流路制限層６
の電流路制限層６側、または電流路制限層６の周囲の少
なくとも一部に絶縁体トレンチ９を設けた第７の実施形
態を図８及び図９に夫々示す。これらの図において図
（ａ）は平面図、図（ｂ）は図（ａ）におけるＸ−Ｘ’
断面図である。
の電流路制限層６側、または電流路制限層６の周囲の少
なくとも一部に絶縁体トレンチ９を設けた第７の実施形
態を図８及び図９に夫々示す。これらの図において図
（ａ）は平面図、図（ｂ）は図（ａ）におけるＸ−Ｘ’
断面図である。
【００３２】図８に示す実施形態においては、電流電極
層４の電流路制限層６側に絶縁体トレンチ９を形成して
いる。なお、図８に示すように電流電極層４の電流路制
限層６側に絶縁体トレンチ９を形成する代わりに、図示
しないが、電流路制限層６の周囲の少なくとも一部であ
る電流路制限層６の電流路制限層６側に絶縁体トレンチ
９を形成することとしてもよい。更に、図９に示すよう
に、電流路制限層６の周囲全体にわたって絶縁体トレン
チ９を形成してもよい。これらいずれの場合において
も、この絶縁体トレンチ９を設けたことによって、電流
路制限層６からの空乏層７を絶縁体トレンチ９を設けな
い場合にくらべて活性層領域２のより深部に伸ばすとが
可能になり、安定したホール特性を得ることが可能とな
る。
層４の電流路制限層６側に絶縁体トレンチ９を形成して
いる。なお、図８に示すように電流電極層４の電流路制
限層６側に絶縁体トレンチ９を形成する代わりに、図示
しないが、電流路制限層６の周囲の少なくとも一部であ
る電流路制限層６の電流路制限層６側に絶縁体トレンチ
９を形成することとしてもよい。更に、図９に示すよう
に、電流路制限層６の周囲全体にわたって絶縁体トレン
チ９を形成してもよい。これらいずれの場合において
も、この絶縁体トレンチ９を設けたことによって、電流
路制限層６からの空乏層７を絶縁体トレンチ９を設けな
い場合にくらべて活性層領域２のより深部に伸ばすとが
可能になり、安定したホール特性を得ることが可能とな
る。
【００３３】（第８の実施形態）図１０に、本発明の第
８の実施形態に係る横型ホール素子の構成を示す。同図
（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ’断
面図である。
８の実施形態に係る横型ホール素子の構成を示す。同図
（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ’断
面図である。
【００３４】この実施形態は、電流電極層４、４の活性
層領域２側に絶縁体トレンチ９を形成したものである。
これにより、簡易に、電流が活性層領域２の深部を流れ
るように電流路を制限することが可能となる。
層領域２側に絶縁体トレンチ９を形成したものである。
これにより、簡易に、電流が活性層領域２の深部を流れ
るように電流路を制限することが可能となる。
【００３５】このように、電流電極層４、４の活性層領
域２側に絶縁体トレンチ９を形成して電流路を制限する
方法は、上述の第１乃至第８の実施形態の場合にも適用
し、併用して実施することができる。
域２側に絶縁体トレンチ９を形成して電流路を制限する
方法は、上述の第１乃至第８の実施形態の場合にも適用
し、併用して実施することができる。
【００３６】（第９の実施形態）この実施形態は、第８
の実施形態における絶縁体トレンチ９を素子の側面側即
ちセンサ電極層５、５のある側にも設けたもので図１１
にその構成を示す。同図（ａ）は平面図、同図（ｂ）は
同図（ａ）のＸ−Ｘ’断面図である。このような構成と
することにより、素子分離層３からの影響を軽減するこ
とが可能である。
の実施形態における絶縁体トレンチ９を素子の側面側即
ちセンサ電極層５、５のある側にも設けたもので図１１
にその構成を示す。同図（ａ）は平面図、同図（ｂ）は
同図（ａ）のＸ−Ｘ’断面図である。このような構成と
することにより、素子分離層３からの影響を軽減するこ
とが可能である。
【００３７】なお、図１０においては、絶縁体トレンチ
９はセンサ電極５、５の位置で途切れているが、センサ
電極５、５の位置で途切れず、センサ電極５、５の内側
を経由して連続したものとしてもよい。
９はセンサ電極５、５の位置で途切れているが、センサ
電極５、５の位置で途切れず、センサ電極５、５の内側
を経由して連続したものとしてもよい。
【００３８】（第１０の実施形態）この実施形態は、第
９の実施形態の構成即ち絶縁体トレンチ９を素子の側面
側即ちセンサ電極層５、５のある側にも設けるという構
成を上述の第１乃至第７の実施形態の場合に組み合わせ
たものである。第６の実施形態の場合に組み合わせた場
合の構成を図１２に示す。同図（ａ）は平面図、同図
（ｂ）は同図（ａ）のＸ−Ｘ’断面図である。
９の実施形態の構成即ち絶縁体トレンチ９を素子の側面
側即ちセンサ電極層５、５のある側にも設けるという構
成を上述の第１乃至第７の実施形態の場合に組み合わせ
たものである。第６の実施形態の場合に組み合わせた場
合の構成を図１２に示す。同図（ａ）は平面図、同図
（ｂ）は同図（ａ）のＸ−Ｘ’断面図である。
【００３９】（第１１の実施形態）この実施形態は、上
述の第１乃至第１０の実施形態に係るホール素子をＳＯ
Ｉ（Silicon On Insulator）ウェハーを用いて作製した
ものである。即ち、基板１上に絶縁酸化膜層１０を形成
し、その上にホール素子の活性層領域２等を形成したも
のである。上述の第１０の実施形態に係るホール素子を
ＳＯＩウェハーを用いて作製した場合の構成を図１３に
示す。同図（ａ）は平面図、同図（ｂ）は同図（ａ）の
Ｘ−Ｘ’断面図である。このような構成とすることによ
り、素子に対する基板側からの影響をなくすことができ
る。即ち、基板１と活性層領域２との間に絶縁酸化膜層
１０があることにより、活性層領域２には全く空乏層が
伸びず、基板１と活性層領域２との電位差に基づくホー
ル諸特性変動を回避できる。（なお、ホール素子をＳＯ
Ｉウェハーを用いて作製する技術については、特開平８
−３３０６４６号公報に記載されている。）
述の第１乃至第１０の実施形態に係るホール素子をＳＯ
Ｉ（Silicon On Insulator）ウェハーを用いて作製した
ものである。即ち、基板１上に絶縁酸化膜層１０を形成
し、その上にホール素子の活性層領域２等を形成したも
のである。上述の第１０の実施形態に係るホール素子を
ＳＯＩウェハーを用いて作製した場合の構成を図１３に
示す。同図（ａ）は平面図、同図（ｂ）は同図（ａ）の
Ｘ−Ｘ’断面図である。このような構成とすることによ
り、素子に対する基板側からの影響をなくすことができ
る。即ち、基板１と活性層領域２との間に絶縁酸化膜層
１０があることにより、活性層領域２には全く空乏層が
伸びず、基板１と活性層領域２との電位差に基づくホー
ル諸特性変動を回避できる。（なお、ホール素子をＳＯ
Ｉウェハーを用いて作製する技術については、特開平８
−３３０６４６号公報に記載されている。）
【００４０】
【発明の効果】以上説明したように、本発明によれば、
ホール素子の表面を流れる電流を抑制することができる
ので、素子表面の汚染の影響を受けにくく、また、素子
表面保護用の絶縁膜を従来のように何層にも重ねる必要
がないので、ピエゾ効果によるオフセット電圧を低減し
たホール素子を提供することができる。
ホール素子の表面を流れる電流を抑制することができる
ので、素子表面の汚染の影響を受けにくく、また、素子
表面保護用の絶縁膜を従来のように何層にも重ねる必要
がないので、ピエゾ効果によるオフセット電圧を低減し
たホール素子を提供することができる。
【図１】 本発明の第１の実施形態に係るホール素子の
構成を示す図。
構成を示す図。
【図２】 本発明の第２の実施形態に係るホール素子の
構成を示す図。
構成を示す図。
【図３】 本発明の第３の実施形態に係るホール素子の
構成を示す図。
構成を示す図。
【図４】 本発明の第４の実施形態に係るホール素子の
一例の構成を示す図。
一例の構成を示す図。
【図５】 本発明の第４の実施形態に係るホール素子の
他の例の構成を示す図。
他の例の構成を示す図。
【図６】 本発明の第５の実施形態に係るホール素子の
構成を示す図。
構成を示す図。
【図７】 本発明の第６の実施形態に係るホール素子の
構成を示す図。
構成を示す図。
【図８】 本発明の第７の実施形態に係るホール素子の
一例の構成を示す図。
一例の構成を示す図。
【図９】 本発明の第７の実施形態に係るホール素子の
他の例の構成を示す図。
他の例の構成を示す図。
【図１０】 本発明の第８の実施形態に係るホール素子
の構成を示す図。
の構成を示す図。
【図１１】 本発明の第９の実施形態に係るホール素子
の構成を示す図。
の構成を示す図。
【図１２】 本発明の第１０の実施形態に係るホール素
子の構成を示す図。
子の構成を示す図。
【図１３】 本発明の第１１の実施形態に係るホール素
子の構成を示す図。
子の構成を示す図。
【図１４】 従来のホール素子の一例を示す図。
１…基板 ２…活性層領域 ３…素子分離層 ４…電流電極層 ４ａ…電流電極 ５…センサ電極層 ５ａ…センサ電極 ６…電流路制限層（第１の拡散層） ６ａ…電流路制限用電極 ７…空乏層 ８…ゲート層（第２の拡散層） ８ａ…ゲート電極 ９…絶縁体トレンチ １０…絶縁酸化膜層
Claims (13)
- 【請求項１】 半導体基板上に、前記基板とは逆の導電
型からなる半導体活性層を設け、この活性層に二つ以上
の電流端子と二つ以上のセンサ端子が配置されており、
主たる電流は前記活性層表面に略平行に流れ、磁場は前
記活性層表面に対して垂直方向に印加される横型ホール
素子において、前記電流の電流路を制限する手段を設け
たことを特徴とするホール素子。 - 【請求項２】 半導体基板上に、前記基板とは逆の導電
型からなる半導体活性層を設け、この活性層に二つ以上
の電流端子と二つ以上のセンサ端子が配置されており、
主たる電流は前記活性層表面に略平行に流れ、磁場は前
記活性層表面に対して垂直方向に印加される横型ホール
素子において、前記電流端子とセンサ端子とで取り囲ま
れた活性層領域の表面の所定範囲に前記活性層とは逆の
導電型を有する第１の拡散層を設けたことを特徴とする
ホール素子。 - 【請求項３】 前記第１の拡散層に所定の電位を与える
手段を備えたことを特徴とする請求項２に記載のホール
素子。 - 【請求項４】 前記第１の拡散層に所定の電位勾配を与
える手段を備えたことを特徴とする請求項２に記載のホ
ール素子。 - 【請求項５】 半導体基板上に、前記基板とは逆の導電
型からなる半導体活性層を設け、この活性層に二つ以上
の電流端子と二つ以上のセンサ端子が配置されており、
主たる電流は前記活性層表面に略平行に流れ、磁場は前
記活性層表面に対して垂直方向に印加される横型ホール
素子において、前記電流端子とセンサ端子とで取り囲ま
れた活性層領域の表面の所定範囲に前記活性層とは逆の
導電型を有する第１の拡散層を設け、この第１の拡散層
の領域内にこの第１の拡散層と同じ導電型でこの第１の
拡散層よりドーパント濃度の高い第２の拡散層を１つ以
上有することを特徴とするホール素子。 - 【請求項６】 前記第２の拡散層を前記第１の拡散層の
領域内に２つ以上有し、かつこれら第２の拡散層は前記
電流端子及び前記センサ端子の少なくとも一方に対し対
称性をもって配置したことを特徴とする請求項５に記載
のホール素子。 - 【請求項７】 前記第１及び第２の拡散層の少なくとも
一方に所定の電位を与える手段を備えたことを特徴とす
る請求項５または請求項６に記載のホール素子。 - 【請求項８】 前記第２の拡散層の周囲に絶縁体を有す
ることを特徴とする請求項５乃至請求項７のいずれかに
記載のホール素子。 - 【請求項９】 前記二つ以上の電流端子の活性層側また
は前記第１の拡散層の周囲の少なくとも一部に絶縁体を
有することを特徴とする請求項２乃至請求項８のいずれ
かに記載のホール素子。 - 【請求項１０】 前記二つ以上の電流端子及び二つ以上
のセンサ端子の活性層側に絶縁体を有することを特徴と
する請求項２乃至請求項８のいずれかに記載のホール素
子。 - 【請求項１１】 半導体基板上に、前記基板とは逆の導
電型からなる半導体活性層を設け、この活性層に二つ以
上の電流端子と二つ以上のセンサ端子が配置されてお
り、主たる電流は前記活性層表面に略平行に流れ、磁場
は前記活性層表面に対して垂直方向に印加される横型ホ
ール素子において、前記二つ以上の電流端子の活性層側
に絶縁体を設けたことを特徴とするホール素子。 - 【請求項１２】 半導体基板上に、前記基板とは逆の導
電型からなる半導体活性層を設け、この活性層に二つ以
上の電流端子と二つ以上のセンサ端子が配置されてお
り、主たる電流は前記活性層表面に略平行に流れ、磁場
は前記活性層表面に対して垂直方向に印加される横型ホ
ール素子において、前記二つ以上の電流端子及び二つ以
上のセンサ端子の活性層側に絶縁体を設けたことを特徴
とするホール素子。 - 【請求項１３】 前記基板と前記活性層との間に絶縁膜
を有することを特徴とする請求項１乃至請求項１２のい
ずれかに記載のホール素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9072866A JPH10270773A (ja) | 1997-03-26 | 1997-03-26 | ホール素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9072866A JPH10270773A (ja) | 1997-03-26 | 1997-03-26 | ホール素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270773A true JPH10270773A (ja) | 1998-10-09 |
Family
ID=13501690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9072866A Pending JPH10270773A (ja) | 1997-03-26 | 1997-03-26 | ホール素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10270773A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001074139A3 (en) * | 2000-04-04 | 2002-09-26 | Honeywell Int Inc | Hall-effect element with integrated offset control and method for operating hall-effect element to reduce null offset |
| JP2007027515A (ja) * | 2005-07-19 | 2007-02-01 | Denso Corp | 縦型ホール素子およびその磁気検出感度調整方法 |
| WO2007116823A1 (ja) * | 2006-04-03 | 2007-10-18 | Asahi Kasei Emd Corporation | ホール素子及び磁気センサ |
| JP2013080792A (ja) * | 2011-10-03 | 2013-05-02 | Seiko Instruments Inc | ホール素子 |
| WO2013129103A1 (ja) * | 2012-03-02 | 2013-09-06 | セイコーインスツル株式会社 | ホール素子 |
| JP2014116448A (ja) * | 2012-12-10 | 2014-06-26 | Asahi Kasei Electronics Co Ltd | ホール素子及びその製造方法 |
| CN116314059A (zh) * | 2023-04-27 | 2023-06-23 | 宁波中车时代传感技术有限公司 | 一种封装芯片及电流传感器 |
Citations (4)
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|---|---|---|---|---|
| JPS62502927A (ja) * | 1985-05-22 | 1987-11-19 | エルゲ−ツェット・ランディス・ウント・ギ−ル・ツ−ク・アクチエンゲゼルシャフト | 集積回路に集積可能なホール素子 |
| JPH0311677A (ja) * | 1989-06-08 | 1991-01-18 | Mitsubishi Petrochem Co Ltd | ラテラルホール素子 |
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| JPH08330646A (ja) * | 1995-03-30 | 1996-12-13 | Toshiba Corp | 横型ホール素子 |
-
1997
- 1997-03-26 JP JP9072866A patent/JPH10270773A/ja active Pending
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| JPH08330646A (ja) * | 1995-03-30 | 1996-12-13 | Toshiba Corp | 横型ホール素子 |
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| WO2001074139A3 (en) * | 2000-04-04 | 2002-09-26 | Honeywell Int Inc | Hall-effect element with integrated offset control and method for operating hall-effect element to reduce null offset |
| US6492697B1 (en) | 2000-04-04 | 2002-12-10 | Honeywell International Inc. | Hall-effect element with integrated offset control and method for operating hall-effect element to reduce null offset |
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| WO2007116823A1 (ja) * | 2006-04-03 | 2007-10-18 | Asahi Kasei Emd Corporation | ホール素子及び磁気センサ |
| JPWO2007116823A1 (ja) * | 2006-04-03 | 2009-08-20 | 旭化成エレクトロニクス株式会社 | ホール素子及び磁気センサ |
| US8085035B2 (en) | 2006-04-03 | 2011-12-27 | Asahi Kasei Emd Corporation | Hall element and magnetic sensor |
| JP2013080792A (ja) * | 2011-10-03 | 2013-05-02 | Seiko Instruments Inc | ホール素子 |
| WO2013129103A1 (ja) * | 2012-03-02 | 2013-09-06 | セイコーインスツル株式会社 | ホール素子 |
| JP2014116448A (ja) * | 2012-12-10 | 2014-06-26 | Asahi Kasei Electronics Co Ltd | ホール素子及びその製造方法 |
| CN116314059A (zh) * | 2023-04-27 | 2023-06-23 | 宁波中车时代传感技术有限公司 | 一种封装芯片及电流传感器 |
| CN116314059B (zh) * | 2023-04-27 | 2023-08-15 | 宁波中车时代传感技术有限公司 | 一种封装芯片及电流传感器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040513 |
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| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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