JPH10270854A - Multilayered wiring board - Google Patents
Multilayered wiring boardInfo
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- JPH10270854A JPH10270854A JP9076883A JP7688397A JPH10270854A JP H10270854 A JPH10270854 A JP H10270854A JP 9076883 A JP9076883 A JP 9076883A JP 7688397 A JP7688397 A JP 7688397A JP H10270854 A JPH10270854 A JP H10270854A
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- multilayer wiring
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は多層配線基板に関
し、より詳細には電子部品を搭載するために用いられる
多層配線基板に関する。The present invention relates to a multilayer wiring board, and more particularly to a multilayer wiring board used for mounting electronic components.
【０００２】[0002]
【従来の技術】ＬＳＩ等の半導体素子やその他の電子部
品を搭載する基板の小型化を図るためには、外部との接
続を行うための配線や、搭載された電子部品同士の接続
を行うための配線を高密度に形成する必要がある。これ
ら配線を高密度に形成するためには、内部導体層（内部
配線層）を１層以上形成し、該内部導体層を利用して立
体的に配線を行う必要がある。2. Description of the Related Art In order to reduce the size of a substrate on which a semiconductor element such as an LSI and other electronic components are mounted, wiring for connecting to the outside and connection between the mounted electronic components are required. It is necessary to form the wiring of high density. In order to form these wirings at a high density, it is necessary to form one or more internal conductor layers (internal wiring layers) and perform wiring three-dimensionally using the internal conductor layers.
【０００３】しかし、配線距離が長くなるに従って、配
線抵抗による伝送損失や、前記内部導体層の周囲の基板
材料に起因する信号遅延等も大きな問題となってくる。
このような観点から、比誘電率が小さくて前記内部導体
層における信号遅延を生じさせにくく、また前記内部導
体層として、抵抗率が小さいＡｇ、Ｃｕ、Ａｕ、又はＡ
ｇ−Ｐｄ合金等を低温易焼結性の点から使用することが
できるガラスセラミック多層配線基板が注目されてい
る。However, as the wiring distance increases, transmission loss due to wiring resistance and signal delay due to the substrate material around the internal conductor layer also become a serious problem.
From such a viewpoint, the relative permittivity is small, so that it is difficult to cause a signal delay in the internal conductor layer, and as the internal conductor layer, Ag, Cu, Au, or A having low resistivity is used.
Attention has been paid to a glass-ceramic multilayer wiring board that can use a g-Pd alloy or the like from the viewpoint of low-temperature sinterability.
【０００４】図４は、従来のガラスセラミック多層配線
基板の一例を模式的に示した断面図であり、前記ガラス
セラミック多層配線基板上に搭載する電子部品等は省略
して図示していない。FIG. 4 is a cross-sectional view schematically showing an example of a conventional glass ceramic multilayer wiring board, in which electronic components and the like mounted on the glass ceramic multilayer wiring board are not shown.
【０００５】ガラスセラミック多層配線基板２０の両主
面には、表面導体層２１ａ、２１ｂが形成され、内部に
は２層の内部導体層２２ａ、２２ｂが形成されている。
また、表面導体層２１ａ、２１ｂと内部導体層２２ａ、
２２ｂとを接続するために、あるいは内部導体層２２
ａ、２２ｂ同士を接続するためにビア２３ａ、２３ｂ、
２４ａ、２４ｂ、２５ａ、２５ｂ、２５ｃが形成されて
いる。これらビア２３ａ、・・・ はいずれも内部導体層２
２ａ、２２ｂを介して接続されているが、例えば内部導
体層２２ａの上方に形成されたビア２３ａ、２５ａとそ
の下方に形成されたビア２３ｂ、２５ｂとは、内部導体
層２２ａを挟んで上下方向に直線的に結合されておら
ず、内部導体層２２ａを介して水平方向に異なる位置で
接続されている。[0005] Surface conductor layers 21a and 21b are formed on both main surfaces of the glass-ceramic multilayer wiring board 20, and two internal conductor layers 22a and 22b are formed inside.
Also, the surface conductor layers 21a and 21b and the inner conductor layer 22a,
22b or the inner conductor layer 22
vias 23a, 23b,
24a, 24b, 25a, 25b, 25c are formed. Each of these vias 23a,...
2a and 22b, for example, the vias 23a and 25a formed above the internal conductor layer 22a and the vias 23b and 25b formed below the internal conductor layer 22a are vertically connected with the internal conductor layer 22a interposed therebetween. Are connected linearly at different positions in the horizontal direction via the internal conductor layer 22a.
【０００６】[0006]
【発明が解決しようとする課題】このようにビア２３
ａ、・・・ が内部導体層２２ａ、２２ｂを挟んで上下方向
に直線的に結合されていないのは、図５に示したよう
に、ビア３３ａとビア３３ｂとを内部導体層３２ａを挟
んで上下方向に直線的に結合させた場合、内部導体層３
２ａとビア３３ａ、３３ｂとの接続部近傍のガラスセラ
ミック層３６ａ、３６ｂにクラックが発生し易く、ガラ
スセラミック多層配線基板２０の信頼性が低下するとい
う課題があったからである。As described above, the via 23
are not linearly coupled in the vertical direction with the internal conductor layers 22a and 22b interposed therebetween, as shown in FIG. 5, because the vias 33a and 33b are sandwiched with the internal conductor layer 32a interposed therebetween. When they are connected linearly in the vertical direction, the inner conductor layer 3
This is because cracks easily occur in the glass ceramic layers 36a and 36b near the connection between the 2a and the vias 33a and 33b, and the reliability of the glass ceramic multilayer wiring board 20 is reduced.
【０００７】上下方向に直線的に結合されたビア３３
ａ、３３ｂと内部導体層３２ａとの接続部近傍のガラス
セラミック層３６ａ、３６ｂにクラックが発生するの
は、以下のような理由によると考えられる。すなわち、
ガラスセラミック層３６ａ、３６ｂとビア３３ａ、３３
ｂを構成するＡｇ等の金属との熱膨張率を比較すると、
ガラスセラミック層３６ａ、３６ｂよりもビア３３ａ、
３３ｂを構成する金属の方が熱膨張係数が大きく、焼成
後に前記金属の方が大きく収縮し、該金属の収縮に起因
する大きな応力がビア３３ａ、３３ｂとガラスセラミッ
ク層３６ａ、３６ｂとの界面に作用する。[0007] Vias 33 linearly coupled in the vertical direction
The reason why cracks occur in the glass ceramic layers 36a and 36b near the connection between the internal conductor layers 32a and 33b is considered to be as follows. That is,
Glass ceramic layers 36a, 36b and vias 33a, 33
Comparing the coefficient of thermal expansion with metals such as Ag constituting b,
Vias 33a than glass ceramic layers 36a, 36b,
The metal constituting 33b has a higher coefficient of thermal expansion, the metal shrinks more after firing, and a large stress caused by the shrinkage of the metal is applied to the interface between the vias 33a, 33b and the glass ceramic layers 36a, 36b. Works.
【０００８】この場合、例えばビア３３ａの下端近傍の
ガラスセラミック層３６ａや、ビア３３ｂの上端近傍の
ガラスセラミック層３６ｂには角部３６０ａ、３６０ｂ
が存在し、この角部３６０ａ、３６０ｂには応力が集中
的に作用する。図４に示したように、例えばビア２３ａ
とビア２３ｂとが内部導体層２２ａを介して水平方向に
異なる位置で接続されている場合には、角部２６ａ、２
６ｂに作用する応力は小さく、クラックは発生しにく
い。In this case, for example, the corners 360a and 360b are provided on the glass ceramic layer 36a near the lower end of the via 33a and the glass ceramic layer 36b near the upper end of the via 33b.
Exists, and stress acts intensively on the corners 360a and 360b. As shown in FIG. 4, for example, via 23a
And via 23b are connected at different positions in the horizontal direction via internal conductor layer 22a, corner portions 26a, 2b
The stress acting on 6b is small, and cracks hardly occur.
【０００９】しかし、図５に示したように、ビア３３
ａ、３３ｂが内部導体層３２ａを挟んで上下方向に直線
的に結合されている場合、例えば角部３６０ａには、ビ
ア３３ａの収縮に起因する応力に加え、ビア３３ｂの収
縮に起因する引っ張り応力も作用するため、角部３６０
ａにクラックが発生し易いのである。また、同様の理由
により、ビア径が大きくなればなるほど、クラックが一
層発生し易くなる。[0009] However, as shown in FIG.
a and 33b are linearly coupled in the vertical direction with the internal conductor layer 32a interposed therebetween. For example, in addition to the stress caused by the contraction of the via 33a, the tensile stress caused by the contraction of the via 33b is applied to the corner 360a. Also acts on the corner 360
Cracks are easily generated in a. For the same reason, cracks are more likely to occur as the via diameter increases.
【００１０】他方、図４に示したように、例えば内部導
体層２２ａの上方のビア２３ａ、２５ａとその下方のビ
ア２３ｂ、２５ｂとが内部導体層２２ａを介して水平方
向に異なる位置で接続されている場合には、ガラスセラ
ミック多層配線基板２０の主面の面積を大きくとるか、
内部導体層２２ａ、２２ｂの数を増加させざるを得ず、
ガラスセラミック多層配線基板２０が大型化してしまう
という課題があった。On the other hand, as shown in FIG. 4, vias 23a, 25a above the internal conductor layer 22a and vias 23b, 25b below the internal conductor layer 22a are connected at different positions in the horizontal direction via the internal conductor layer 22a. In this case, the area of the main surface of the glass-ceramic multilayer wiring board 20 is increased,
The number of the internal conductor layers 22a and 22b must be increased,
There is a problem that the glass ceramic multilayer wiring board 20 becomes large.
【００１１】[0011]
【課題を解決するための手段及びその効果】本発明者は
上記課題に鑑み、ビアが内部導体層を挟んで上下方向に
直線的に結合された多層配線基板において、前記内部導
体層と前記ビアとの接続部近傍の基板にクラックが発生
しにくいビアについて検討を行った結果、該ビアの直
径、及び該ビアを構成する金属導体の充填率を所定の範
囲に調整することにより、前記内部導体層を挟んで上下
方向に直線的に前記ビアを結合させても、前記内部導体
層と前記ビアとの接続部近傍の前記基板にクラックが発
生せず、このため、多層配線基板を小型化し得ることを
見い出し本発明を完成するに至った。SUMMARY OF THE INVENTION In view of the above-mentioned problems, the present inventor has conceived a multi-layered wiring board in which vias are linearly coupled vertically with an internal conductor layer interposed therebetween. As a result of examining a via that is unlikely to cause cracks on the substrate near the connection portion with the internal conductor, by adjusting the diameter of the via and the filling factor of the metal conductor constituting the via to a predetermined range, Even if the vias are linearly coupled in the vertical direction with the layer interposed therebetween, no crack is generated in the substrate near the connection portion between the internal conductor layer and the via, so that the multilayer wiring substrate can be downsized. The inventors have found that the present invention has been completed.
【００１２】すなわち本発明に係る多層配線基板（１）
は、少なくとも一層の内部導体層が形成された多層配線
基板において、前記内部導体層を他層導体層に接続する
ためのビアが前記内部導体層を挟んで上下方向に直線的
に結合されていることを特徴としている。That is, the multilayer wiring board (1) according to the present invention.
In a multilayer wiring board having at least one internal conductor layer formed therein, vias for connecting the internal conductor layer to another layer conductor layer are linearly coupled vertically with the internal conductor layer interposed therebetween. It is characterized by:
【００１３】上記多層配線基板（１）によれば、前記ビ
アが前記内部導体層を挟んで上下方向に直線的に結合さ
れているので、前記内部導体層の上方に形成されたビア
と前記内部導体層の下方に形成されたビアとの間で水平
方向に所定の距離をとる必要がなくなり、そのため前記
多層配線基板の主面の面積を小さくすることができ、前
記多層配線基板の小型化を図ることができる。According to the multilayer wiring board (1), since the vias are linearly coupled in the vertical direction with the internal conductor layer interposed therebetween, the via formed above the internal conductor layer and the internal It is not necessary to take a predetermined distance in the horizontal direction between the via and the via formed below the conductor layer. Therefore, the area of the main surface of the multilayer wiring board can be reduced, and the size of the multilayer wiring board can be reduced. Can be planned.
【００１４】また、本発明に係る多層配線基板（２）
は、上記多層配線基板（１）において、前記ビアの直径
が０．２ｍｍ以下であることを特徴としている。Further, a multilayer wiring board (2) according to the present invention.
Is characterized in that in the multilayer wiring board (1), the diameter of the via is 0.2 mm or less.
【００１５】上記多層配線基板（２）によれば、前記ビ
アが前記内部導体層を挟んで上下方向に直線的に結合さ
れていても、前記ビアの直径を０．２ｍｍ以下に設定す
ることにより、前記ビアが接続されている前記内部導体
層の接続部近傍の基板に作用する応力を小さくすること
ができる。その結果、前記基板にクラックが発生するの
を防止することができ、前記多層配線基板の信頼性を維
持することができる。According to the multilayer wiring board (2), the diameter of the via is set to 0.2 mm or less even if the via is linearly coupled vertically with the internal conductor layer interposed therebetween. In addition, the stress acting on the substrate near the connection portion of the internal conductor layer to which the via is connected can be reduced. As a result, the occurrence of cracks in the substrate can be prevented, and the reliability of the multilayer wiring substrate can be maintained.
【００１６】また、本発明に係る多層配線基板（３）
は、上記多層配線基板（１）又は（２）において、前記
ビアの充填率が９５％以下であることを特徴としてい
る。Further, a multilayer wiring board (3) according to the present invention.
Is characterized in that, in the multilayer wiring board (1) or (2), the filling rate of the via is 95% or less.
【００１７】上記多層配線基板（３）によれば、前記ビ
アが前記内部導体層を挟んで上下方向に直線的に結合さ
れていても、前記ビアの充填率を９５％以下とすること
により、前記ビアが接続されている前記内部導体層の接
続部近傍の基板に作用する応力を小さくすることがで
き、前記基板にクラックが発生するのを防止することが
できる。According to the multilayer wiring board (3), even if the vias are linearly coupled in the vertical direction with the internal conductor layer interposed therebetween, the filling rate of the vias is set to 95% or less. The stress acting on the substrate near the connection portion of the internal conductor layer to which the via is connected can be reduced, and the occurrence of cracks in the substrate can be prevented.
【００１８】また本発明に係る多層配線基板（４）は、
上記多層配線基板（１）〜（３）のいずれかにおいて、
前記ビアを構成する金属導体がＣｕ、Ａｕ、Ａｇ又はＡ
ｇを含む合金であることを特徴としている。Further, the multilayer wiring board (4) according to the present invention comprises:
In any one of the multilayer wiring boards (1) to (3),
The metal conductor forming the via is Cu, Au, Ag or A
It is an alloy containing g.
【００１９】上記多層配線基板（４）によれば、前記ビ
アが前記内部導体層を挟んで上下方向に直線的に結合さ
れており、前記ビアを構成する金属導体がＣｕ、Ａｕ、
Ａｇ又はＡｇを含む合金であり、前記金属が基板よりも
熱膨張係数が大きいものであっても、前記ビアの直径や
前記ビアの充填率を調整することにより、前記ビアが接
続されている前記内部導体層の接続部近傍の前記基板に
作用する応力を小さくすることができ、前記基板にクラ
ックが発生するのを防止することができる。また、Ｃ
ｕ、Ａｇ等の前記金属導体は抵抗率が非常に小さく、配
線材料として優れた特性を有している。According to the multilayer wiring board (4), the vias are linearly coupled vertically with the internal conductor layer interposed therebetween, and the metal conductors forming the vias are Cu, Au,
Ag or an alloy containing Ag, even if the metal has a larger thermal expansion coefficient than the substrate, by adjusting the diameter of the via or the filling rate of the via, the via is connected to the via The stress acting on the substrate in the vicinity of the connection portion of the internal conductor layer can be reduced, and the occurrence of cracks in the substrate can be prevented. Also, C
The metal conductors such as u and Ag have very low resistivity and have excellent characteristics as a wiring material.
【００２０】また本発明に係る多層配線基板（５）は、
上記多層配線基板（１）〜（４）のいずれかにおいて、
基板の構成材料がガラスセラミックであることを特徴と
している。Further, the multilayer wiring board (5) according to the present invention comprises:
In any one of the multilayer wiring boards (1) to (4),
It is characterized in that the constituent material of the substrate is glass ceramic.
【００２１】上記多層配線基板（５）によれば、低温焼
成が可能で、比誘電率等の電気的特性に優れるが、機械
的強度の余り大きくないガラスセラミックを基板材料と
しても、前記ビアの直径や前記ビアの充填率を調整する
ことにより、前記ビアが接続されている前記内部導体層
の接続部近傍の基板材料に作用する応力を小さくするこ
とができ、前記ビアを前記内部導体層を挟んで上下方向
に直線的に結合させても、前記基板にクラックが発生す
るのを防止することができる。According to the multilayer wiring board (5), low-temperature firing is possible and excellent in electrical characteristics such as relative dielectric constant, but even if glass ceramic having not too large mechanical strength is used as a substrate material, the via hole can be formed. By adjusting the diameter and the filling rate of the via, stress acting on a substrate material near a connection portion of the internal conductor layer to which the via is connected can be reduced, and the via can be removed from the internal conductor layer. Even if it is sandwiched and linearly coupled in the vertical direction, it is possible to prevent the occurrence of cracks in the substrate.
【００２２】[0022]
【発明の実施の形態】以下、本発明に係る多層配線基板
の実施の形態を説明する。実施の形態に係る多層配線基
板の基板材料は、特に限定されるものではないが、低温
焼成が可能で誘電率が低く、Ａｇ等の低融点、低抵抗の
金属を内部導体層やビアとすることができるガラスセラ
ミックが好ましい。また、導体層（表面導体層、内部導
体層等）を構成する金属導体の種類も、特に限定される
ものではないが、低抵抗であり、導体層における伝送損
失を少なくするＣｕ、Ａｕ、Ａｇ又はＡｇを含む合金が
好ましい。以下に述べる実施の形態においては、基板材
料としてガラスセラミックを用い、導体層の形成材料と
してＣｕ、Ａｕ、Ａｇ又はＡｇを含む合金を用いた場合
について説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the multilayer wiring board according to the present invention will be described. Although the substrate material of the multilayer wiring board according to the embodiment is not particularly limited, a low-melting-point, low-resistance metal such as Ag that can be fired at a low temperature and has a low dielectric constant is used as the internal conductor layer or the via. Preferred are glass ceramics. Further, the type of the metal conductor constituting the conductor layer (the surface conductor layer, the inner conductor layer, and the like) is not particularly limited, but Cu, Au, Ag that has low resistance and reduces transmission loss in the conductor layer. Alternatively, an alloy containing Ag is preferable. In the embodiment described below, a case will be described in which glass ceramic is used as a substrate material and Cu, Au, Ag, or an alloy containing Ag is used as a material for forming a conductive layer.
【００２３】図１は、実施の形態に係る多層配線基板を
模式的に示した断面図である。この多層配線基板１０に
おいては、ガラスセラミック層１６の内部に２層の内部
導体層１２ａ、１２ｂが形成され、また、表面導体層１
１ａ、１１ｂと内部導体層１２ａ、１２ｂとを接続する
ための、あるいは内部導体層１２ａ、１２ｂ同士を接続
するためのビア１３ａ、１３ｂ、１４ａ、１４ｂ、１５
ａ、１５ｂ、１５ｃが、内部導体層１２ａ、１２ｂを挟
んで上下方向に直線的に結合されている。FIG. 1 is a sectional view schematically showing a multilayer wiring board according to an embodiment. In this multilayer wiring board 10, two internal conductor layers 12a and 12b are formed inside a glass ceramic layer 16, and the surface conductor layer 1
Vias 13a, 13b, 14a, 14b, 15 for connecting the internal conductor layers 12a, 12b or connecting the internal conductor layers 12a, 12b with each other.
a, 15b, and 15c are linearly coupled in the vertical direction with the internal conductor layers 12a and 12b interposed therebetween.
【００２４】また、この多層配線基板１０においては、
ビア１３ａ、・・・ が接続された内部導体層１２ａ、１２
ｂ近傍のガラスセラミック層１６に作用する応力が小さ
くなるように、ビア１３ａ、・・・ の直径、及びビア１３
ａ、・・・ を構成する金属導体の充填率（充填密度）が制
御され、内部導体層１２ａ、１２ｂを挟んで上下方向に
直線的に結合されていても、ビア１３ａ、・・・ が接続さ
れた内部導体層１２ａ、１２ｂの接続部近傍のガラスセ
ラミック層１６にクラックが発生しにくくなるように構
成されている。In the multilayer wiring board 10,
Are connected to the inner conductor layers 12a, 12
The diameters of the vias 13 a,... and the vias 13 are reduced so that the stress acting on the glass ceramic layer 16 near
are controlled so that the vias 13a,... are connected even if they are linearly coupled in the vertical direction with the internal conductor layers 12a, 12b interposed therebetween. The glass ceramic layer 16 near the connection between the internal conductor layers 12a and 12b is hardly cracked.
【００２５】ガラスセラミック層１６は、内部に結晶性
骨材を含むガラス層により構成されている。前記ガラス
層の種類は特に限定されるものではなく、従来の場合と
同様のものを用いることができるが、具体的には、Ｃａ
Ｏ−Ａｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2 Ｏ3 系ガラス、ＭｇＯ
−Ａｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2 Ｏ3 −Ｒ2 Ｏ系ガラス
（Ｒはアルカリ金属を示す）、ホウ珪酸系ガラス等が挙
げられる。また、前記結晶性骨材の種類も特に限定され
るものではなく、従来と同じものを用いることができる
が、具体的には、Ａｌ2 Ｏ3 （アルミナ）、ＣａＯ・Ａ
ｌ2 Ｏ3 ・２ＳｉＯ2 （アノーサイト）、２ＭｇＯ・２
Ａｌ2 Ｏ3 ・５ＳｉＯ2 結晶（コージェライト）、３Ａ
ｌ2 Ｏ3 ・２ＳｉＯ2 （ムライト）等が挙げられる。The glass ceramic layer 16 is constituted by a glass layer containing a crystalline aggregate therein. The type of the glass layer is not particularly limited, and the same type as in the conventional case can be used.
O-Al 2 O 3 -SiO 2 -B 2 O 3 based glass, MgO
—Al 2 O 3 —SiO 2 —B 2 O 3 —R 2 O-based glass (R represents an alkali metal), borosilicate glass, and the like. Further, the type of the crystalline aggregate is not particularly limited, and the same type as the conventional one can be used. Specifically, Al 2 O 3 (alumina), CaO.A
l 2 O 3 · 2SiO 2 (anorthite), 2MgO · 2
Al 2 O 3 · 5SiO 2 crystal (cordierite), 3A
l 2 O 3 · 2SiO 2 (mullite) and the like.
【００２６】この多層配線基板１０は、以下の方法によ
り製造される。まず、ガラス粉末と結晶性骨材粉末との
混合粉末にバインダ等を添加してスラリを調製し、この
スラリを用いてドクタブレード法等によりグリーンシー
トを作製する。次に、このグリーンシートにパンチング
によりビア用の貫通孔を、積層した場合に上下方向に直
線的に重なるように形成し、該貫通孔にＡｇ等の金属粉
末を含む導体ペーストを充填し、さらにその表面に所定
パターンの導体ペースト層を形成する。次に、これらの
処理が施されたグリーンシートを積層、熱圧着させてグ
リーンシート積層体を形成し、空気中で脱脂、焼成した
後、必要によりメッキ処理等を施し、多層配線基板１０
を完成させる。This multilayer wiring board 10 is manufactured by the following method. First, a slurry is prepared by adding a binder or the like to a mixed powder of a glass powder and a crystalline aggregate powder, and a green sheet is produced using the slurry by a doctor blade method or the like. Next, a through-hole for a via is formed by punching the green sheet so as to linearly overlap in the vertical direction when the green sheet is laminated, and the through-hole is filled with a conductive paste containing a metal powder such as Ag. A conductor paste layer having a predetermined pattern is formed on the surface. Next, the green sheets that have been subjected to these treatments are laminated and thermocompressed to form a green sheet laminate, degreased and fired in the air, and then, if necessary, subjected to plating and the like.
To complete.
【００２７】上記方法により製造された多層配線基板１
０は、従来のガラスセラミック多層配線基板２０（図
４）の場合のように、例えば内部導体層２２ａより上方
のビア２３ａ、２５ａを内部導体層２２ａに接続するた
めの領域と、内部導体層２２ａより下方のビア２３ｂ、
２５ｂを内部導体層２２ａに接続するための領域とを重
ならないように別々にとる必要がなく、多層配線基板１
０の主面の面積を小さくすることができ、多層配線基板
１０の小型化を図ることができる。The multilayer wiring board 1 manufactured by the above method
Reference numeral 0 denotes a region for connecting vias 23a and 25a above the internal conductor layer 22a to the internal conductor layer 22a, for example, as in the case of the conventional glass ceramic multilayer wiring board 20 (FIG. 4). A lower via 23b,
It is not necessary to separate the region for connecting the internal wiring layer 25b to the internal conductor layer 22a so that the region does not overlap.
0 can reduce the area of the main surface, and the size of the multilayer wiring board 10 can be reduced.
【００２８】また、ビア１３ａ、・・・ の直径、及びビア
１３ａ、・・・ を構成する金属導体の充填率（充填密度）
が所定の範囲内に制御されているので、ビア１３ａ、・・
・ が内部導体層１２ａ、１２ｂを挟んで上下方向に直線
的に結合されていても、ビア１３ａ、・・・ が接続された
内部導体層１２ａ、１２ｂ近傍のガラスセラミック層１
６に作用する応力が小さくなり、そのためガラスセラミ
ック層１６にクラックが発生しにくくなり、多層配線基
板１０の信頼性を維持することができる。Further, the diameter of the vias 13a,... And the filling rate (filling density) of the metal conductor forming the vias 13a,.
Are controlled within a predetermined range, the vias 13a,.
Are connected linearly in the vertical direction across the internal conductor layers 12a, 12b, but the glass ceramic layer 1 near the internal conductor layers 12a, 12b to which the vias 13a,.
6, the stress acting on the glass ceramic layer 16 is reduced, so that cracks hardly occur in the glass ceramic layer 16, and the reliability of the multilayer wiring board 10 can be maintained.
【００２９】図２は、ビア１３ａ、・・・ の直径と、ガラ
スセラミック層１６におけるクラック発生率との関係を
示したグラフである。図２に示したグラフより明らかな
ように、ビア１３ａ、・・・ の直径が小さくなるに従って
クラック発生率が小さくなっており、ビア１３ａ、・・・
の充填率が９５％の場合、ビア１３ａ、・・・ の直径が
０．１３ｍｍでクラック発生率が完全に０％となってい
る。また、ビア１３ａ、・・・ の充填率が９０％の場合及
び８０％の場合、それぞれビア１３ａ、・・・ の直径が
０．２ｍｍ及び０．３ｍｍでクラック発生率が完全に０
％となっている。このようにビア１３ａ、・・・ の直径を
小さくすることにより、内部導体層１２ａ、１２ｂを挟
んでビア１３ａ、・・・ を上下方向に直線的に結合させて
も、ガラスセラミック層１６におけるクラックの発生を
防止することができる。また、ビア１３ａ、・・・ の充填
率を小さくすることにより、同じ直径のビア１３ａ、・・
・ におけるクラック発生率が低下させることができる。FIG. 2 is a graph showing the relationship between the diameter of the vias 13a,... And the crack occurrence rate in the glass ceramic layer 16. As shown in FIG. As is clear from the graph shown in FIG. 2, as the diameter of the vias 13a,.
Are 95%, the diameter of the vias 13a,... Is 0.13 mm, and the crack occurrence rate is completely 0%. When the filling rate of the vias 13a,... Is 90% and 80%, the diameters of the vias 13a,.
%. By reducing the diameters of the vias 13a,... In this way, even if the vias 13a,. Can be prevented from occurring. Also, by reducing the filling rate of the vias 13a,.
・ The crack generation rate in can be reduced.
【００３０】図３は、ビア用の貫通孔に充填するＡｇペ
ースト中のＡｇ粒子の粒子径とクラック発生率との関係
を示したグラフである。図３のグラフより明らかなよう
に、Ａｇ粒子の粒子径が大きくなるに従って、ガラスセ
ラミック層１６のクラック発生率が低下し、Ａｇ粒子の
粒子径が５．２μｍ以上ではクラックの発生率が０とな
っている。これは、Ａｇ粒子の粒子径が大きくなるに従
ってビア１３ａ、・・・の充填率が低下し、これに伴いビ
ア１３ａ、・・・ が接続された内部導体層１２ａ、１２ｂ
近傍のガラスセラミック層１６に作用する応力が小さく
なるためであると考えられる。このとき、ビア１３ａ、
・・・ の直径は０．１２ｍｍである。ここで、充填率と
は、ビアに完全に金属が充填されたときの密度に対する
実際のビアの充填密度の割合（百分率）をいう。FIG. 3 is a graph showing the relationship between the particle size of the Ag particles in the Ag paste filled in the via holes and the crack occurrence rate. As is clear from the graph of FIG. 3, as the particle size of the Ag particles increases, the crack generation rate of the glass ceramic layer 16 decreases. When the particle size of the Ag particles is 5.2 μm or more, the crack generation rate is 0. Has become. This is because the filling rate of the vias 13a,... Decreases as the particle diameter of the Ag particles increases, and accordingly, the internal conductor layers 12a, 12b to which the vias 13a,.
It is considered that this is because the stress acting on the nearby glass ceramic layer 16 is reduced. At this time, via 13a,
... is 0.12 mm in diameter. Here, the filling rate refers to a ratio (percentage) of the actual filling density of the via to the density when the via is completely filled with metal.
【００３１】上記した多層配線基板１０の製造工程にお
いては、ビア用の貫通孔に充填する金属粉末の粒径を変
化させることにより、焼成後に形成されるビアの充填率
を変化させることができる。なお、ビアの充填率が小さ
くなっても、一定の範囲内であれば、ビア１３ａ、・・・
壁面に焼結した金属同士が完全に結合した状態の層が形
成されるため、ビア１３ａ、・・・ の抵抗値が大きくなる
ことはない。一方、ビア１３ａ、・・・ 内部の充填率は、
金属粉末の粒径を変化させることによって変化し、この
充填率が小さくなるに従って、ビア１３ａ、・・・ が接続
された内部導体層１２ａ、１２ｂ近傍のガラスセラミッ
ク層１６に作用する応力が小さくなる。In the manufacturing process of the multilayer wiring board 10 described above, the filling rate of the via formed after firing can be changed by changing the particle size of the metal powder filling the through hole for the via. It should be noted that even if the filling rate of the via becomes small, the vias 13a,.
Since the layer in which the sintered metals are completely bonded to each other is formed on the wall surface, the resistance value of the vias 13a,... Does not increase. On the other hand, the filling rate of the vias 13a,.
It changes by changing the particle size of the metal powder, and as this filling rate decreases, the stress acting on the glass ceramic layer 16 near the internal conductor layers 12a, 12b to which the vias 13a,. .
【００３２】ビアの充填率は、前記金属粒子の形状を変
化させることによっても変化するため、柱状や多角形等
の形状をしたＡｇ粒子を使用することにより、ビア１３
ａ、・・・ の充填率を低下させることができ、ビア１３
ａ、・・・ が接続された内部導体層１２ａ、１２ｂ近傍の
ガラスセラミック層１６に作用する応力を小さくするこ
とができる。Since the filling rate of the via also changes by changing the shape of the metal particles, the use of Ag particles having a columnar shape or a polygonal shape allows the via 13 to be filled.
a,... can be reduced, and via 13
The stress acting on the glass ceramic layer 16 in the vicinity of the internal conductor layers 12a, 12b to which a,... are connected can be reduced.
【００３３】上記したように、ビア１３ａ、・・・ の直径
や充填率を変化させて、所定の範囲内とすることによ
り、ビア１３ａ、・・・ が接続された内部導体層１２ａ、
１２ｂ近傍のガラスセラミック層１６に作用する応力を
小さくし、クラックの発生を防止することができる。As described above, by changing the diameter and filling factor of the vias 13a,... To be within a predetermined range, the inner conductor layers 12a, to which the vias 13a,.
The stress acting on the glass ceramic layer 16 in the vicinity of 12b can be reduced, and the occurrence of cracks can be prevented.
【００３４】クラック発生率は、ビア１３ａ、・・・ の直
径、及びビア１３ａ、・・・ の充填率の相互の値に影響さ
れるため、一律には設定しにくいが、例えばビア１３
ａ、・・・ の直径は０．２ｍｍ以下が好ましく、０．１５
ｍｍ以下がより好ましい。また、ビア１３ａ、・・・ の充
填率は、９５％以下が好ましく、９０％以下がより好ま
しい。Since the crack occurrence rate is influenced by the mutual value of the diameter of the vias 13a,... And the filling rate of the vias 13a,.
are preferably 0.2 mm or less, and 0.15
mm or less is more preferable. The filling rate of the vias 13a,... Is preferably 95% or less, more preferably 90% or less.
【００３５】上記したように、実施の形態に係る多層配
線基板１０においては、多層配線基板１０の主面の面積
を小さくすることができ、例えば、内部導体層の層数、
及びビアの数を一定とした場合、実施の形態に係る多層
配線基板１０の主面の面積は、図４に示した従来のガラ
スセラミック多層配線基板２０の主面の面積の約６７％
にすることができる。また、主面の面積、及びビアの数
を一定とした場合、実施の形態に係る多層配線基板１０
の層数は、従来のガラスセラミック多層配線基板２０の
層数の約６７％となる。また、主面の面積、及び層数を
一定とした場合、実施の形態に係る多層配線基板１０で
は、従来のガラスセラミック多層配線基板２０の場合と
比較して、１．２倍の数のビアを形成することができ
る。As described above, in the multilayer wiring board 10 according to the embodiment, the area of the main surface of the multilayer wiring board 10 can be reduced, for example, the number of internal conductor layers,
When the number of vias is constant, the area of the main surface of the multilayer wiring board 10 according to the embodiment is about 67% of the area of the main surface of the conventional glass ceramic multilayer wiring board 20 shown in FIG.
Can be Further, when the area of the main surface and the number of vias are fixed, the multilayer wiring board 10 according to the embodiment
Is about 67% of the number of layers of the conventional glass ceramic multilayer wiring board 20. Further, when the area of the main surface and the number of layers are fixed, the number of vias in the multilayer wiring board 10 according to the embodiment is 1.2 times that in the conventional glass ceramic multilayer wiring board 20. Can be formed.
【００３６】[0036]
【実施例】以下、本発明に係る多層配線基板の実施例を
説明する。本実施例においては、多層配線基板として、
下記の表１に示した構成のＭＣＭ（Multi Chip Module)
を製造し、下記の表２に示した信頼性試験を行い、評価
を行った。評価結果も併せて下記の表２に示している。
ＭＣＭの内部に形成したビアは内部導体層を挟んで上下
方向に直線的に結合されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the multilayer wiring board according to the present invention will be described below. In this embodiment, as a multilayer wiring board,
MCM (Multi Chip Module) with the configuration shown in Table 1 below
Was manufactured, and a reliability test shown in Table 2 below was performed and evaluated. The evaluation results are also shown in Table 2 below.
Vias formed inside the MCM are linearly coupled vertically with the internal conductor layer interposed therebetween.
【００３７】[0037]
【表１】 [Table 1]
【００３８】[0038]
【表２】 [Table 2]
【００３９】表２に示した結果より明らかなように、実
施例に係る多層配線基板は、いずれの試験に対しても合
格の基準をクリアしており、信頼性が全く低下していな
いことを示している。このことは、ＭＣＭを構成する基
板材料に全くクラックが発生していないことを示してい
る。実際に、ＳＥＭ（走査型電子顕微鏡）を用いて、Ｍ
ＣＭの基板材料にクラックが発生していないかを調査し
たが、クラックは全く発生していなかった。As is evident from the results shown in Table 2, the multilayer wiring board according to the example passed the criteria for passing any of the tests, indicating that the reliability did not decrease at all. Is shown. This indicates that no crack has occurred in the substrate material constituting the MCM. Actually, using SEM (scanning electron microscope), M
It was examined whether cracks had occurred in the CM substrate material, but no cracks had occurred.
【００４０】以上のように、実施例に係る多層配線基板
によれば、ビアが内部導体層を挟んで上下方向に直線的
に結合された構成とすることにより、前記多層配線基板
の主面の面積を小さくすることができる。As described above, according to the multilayer wiring board of the embodiment, the vias are linearly coupled in the vertical direction with the internal conductor layer interposed therebetween, so that the main surface of the multilayer wiring board is The area can be reduced.
【００４１】また、ビアの直径を１３０μｍ（０．１３
ｍｍ）とし、かつビアの充填率を９０％とすることによ
り、基板にクラックが発生するのを防止することができ
る。The diameter of the via was set to 130 μm (0.13
mm) and the via filling rate is 90%, it is possible to prevent the substrate from cracking.
【図１】本発明の実施の形態に係る多層配線基板を模式
的に示した断面図である。FIG. 1 is a sectional view schematically showing a multilayer wiring board according to an embodiment of the present invention.
【図２】ビアの直径とガラスセラミック層におけるクラ
ック発生率との関係を示したグラフである。FIG. 2 is a graph showing a relationship between a diameter of a via and a crack occurrence rate in a glass ceramic layer.
【図３】ビアに充填するＡｇペースト中のＡｇの粒子径
とガラスセラミック層におけるクラック発生率との関係
を示したグラフである。FIG. 3 is a graph showing a relationship between a particle diameter of Ag in an Ag paste filled in a via and a crack occurrence rate in a glass ceramic layer.
【図４】従来のガラスセラミック多層配線基板を模式的
に示した断面図である。FIG. 4 is a cross-sectional view schematically showing a conventional glass ceramic multilayer wiring board.
【図５】ビアが導体層を挟んで上下方向に直線的に結合
された構成とした場合に、基板にクラックが発生する場
合の形態を示した断面図である。FIG. 5 is a cross-sectional view showing an embodiment in which a crack is generated in a substrate when vias are linearly coupled in a vertical direction with a conductor layer interposed therebetween.
１０ 多層配線基板 １２ａ、１２ｂ 内部導体層 １３ａ、１３ｂ、１４ａ、１４ｂ、１５ａ、１５ｂ、１
５ｃ ビア １６ ガラスセラミック層10 multilayer wiring board 12a, 12b internal conductor layer 13a, 13b, 14a, 14b, 15a, 15b, 1
5c via 16 glass ceramic layer
Claims (5)
た多層配線基板において、前記内部導体層を他層導体層
に接続するためのビアが前記内部導体層を挟んで上下方
向に直線的に結合されていることを特徴とする多層配線
基板。1. A multilayer wiring board having at least one internal conductor layer formed thereon, wherein vias for connecting the internal conductor layer to another conductor layer are linearly coupled in the vertical direction with the internal conductor layer interposed therebetween. A multilayer wiring board characterized by being made.
ことを特徴とする請求項１記載の多層配線基板。2. The multilayer wiring board according to claim 1, wherein the diameter of the via is 0.2 mm or less.
とを特徴とする請求項１又は請求項２記載の多層配線基
板。3. The multilayer wiring board according to claim 1, wherein the filling rate of the via is 95% or less.
ｕ、Ａｇ又はＡｇを含む合金であることを特徴とする請
求項１〜３のいずれかの項に記載の多層配線基板。4. The method according to claim 1, wherein the metal conductor forming the via is Cu, A
The multilayer wiring board according to claim 1, wherein the multilayer wiring board is u, Ag, or an alloy containing Ag.
ることを特徴とする請求項１〜４のいずれかの項に記載
の多層配線基板。5. The multilayer wiring board according to claim 1, wherein a constituent material of the board is glass ceramic.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9076883A JPH10270854A (en) | 1997-03-28 | 1997-03-28 | Multilayered wiring board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9076883A JPH10270854A (en) | 1997-03-28 | 1997-03-28 | Multilayered wiring board |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270854A true JPH10270854A (en) | 1998-10-09 |
Family
ID=13618044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9076883A Pending JPH10270854A (en) | 1997-03-28 | 1997-03-28 | Multilayered wiring board |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10270854A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173463A (en) * | 2004-12-17 | 2006-06-29 | Dainippon Printing Co Ltd | Sensor module |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0431367A (en) * | 1990-05-23 | 1992-02-03 | Ibiden Co Ltd | Production of aluminum nitride substrate |
| JPH04192600A (en) * | 1990-11-27 | 1992-07-10 | Nec Corp | Evaluation method for conductor filling in through hole in green sheet |
| JPH07176864A (en) * | 1993-12-21 | 1995-07-14 | Fujitsu Ltd | Method for manufacturing multilayer ceramic substrate |
| JPH08274467A (en) * | 1995-03-30 | 1996-10-18 | Mitsubishi Electric Corp | Method for forming via in multilayer ceramic substrate |
-
1997
- 1997-03-28 JP JP9076883A patent/JPH10270854A/en active Pending
Patent Citations (4)
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| JPH0431367A (en) * | 1990-05-23 | 1992-02-03 | Ibiden Co Ltd | Production of aluminum nitride substrate |
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