JPH10271006A - 出力レベル調整回路 - Google Patents
出力レベル調整回路Info
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- JPH10271006A JPH10271006A JP6793997A JP6793997A JPH10271006A JP H10271006 A JPH10271006 A JP H10271006A JP 6793997 A JP6793997 A JP 6793997A JP 6793997 A JP6793997 A JP 6793997A JP H10271006 A JPH10271006 A JP H10271006A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 調整者がスイッチ等により、タイミング信号
を入力するだけで入力信号のレベルに関係なくしかも調
整ミスをせず出力レベルを正確に調整する。 【解決手段】 アナログ信号をＰＣＭにより伝送する装
置において、伝送されてきたＰＣＭ信号Ｓ１をパラレル
信号に変換するシリアル−パラレル変換器１と、希望す
る出力レベルを符号化した基準ＰＣＭ信号Ｓ２と前記シ
リアル−パラレル変換器１の出力から減算する減算器２
と、タイミング信号Ｓ３が与えられたときの前記減算器
２の出力を記憶するサンプルホールド回路３と、前記シ
リアル−パラレル変換器１の出力から前記サンプルホー
ルド回路３に記憶されている値を加減算する加減算器４
と、前記加減算器４の出力をシリアル信号に変換するパ
ラレル−シリアル変換器５と、前記パラレル−シリアル
変換器５の出力をディジタル−アナログ変換するディジ
タル−アナログ変換器６と、前記ディジタル−アナログ
変換器６の出力から高周波成分を取除くローパスフィル
タ７とよりなることを特徴とする。
を入力するだけで入力信号のレベルに関係なくしかも調
整ミスをせず出力レベルを正確に調整する。 【解決手段】 アナログ信号をＰＣＭにより伝送する装
置において、伝送されてきたＰＣＭ信号Ｓ１をパラレル
信号に変換するシリアル−パラレル変換器１と、希望す
る出力レベルを符号化した基準ＰＣＭ信号Ｓ２と前記シ
リアル−パラレル変換器１の出力から減算する減算器２
と、タイミング信号Ｓ３が与えられたときの前記減算器
２の出力を記憶するサンプルホールド回路３と、前記シ
リアル−パラレル変換器１の出力から前記サンプルホー
ルド回路３に記憶されている値を加減算する加減算器４
と、前記加減算器４の出力をシリアル信号に変換するパ
ラレル−シリアル変換器５と、前記パラレル−シリアル
変換器５の出力をディジタル−アナログ変換するディジ
タル−アナログ変換器６と、前記ディジタル−アナログ
変換器６の出力から高周波成分を取除くローパスフィル
タ７とよりなることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ信号をパ
ルスコードモジュレーション（以下ＰＣＭと記す）によ
り伝送する装置において、アナログ信号の出力レベルを
調整する回路に関するものである。
ルスコードモジュレーション（以下ＰＣＭと記す）によ
り伝送する装置において、アナログ信号の出力レベルを
調整する回路に関するものである。
【０００２】
【従来の技術】図２は従来回路の１例の構成を示すブロ
ック図である。従来は、図２に示すように、送られてき
たＰＣＭ信号Ｓ１をディジタル−アナログ（以下Ｄ／Ａ
と記す）変換器６によりＤ／Ａ変換し、さらにローパス
フィルタ（以下ＬＰＦと記す）７により高周波成分を取
り除いた後、可変増幅器８Ａにより、アナログ信号の出
力レベルを調整する。
ック図である。従来は、図２に示すように、送られてき
たＰＣＭ信号Ｓ１をディジタル−アナログ（以下Ｄ／Ａ
と記す）変換器６によりＤ／Ａ変換し、さらにローパス
フィルタ（以下ＬＰＦと記す）７により高周波成分を取
り除いた後、可変増幅器８Ａにより、アナログ信号の出
力レベルを調整する。
【０００３】
【発明が解決しようとする課題】上記従来例にあって
は、回路が同じで、基準となる入力信号のレベルが違う
とき、人の手により調整するため、調整ミスが起った
り、精度が個人によって異なるという課題がある。
は、回路が同じで、基準となる入力信号のレベルが違う
とき、人の手により調整するため、調整ミスが起った
り、精度が個人によって異なるという課題がある。
【０００４】
【課題を解決するための手段】本発明回路は、従来技術
の課題である調整ミスや精度のバラツキを解決し、誰で
も簡単で正確に出力レベルの調整ができる出力レベル調
整回路を提供するため、図１に示すようにアナログ信号
をＰＣＭにより伝送する装置において、伝送されてきた
ＰＣＭ信号Ｓ１をパラレル信号に変換するシリアル−パ
ラレル変換器１と、希望する出力レベルを符号化した基
準ＰＣＭ信号Ｓ２と前記シリアル−パラレル変換器１の
出力から減算する減算器２と、タイミング信号Ｓ３が与
えられたときの前記減算器２の出力を記憶するサンプル
ホールド回路３と、前記シリアル−パラレル変換器１の
出力から前記サンプルホールド回路３に記憶されている
値を加減算する加減算器４と、前記加減算器４の出力を
シリアル信号に変換するパラレル−シリアル変換器５
と、前記パラレル−シリアル変換器５の出力をディジタ
ル−アナログ変換するディジタル−アナログ変換器６
と、前記ディジタル−アナログ変換器６の出力から高周
波成分を取除くローパスフィルタ７とよりなることを特
徴とする。
の課題である調整ミスや精度のバラツキを解決し、誰で
も簡単で正確に出力レベルの調整ができる出力レベル調
整回路を提供するため、図１に示すようにアナログ信号
をＰＣＭにより伝送する装置において、伝送されてきた
ＰＣＭ信号Ｓ１をパラレル信号に変換するシリアル−パ
ラレル変換器１と、希望する出力レベルを符号化した基
準ＰＣＭ信号Ｓ２と前記シリアル−パラレル変換器１の
出力から減算する減算器２と、タイミング信号Ｓ３が与
えられたときの前記減算器２の出力を記憶するサンプル
ホールド回路３と、前記シリアル−パラレル変換器１の
出力から前記サンプルホールド回路３に記憶されている
値を加減算する加減算器４と、前記加減算器４の出力を
シリアル信号に変換するパラレル−シリアル変換器５
と、前記パラレル−シリアル変換器５の出力をディジタ
ル−アナログ変換するディジタル−アナログ変換器６
と、前記ディジタル−アナログ変換器６の出力から高周
波成分を取除くローパスフィルタ７とよりなることを特
徴とする。
【０００５】
【発明の実施の形態】図１は本発明回路の実施形態の１
例の構成を示すブロック図である。この形態は、アナロ
グ信号をＰＣＭにより伝送する装置において、伝送され
てきたＰＣＭ信号Ｓ１をパラレル信号に変換するシリア
ル−パラレル（以下Ｓ／Ｐと記す）変換器１と、希望す
る出力レベルを符号化した基準ＰＣＭ信号Ｓ２をＳ／Ｐ
変換器１の出力から減算する減算器２と、タイミング信
号Ｓ３が与えられたときの減算器２の出力値を記憶する
サンプルホールド（以下Ｓ／Ｈと記す）回路３と、Ｓ／
Ｐ変換器１の出力からＳ／Ｈ回路３に記憶されている値
を加減算する加減算器４と、加減算器４の出力信号をシ
リアル信号に変換するパラレル−シリアル（以下Ｐ／Ｓ
と記す）変換器５と、Ｐ／Ｓ変換器５の出力信号をディ
ジタル−アナログ変換するディジタル−アナログ（以下
Ｄ／Ａと記す）変換器６と、Ｄ／Ａ変換器６の出力信号
から高周波成分を取り除くローパスフィルタ（以下ＬＰ
Ｆと記す）７と、ＬＰＦ７の出力信号を増幅する増幅器
８とよりなる。
例の構成を示すブロック図である。この形態は、アナロ
グ信号をＰＣＭにより伝送する装置において、伝送され
てきたＰＣＭ信号Ｓ１をパラレル信号に変換するシリア
ル−パラレル（以下Ｓ／Ｐと記す）変換器１と、希望す
る出力レベルを符号化した基準ＰＣＭ信号Ｓ２をＳ／Ｐ
変換器１の出力から減算する減算器２と、タイミング信
号Ｓ３が与えられたときの減算器２の出力値を記憶する
サンプルホールド（以下Ｓ／Ｈと記す）回路３と、Ｓ／
Ｐ変換器１の出力からＳ／Ｈ回路３に記憶されている値
を加減算する加減算器４と、加減算器４の出力信号をシ
リアル信号に変換するパラレル−シリアル（以下Ｐ／Ｓ
と記す）変換器５と、Ｐ／Ｓ変換器５の出力信号をディ
ジタル−アナログ変換するディジタル−アナログ（以下
Ｄ／Ａと記す）変換器６と、Ｄ／Ａ変換器６の出力信号
から高周波成分を取り除くローパスフィルタ（以下ＬＰ
Ｆと記す）７と、ＬＰＦ７の出力信号を増幅する増幅器
８とよりなる。
【０００６】上記構成において、伝送されてきたＰＣＭ
信号Ｓ１を演算処理ができるようにＳ／Ｐ変換器１によ
り、パラレル信号に変換する。この信号から、希望する
出力レベルを符号化した基準ＰＣＭ信号Ｓ２を減算器２
により減算する。そしてこの値をタイミング信号Ｓ３が
入力されたときにＳ／Ｈ回路３により記憶する。このタ
イミング信号Ｓ３はＳ／Ｐ変換器１に出力レベルを規定
するために基準となる入力レベルの信号を加減算器４に
より、加減算（サンプルホールド回路出力≧Ｓ／Ｐ変換
器出力のとき加算，サンプルホールド回路出力＜Ｓ／Ｐ
変換器出力のとき減算）する。この信号をＰ／Ｓ変換器
５よりシリアル信号にもどし、Ｄ／Ａ変換器６によりア
ナログ信号に変換し、ＬＰＦ７により高周波成分を取り
除いた後、固定増幅器８により増幅して出力する。
信号Ｓ１を演算処理ができるようにＳ／Ｐ変換器１によ
り、パラレル信号に変換する。この信号から、希望する
出力レベルを符号化した基準ＰＣＭ信号Ｓ２を減算器２
により減算する。そしてこの値をタイミング信号Ｓ３が
入力されたときにＳ／Ｈ回路３により記憶する。このタ
イミング信号Ｓ３はＳ／Ｐ変換器１に出力レベルを規定
するために基準となる入力レベルの信号を加減算器４に
より、加減算（サンプルホールド回路出力≧Ｓ／Ｐ変換
器出力のとき加算，サンプルホールド回路出力＜Ｓ／Ｐ
変換器出力のとき減算）する。この信号をＰ／Ｓ変換器
５よりシリアル信号にもどし、Ｄ／Ａ変換器６によりア
ナログ信号に変換し、ＬＰＦ７により高周波成分を取り
除いた後、固定増幅器８により増幅して出力する。
【０００７】
【発明の効果】上述のように本発明によれば、調整者が
スイッチ等により、タイミング信号を入力するだけで、
入力信号のレベルに関係なくしかも調整ミスをせず出力
レベルを正確に調整することができる。また、調整コス
トも大幅に削減できる。
スイッチ等により、タイミング信号を入力するだけで、
入力信号のレベルに関係なくしかも調整ミスをせず出力
レベルを正確に調整することができる。また、調整コス
トも大幅に削減できる。
【図１】本発明回路の実施形態の１例の構成を示すブロ
ック図である。
ック図である。
【図２】従来回路の１例の構成を示すブロック図であ
る。
る。
【符号の説明】 １ シリアル−パラレル（Ｓ／Ｐ）変換器 ２ 減算器 ３ サンプルホールド（Ｓ／Ｈ）回路 ４ 加減算器 ５ パラレル−シリアル（Ｐ／Ｓ）変換器 ６ ディジタル−アナログ（Ｄ／Ａ）変換器 ７ ローパスフィルタ（ＬＰＦ） ８ 増幅器 ８Ａ 可変増幅器 Ｓ１ ＰＣＭ信号 Ｓ２ 基準ＰＣＭ信号 Ｓ３ タイミング信号
Claims (1)
- 【請求項１】 アナログ信号をＰＣＭにより伝送する装
置において、伝送されてきたＰＣＭ信号をパラレル信号
に変換するシリアル−パラレル変換器と、希望する出力
レベルを符号化した基準ＰＣＭ信号と前記シリアル−パ
ラレル変換器の出力から減算する減算器と、タイミング
信号が与えられたときの前記減算器の出力を記憶するサ
ンプルホールド回路と、前記シリアル−パラレル変換器
の出力から前記サンプルホールド回路に記憶されている
値を加減算する加減算器と、前記加減算器の出力をシリ
アル信号に変換するパラレル−シリアル変換器と、前記
パラレル−シリアル変換器の出力をディジタル−アナロ
グ変換するディジタル−アナログ変換器と、前記ディジ
タル−アナログ変換器の出力から高周波成分を取除くロ
ーパスフィルタとよりなることを特徴とする出力レベル
調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6793997A JPH10271006A (ja) | 1997-03-21 | 1997-03-21 | 出力レベル調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6793997A JPH10271006A (ja) | 1997-03-21 | 1997-03-21 | 出力レベル調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10271006A true JPH10271006A (ja) | 1998-10-09 |
Family
ID=13359414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6793997A Pending JPH10271006A (ja) | 1997-03-21 | 1997-03-21 | 出力レベル調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10271006A (ja) |
-
1997
- 1997-03-21 JP JP6793997A patent/JPH10271006A/ja active Pending
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