JPH10271111A - Ａｔｍ伝送装置 - Google Patents
Ａｔｍ伝送装置Info
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- 210000004027 cell Anatomy 0.000 claims 22
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/40—Constructional details, e.g. power supply, mechanical construction or backplane
- H04L49/405—Physical details, e.g. power supply, mechanical construction or backplane of ATM switches
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- H04L49/00—Packet switching elements
- H04L49/15—Interconnection of switching modules
- H04L49/1553—Interconnection of ATM switching modules, e.g. ATM switching fabrics
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- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
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- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
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- H04L12/5601—Transfer mode dependent, e.g. ATM
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- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】 サブ装置間を結ぶ信号線の敷設量を少なくす
る。異なるインタフェース速度のサブ装置を対向装置と
して接続可能にする。 【解決手段】 本発明のＡＴＭ伝送装置では、ＡＴＭセ
ルの伝送にマルチフレームの概念を導入し、そのオーバ
ヘッドに保守情報を含めて伝送する。また、本発明のＡ
ＴＭ伝送装置では、対向するＡＴＭ伝送装置として接続
可能な複数種類のＡＴＭ伝送装置のうちの最小のインタ
フェース速度と他のインタフェース速度との１又は複数
の比の最小公倍数に等しい数の同一構成の並列処理構成
部をインタフェース手段に設ける。
る。異なるインタフェース速度のサブ装置を対向装置と
して接続可能にする。 【解決手段】 本発明のＡＴＭ伝送装置では、ＡＴＭセ
ルの伝送にマルチフレームの概念を導入し、そのオーバ
ヘッドに保守情報を含めて伝送する。また、本発明のＡ
ＴＭ伝送装置では、対向するＡＴＭ伝送装置として接続
可能な複数種類のＡＴＭ伝送装置のうちの最小のインタ
フェース速度と他のインタフェース速度との１又は複数
の比の最小公倍数に等しい数の同一構成の並列処理構成
部をインタフェース手段に設ける。
Description
【０００１】
【発明の属する技術分野】本発明はＡＴＭ（非同期転送
モード）伝送装置に関し、例えば、ＡＴＭ交換装置の複
数のサブ装置のインタフェース部分に適用して好適なも
のである。
モード）伝送装置に関し、例えば、ＡＴＭ交換装置の複
数のサブ装置のインタフェース部分に適用して好適なも
のである。
【０００２】
【従来の技術】ＡＴＭ交換装置は、ＡＴＭセルのスイッ
チングを行なうＡＴＭスイッチ装置（中央処理装置を含
む）だけでなく、回線収容装置やチャネル対応装置や中
継トランク装置等を有するかなり大型の装置である。そ
して、ＡＴＭスイッチ装置、回線収容装置、チャネル対
応装置、及び、中継トランク装置等はそれぞれ、別個の
筐体を有するサブ装置として構成されており、図２に示
すように、信号線群２２Ａ、２２Ｂを介して相互に接続
される。
チングを行なうＡＴＭスイッチ装置（中央処理装置を含
む）だけでなく、回線収容装置やチャネル対応装置や中
継トランク装置等を有するかなり大型の装置である。そ
して、ＡＴＭスイッチ装置、回線収容装置、チャネル対
応装置、及び、中継トランク装置等はそれぞれ、別個の
筐体を有するサブ装置として構成されており、図２に示
すように、信号線群２２Ａ、２２Ｂを介して相互に接続
される。
【０００３】図２において、上位装置２０は、例えば、
当該ＡＴＭ交換装置の中心をなすＡＴＭスイッチ装置が
該当し、下位装置２１Ａ、２１Ｂは、回線収容装置やチ
ャネル対応装置や中継トランク装置等が該当する。上位
装置２０、及び、各下位装置２１Ａ、２１Ｂはそれぞ
れ、対向する下位装置又は上位装置とのインタフェース
回路を信号線群の接続端に有している。
当該ＡＴＭ交換装置の中心をなすＡＴＭスイッチ装置が
該当し、下位装置２１Ａ、２１Ｂは、回線収容装置やチ
ャネル対応装置や中継トランク装置等が該当する。上位
装置２０、及び、各下位装置２１Ａ、２１Ｂはそれぞ
れ、対向する下位装置又は上位装置とのインタフェース
回路を信号線群の接続端に有している。
【０００４】上位装置２０及び下位装置２１Ａ、２１Ｂ
間を結ぶ信号線群２２Ａ、２２Ｂはそれぞれ、インタフ
ェース線２２Ａ１、２２Ｂ１、保守情報線２２Ａ２、２
２Ｂ２、及び、タイミング信号線２２Ａ３、２２Ｂ３か
らなっている。
間を結ぶ信号線群２２Ａ、２２Ｂはそれぞれ、インタフ
ェース線２２Ａ１、２２Ｂ１、保守情報線２２Ａ２、２
２Ｂ２、及び、タイミング信号線２２Ａ３、２２Ｂ３か
らなっている。
【０００５】インタフェース線２２Ａ１、２２Ｂ１はそ
れぞれ、主情報（ユーザ情報）及び制御情報を多重して
上位装置２０及び下位装置２１Ａ、２１Ｂ間で授受させ
るためのものである。すなわち、制御情報をユーザ主情
報と同一の伝達ラインに載せて伝送するインチャネル制
御方式に従うものになっている。保守情報線２２Ａ２、
２２Ｂ２はそれぞれ、保守情報を上位装置２０及び下位
装置２１Ａ、２１Ｂ間で授受させるためのものである。
上位装置２０から下位装置２１Ａ、２１Ｂへの保守情報
としては、例えば、リセット信号やＬＥＤ表示信号等で
あり、下位装置２１Ａ、２１Ｂから上位装置２０への保
守情報としては、例えば、割り込み信号等である。タイ
ミング信号線２２Ａ３、２２Ｂ３はそれぞれ、クロック
信号や同期信号等のタイミング信号を上位装置２０から
下位装置２１Ａ、２１Ｂへ授受させるためのものであ
る。
れぞれ、主情報（ユーザ情報）及び制御情報を多重して
上位装置２０及び下位装置２１Ａ、２１Ｂ間で授受させ
るためのものである。すなわち、制御情報をユーザ主情
報と同一の伝達ラインに載せて伝送するインチャネル制
御方式に従うものになっている。保守情報線２２Ａ２、
２２Ｂ２はそれぞれ、保守情報を上位装置２０及び下位
装置２１Ａ、２１Ｂ間で授受させるためのものである。
上位装置２０から下位装置２１Ａ、２１Ｂへの保守情報
としては、例えば、リセット信号やＬＥＤ表示信号等で
あり、下位装置２１Ａ、２１Ｂから上位装置２０への保
守情報としては、例えば、割り込み信号等である。タイ
ミング信号線２２Ａ３、２２Ｂ３はそれぞれ、クロック
信号や同期信号等のタイミング信号を上位装置２０から
下位装置２１Ａ、２１Ｂへ授受させるためのものであ
る。
【０００６】ここで、上位装置２０に対しては、様々な
下位装置が接続され、例えば、図２に示すように、異な
るインタフェース速度の下位装置２１Ａ、２１Ｂが接続
される。図２の例では、下位装置２１Ａはインタフェー
ス速度が６２２Ｍｂｐｓのものであり、下位装置２１Ｂ
はインタフェース速度が１５５Ｍｂｐｓのものである。
例えば、ＡＴＭ交換装置の場合には、接続される回線収
容装置は契約回線数の増加によって逐次増設されていく
が、増設される回線収容装置が新規機種に切り替えられ
たり、回線収容数が異なる回線収容装置を接続したりす
ること等により、上位装置２０に接続されている下位装
置２１Ａ、２１Ｂのインタフェース速度が異なることも
生じる。
下位装置が接続され、例えば、図２に示すように、異な
るインタフェース速度の下位装置２１Ａ、２１Ｂが接続
される。図２の例では、下位装置２１Ａはインタフェー
ス速度が６２２Ｍｂｐｓのものであり、下位装置２１Ｂ
はインタフェース速度が１５５Ｍｂｐｓのものである。
例えば、ＡＴＭ交換装置の場合には、接続される回線収
容装置は契約回線数の増加によって逐次増設されていく
が、増設される回線収容装置が新規機種に切り替えられ
たり、回線収容数が異なる回線収容装置を接続したりす
ること等により、上位装置２０に接続されている下位装
置２１Ａ、２１Ｂのインタフェース速度が異なることも
生じる。
【０００７】
【発明が解決しようとする課題】上述のように、従来の
ＡＴＭ交換装置においては、上位装置２０及び下位装置
２１Ａ、２１Ｂ間に、主情報及び制御情報を伝送するイ
ンタフェース線２２Ａ１、２２Ｂ１だけでなく、ユーザ
保守情報線２２Ａ２、２２Ｂ２やタイミング信号線２２
Ａ３、２２Ｂ３を敷設する必要がある。上位装置２０及
び下位装置２１Ａ、２１Ｂ間の距離が長い場合には、保
守情報線２２Ａ２、２２Ｂ２やタイミング信号線２２Ａ
３、２２Ｂ３も長くなる。インタフェース線２２Ａ１、
２２Ｂ１の敷設は止むをえないとしろ、これ以外の信号
線の敷設は最小限に止めたい。すなわち、実際上、上位
装置２０には多くの下位装置が接続され、非常に多くの
信号線が敷設される状況では、接続ミスが生じやすいと
共に、信号線の敷設のために多くの面積や空間が必要と
なるという課題があった。実際上、ＡＴＭ交換装置にお
いては、主要な装置は二重化等の冗長構成が採用されて
おり、信号線の敷設の課題は大きいものである。
ＡＴＭ交換装置においては、上位装置２０及び下位装置
２１Ａ、２１Ｂ間に、主情報及び制御情報を伝送するイ
ンタフェース線２２Ａ１、２２Ｂ１だけでなく、ユーザ
保守情報線２２Ａ２、２２Ｂ２やタイミング信号線２２
Ａ３、２２Ｂ３を敷設する必要がある。上位装置２０及
び下位装置２１Ａ、２１Ｂ間の距離が長い場合には、保
守情報線２２Ａ２、２２Ｂ２やタイミング信号線２２Ａ
３、２２Ｂ３も長くなる。インタフェース線２２Ａ１、
２２Ｂ１の敷設は止むをえないとしろ、これ以外の信号
線の敷設は最小限に止めたい。すなわち、実際上、上位
装置２０には多くの下位装置が接続され、非常に多くの
信号線が敷設される状況では、接続ミスが生じやすいと
共に、信号線の敷設のために多くの面積や空間が必要と
なるという課題があった。実際上、ＡＴＭ交換装置にお
いては、主要な装置は二重化等の冗長構成が採用されて
おり、信号線の敷設の課題は大きいものである。
【０００８】また、例えば、下位装置（２１Ａ）がイン
タフェース速度として１５５Ｍｂｐｓを選択した（又は
設定されている）場合には、当然に、６２２Ｍｂｐｓの
のユーザ情報の伝送は困難である。逆に、下位装置（２
１Ｂ）が装置内部のインタフェース速度として６２２Ｍ
ｂｐｓを選択した（又は設定されている）場合には、１
５５Ｍｂｐｓのユーザ情報を４多重して伝送する必要が
あり、受信部側で多重分離する必要がある。以上のよう
に、複数のインタフェース速度に対応しようとした場合
には、上位装置２０及び下位装置２１Ａ、２１Ｂのイン
タフェース回路の構成や制御が複雑になるという課題が
あった。
タフェース速度として１５５Ｍｂｐｓを選択した（又は
設定されている）場合には、当然に、６２２Ｍｂｐｓの
のユーザ情報の伝送は困難である。逆に、下位装置（２
１Ｂ）が装置内部のインタフェース速度として６２２Ｍ
ｂｐｓを選択した（又は設定されている）場合には、１
５５Ｍｂｐｓのユーザ情報を４多重して伝送する必要が
あり、受信部側で多重分離する必要がある。以上のよう
に、複数のインタフェース速度に対応しようとした場合
には、上位装置２０及び下位装置２１Ａ、２１Ｂのイン
タフェース回路の構成や制御が複雑になるという課題が
あった。
【０００９】このような課題は、上述したような冗長構
成を採用した場合には、一段と大きな課題となる。その
ため、冗長構成を採用した場合にも好適なインタフェー
ス回路が望まれている。
成を採用した場合には、一段と大きな課題となる。その
ため、冗長構成を採用した場合にも好適なインタフェー
ス回路が望まれている。
【００１０】さらに、上述した従来のＡＴＭ交換装置に
おいては、インチャネル制御方式に従っているが、受信
側において、保守情報を受信しているときには、ユーザ
主情報側の処理系がなんらの処理も実行しないで時間が
有効に使われていないという課題もある。
おいては、インチャネル制御方式に従っているが、受信
側において、保守情報を受信しているときには、ユーザ
主情報側の処理系がなんらの処理も実行しないで時間が
有効に使われていないという課題もある。
【００１１】
【課題を解決するための手段】かかる課題を解決するた
め、第１の本発明は、ＡＴＭセルを対向するＡＴＭ伝送
装置と授受するＡＴＭ伝送装置において、(A) 対向する
ＡＴＭ伝送装置に送出する保守情報を発生すると共に、
対向するＡＴＭ伝送装置からの保守情報を取り込んで処
理する保守情報処理手段と、(B) 対向するＡＴＭ伝送装
置とのインタフェースを行なうインタフェース手段とを
備え、(C) このインタフェース手段が、(C-1) マルチフ
レーム同期パターンと保守情報とを挿入するオーバヘッ
ド期間と、情報フィールド期間とでなる、ＡＴＭセル期
間の整数倍の期間を周期とするマルチフレームを、外部
から与えられた送信用のＡＴＭセルをマルチフレームの
情報フィールドに挿入すると共に、保守情報処理手段か
らの保守情報をマルチフレームのオーバヘッド期間に挿
入して、組立てて対向するＡＴＭ伝送装置に送出するデ
ータ送信部と、(C-2) 対向するＡＴＭ伝送装置からのマ
ルチフレームの受信データをＡＴＭセルと保守情報とに
分離し、保守情報を保守情報処理手段に与えるデータ受
信部とを備えることを特徴とする。
め、第１の本発明は、ＡＴＭセルを対向するＡＴＭ伝送
装置と授受するＡＴＭ伝送装置において、(A) 対向する
ＡＴＭ伝送装置に送出する保守情報を発生すると共に、
対向するＡＴＭ伝送装置からの保守情報を取り込んで処
理する保守情報処理手段と、(B) 対向するＡＴＭ伝送装
置とのインタフェースを行なうインタフェース手段とを
備え、(C) このインタフェース手段が、(C-1) マルチフ
レーム同期パターンと保守情報とを挿入するオーバヘッ
ド期間と、情報フィールド期間とでなる、ＡＴＭセル期
間の整数倍の期間を周期とするマルチフレームを、外部
から与えられた送信用のＡＴＭセルをマルチフレームの
情報フィールドに挿入すると共に、保守情報処理手段か
らの保守情報をマルチフレームのオーバヘッド期間に挿
入して、組立てて対向するＡＴＭ伝送装置に送出するデ
ータ送信部と、(C-2) 対向するＡＴＭ伝送装置からのマ
ルチフレームの受信データをＡＴＭセルと保守情報とに
分離し、保守情報を保守情報処理手段に与えるデータ受
信部とを備えることを特徴とする。
【００１２】この第１の本発明により、保守情報の伝送
用の専用ラインを不要にできる。
用の専用ラインを不要にできる。
【００１３】また、第２の本発明は、ＡＴＭセルを対向
するＡＴＭ伝送装置に送信するデータ送信部と、対向す
るＡＴＭ伝送装置からのＡＴＭセルを受信するデータ受
信部とを有するインタフェース手段を有するＡＴＭ伝送
装置において、(A) インタフェース手段のデータ送信部
及びデータ受信部のそれぞれが、対向するＡＴＭ伝送装
置として接続可能な複数種類のＡＴＭ伝送装置のうちの
最小のインタフェース速度と他のインタフェース速度と
の１又は複数の比の最小公倍数に等しい数の同一構成の
並列処理構成部を備えると共に、(B) データ送信部の各
並列処理構成部に最小のインタフェース速度に従ってい
る送信用のＡＴＭセルを与えると共に、データ受信部の
各並列処理構成部から最小のインタフェース速度に従っ
ている受信したＡＴＭセルを取り込むＡＴＭセル送出取
込手段を有することを特徴とする。
するＡＴＭ伝送装置に送信するデータ送信部と、対向す
るＡＴＭ伝送装置からのＡＴＭセルを受信するデータ受
信部とを有するインタフェース手段を有するＡＴＭ伝送
装置において、(A) インタフェース手段のデータ送信部
及びデータ受信部のそれぞれが、対向するＡＴＭ伝送装
置として接続可能な複数種類のＡＴＭ伝送装置のうちの
最小のインタフェース速度と他のインタフェース速度と
の１又は複数の比の最小公倍数に等しい数の同一構成の
並列処理構成部を備えると共に、(B) データ送信部の各
並列処理構成部に最小のインタフェース速度に従ってい
る送信用のＡＴＭセルを与えると共に、データ受信部の
各並列処理構成部から最小のインタフェース速度に従っ
ている受信したＡＴＭセルを取り込むＡＴＭセル送出取
込手段を有することを特徴とする。
【００１４】この第２の本発明により、インタフェース
速度に関係なく、任意のＡＴＭ伝送装置を対向する装置
として接続可能になる。
速度に関係なく、任意のＡＴＭ伝送装置を対向する装置
として接続可能になる。
【００１５】さらに、第３の本発明は、ＡＴＭセルを対
向するＡＴＭ伝送装置と授受する、対向するＡＴＭ伝送
装置とのインタフェースを行なうインタフェース手段と
を有する冗長構成における運用系又は待機系のいずれか
となるＡＴＭ伝送装置において、(A) インタフェース手
段が、(A-1) 少なくともマルチフレーム同期パターンが
挿入されるオーバヘッド期間と、情報フィールド期間と
でなる、ＡＴＭセル期間の整数倍の期間を周期とするマ
ルチフレームにより、外部から与えられた送信用のＡＴ
Ｍセルを対向するＡＴＭ伝送装置に送出するデータ送信
部と、(A-2) 対向する運用系及び待機系のＡＴＭ伝送装
置からのマルチフレームの複数の受信データに対して、
挿入されているマルチフレーム同期パターンに基づい
て、フレーム位相整合を行ない、その後、マルチフレー
ムの受信データからＡＴＭセルを取り出すデータ受信部
とを備えることを特徴とする。
向するＡＴＭ伝送装置と授受する、対向するＡＴＭ伝送
装置とのインタフェースを行なうインタフェース手段と
を有する冗長構成における運用系又は待機系のいずれか
となるＡＴＭ伝送装置において、(A) インタフェース手
段が、(A-1) 少なくともマルチフレーム同期パターンが
挿入されるオーバヘッド期間と、情報フィールド期間と
でなる、ＡＴＭセル期間の整数倍の期間を周期とするマ
ルチフレームにより、外部から与えられた送信用のＡＴ
Ｍセルを対向するＡＴＭ伝送装置に送出するデータ送信
部と、(A-2) 対向する運用系及び待機系のＡＴＭ伝送装
置からのマルチフレームの複数の受信データに対して、
挿入されているマルチフレーム同期パターンに基づい
て、フレーム位相整合を行ない、その後、マルチフレー
ムの受信データからＡＴＭセルを取り出すデータ受信部
とを備えることを特徴とする。
【００１６】この第３の本発明により、対向する冗長構
成の複数のＡＴＭ伝送装置からの受信データ（ＡＴＭセ
ル）を同期（フレーム位相整合）して内部に取り込むこ
とができ、位相ずれのために一部の系からの受信ＡＴＭ
セルを廃棄するようなことを防止することができる。
成の複数のＡＴＭ伝送装置からの受信データ（ＡＴＭセ
ル）を同期（フレーム位相整合）して内部に取り込むこ
とができ、位相ずれのために一部の系からの受信ＡＴＭ
セルを廃棄するようなことを防止することができる。
【００１７】さらにまた、第４の本発明は、ＡＴＭセル
を対向するＡＴＭ伝送装置と授受する冗長構成における
運用系又は待機系のいずれかとなるＡＴＭ伝送装置にお
いて、(A) 送信するＡＴＭセルの情報有効ビットを、そ
のＡＴＭセルの種類及び自己ＡＴＭ伝送装置が運用系か
待機系かに応じて有効又は無効に設定する情報有効ビッ
ト操作手段と、(B) 対向する運用系及び待機系のＡＴＭ
伝送装置からのＡＴＭセルを、その情報有効ビットの無
効な場合に廃棄すると共に、対向する運用系及び待機系
のＡＴＭ伝送装置から同時に到来した複数のＡＴＭセル
が共に有効なものであるときに、それらのＡＴＭセルを
時間をかえて出力させる受信ＡＴＭセル通過制御手段と
を備えることを特徴とする。
を対向するＡＴＭ伝送装置と授受する冗長構成における
運用系又は待機系のいずれかとなるＡＴＭ伝送装置にお
いて、(A) 送信するＡＴＭセルの情報有効ビットを、そ
のＡＴＭセルの種類及び自己ＡＴＭ伝送装置が運用系か
待機系かに応じて有効又は無効に設定する情報有効ビッ
ト操作手段と、(B) 対向する運用系及び待機系のＡＴＭ
伝送装置からのＡＴＭセルを、その情報有効ビットの無
効な場合に廃棄すると共に、対向する運用系及び待機系
のＡＴＭ伝送装置から同時に到来した複数のＡＴＭセル
が共に有効なものであるときに、それらのＡＴＭセルを
時間をかえて出力させる受信ＡＴＭセル通過制御手段と
を備えることを特徴とする。
【００１８】この第４の本発明により、待機系の対向す
るＡＴＭ伝送装置からのＡＴＭセルであっても、必要な
らば、それを内部に取り込むことができる。
るＡＴＭ伝送装置からのＡＴＭセルであっても、必要な
らば、それを内部に取り込むことができる。
【００１９】
【発明の実施の形態】以下、本発明をＡＴＭ交換装置に
適用した一実施形態を図面を参照しながら詳述する。
適用した一実施形態を図面を参照しながら詳述する。
【００２０】（Ａ−１）実施形態の構成 ここで、図３は、上位装置及び下位装置の装置内部のイ
ンタフェース速度が等しい場合の情報の一方向の流れに
係る両装置間でのインタフェース処理構成の概略を示す
ものであり、図４は、上位装置及び下位装置の装置内部
のインタフェース速度が異なる場合（４倍の関係）の情
報の一方向の流れに係る両装置間でのインタフェース処
理構成の概略を示すものである。また、図３及び図４共
に、冗長構成で示している。さらに、図３に示している
各装置は、ＡＴＭ交換装置を構成するサブ装置である。
ンタフェース速度が等しい場合の情報の一方向の流れに
係る両装置間でのインタフェース処理構成の概略を示す
ものであり、図４は、上位装置及び下位装置の装置内部
のインタフェース速度が異なる場合（４倍の関係）の情
報の一方向の流れに係る両装置間でのインタフェース処
理構成の概略を示すものである。また、図３及び図４共
に、冗長構成で示している。さらに、図３に示している
各装置は、ＡＴＭ交換装置を構成するサブ装置である。
【００２１】なお、図３及び図４では情報の一方向の流
れで概略構成を示しているが、当然に、双方向の構成を
備えている。
れで概略構成を示しているが、当然に、双方向の構成を
備えている。
【００２２】図３において、サブ装置Ａは例えば上位装
置が該当し、サブ装置Ｂは例えばサブ装置内部のインタ
フェース速度が６２２Ｍｂｐｓの下位装置が該当し、そ
れぞれ０系及び１系でなっており、相互に接続されてい
る。
置が該当し、サブ装置Ｂは例えばサブ装置内部のインタ
フェース速度が６２２Ｍｂｐｓの下位装置が該当し、そ
れぞれ０系及び１系でなっており、相互に接続されてい
る。
【００２３】図３において、０系及び１系のサブ装置Ａ
−０及びＡ−１はそれぞれ、０系のサブ装置Ａ−０につ
いて詳細を示すように、インタフェース回路１０Ａ、セ
ル多重分離回路２０Ａ、制御情報処理回路３０Ａ、保守
情報処理回路４０Ａ及び制御装置５０Ａから構成されて
いる。同様に、０系及び１系のサブ装置Ｂ−０及びＢ−
１はそれぞれ、０系のサブ装置Ｂ−０について詳細を示
すように、インタフェース回路１０Ｂ、セル多重分離回
路２０Ｂ、制御情報処理回路３０Ｂ、保守情報処理回路
４０Ｂ及び制御装置５０Ｂから構成されている。
−０及びＡ−１はそれぞれ、０系のサブ装置Ａ−０につ
いて詳細を示すように、インタフェース回路１０Ａ、セ
ル多重分離回路２０Ａ、制御情報処理回路３０Ａ、保守
情報処理回路４０Ａ及び制御装置５０Ａから構成されて
いる。同様に、０系及び１系のサブ装置Ｂ−０及びＢ−
１はそれぞれ、０系のサブ装置Ｂ−０について詳細を示
すように、インタフェース回路１０Ｂ、セル多重分離回
路２０Ｂ、制御情報処理回路３０Ｂ、保守情報処理回路
４０Ｂ及び制御装置５０Ｂから構成されている。
【００２４】サブ装置Ａのセル多重分離回路２０Ａ及び
サブ装置Ｂのセル多重分離回路２０Ｂはそれぞれ、ユー
ザ主情報（セル）と制御情報（セル）とを多重したり、
ユーザ主情報と制御情報とが多重されている受信情報を
ユーザ主情報と制御情報とを多重分離したりするもので
ある。なお、図３は一方向の情報の流れで示しているの
で、サブ装置Ａのセル多重分離回路２０Ａは多重処理を
行ない、サブ装置Ｂのセル多重分離回路２０Ｂが多重分
離を行なうように表示している。
サブ装置Ｂのセル多重分離回路２０Ｂはそれぞれ、ユー
ザ主情報（セル）と制御情報（セル）とを多重したり、
ユーザ主情報と制御情報とが多重されている受信情報を
ユーザ主情報と制御情報とを多重分離したりするもので
ある。なお、図３は一方向の情報の流れで示しているの
で、サブ装置Ａのセル多重分離回路２０Ａは多重処理を
行ない、サブ装置Ｂのセル多重分離回路２０Ｂが多重分
離を行なうように表示している。
【００２５】サブ装置Ａの制御情報処理回路３０Ａ及び
サブ装置Ｂの制御情報処理回路３０Ｂはそれぞれ、制御
装置５０Ａ、５０Ｂの制御下で、制御情報（セル）をセ
ル多重分離回路２０Ａ、２０Ｂに与えたり、セル多重分
離回路２０Ａ、２０Ｂから分離された制御情報を取り込
んで処理したりするものである。なお、図３は一方向の
情報の流れで示しているので、サブ装置Ａの制御情報処
理回路３０Ａは制御情報の送出を行ない、サブ装置Ｂの
制御情報処理回路３０Ｂが多重分離された制御情報を取
り込むように表示している。
サブ装置Ｂの制御情報処理回路３０Ｂはそれぞれ、制御
装置５０Ａ、５０Ｂの制御下で、制御情報（セル）をセ
ル多重分離回路２０Ａ、２０Ｂに与えたり、セル多重分
離回路２０Ａ、２０Ｂから分離された制御情報を取り込
んで処理したりするものである。なお、図３は一方向の
情報の流れで示しているので、サブ装置Ａの制御情報処
理回路３０Ａは制御情報の送出を行ない、サブ装置Ｂの
制御情報処理回路３０Ｂが多重分離された制御情報を取
り込むように表示している。
【００２６】サブ装置Ａの保守情報処理回路４０Ａ及び
サブ装置Ｂの保守情報処理回路４０Ｂはそれぞれ、制御
装置５０Ａ、５０Ｂの制御下で、保守情報をインタフェ
ース回路１０Ａ、１０Ｂに与えたり、インタフェース回
路１０Ａ、１０Ｂから受信した保守情報を取り込んで処
理したりするものである。
サブ装置Ｂの保守情報処理回路４０Ｂはそれぞれ、制御
装置５０Ａ、５０Ｂの制御下で、保守情報をインタフェ
ース回路１０Ａ、１０Ｂに与えたり、インタフェース回
路１０Ａ、１０Ｂから受信した保守情報を取り込んで処
理したりするものである。
【００２７】サブ装置Ａの制御装置５０Ａ、サブ装置Ｂ
の制御装置５０Ｂはそれぞれ、サブ装置Ａ及びサブ装置
Ｂの全体の制御又は転送制御の全体を司るものである。
の制御装置５０Ｂはそれぞれ、サブ装置Ａ及びサブ装置
Ｂの全体の制御又は転送制御の全体を司るものである。
【００２８】サブ装置Ａのインタフェース回路１０Ａ及
びサブ装置Ｂのインタフェース回路１０Ｂはそれぞれ、
冗長系を構成している２個の対向するサブ装置Ｂ、Ａと
のインタフェース処理（転送処理）を行なうものであ
り、主として、制御情報・ユーザ主情報の転送に機能す
るものであるが、この実施形態の場合、保守情報処理回
路４０Ａ、４０Ｂとで授受する保守情報の転送にも機能
するものであり、また、後述するようにサブ装置Ａ及び
Ｂ間のタイミング情報の転送にも機能するものである。
なお、図３は一方向の情報の流れで示しているので、サ
ブ装置Ａのインタフェース回路１０Ａは送信処理を行な
い、サブ装置Ｂのインタフェース回路１０Ｂは受信処理
を行なうように表示している。
びサブ装置Ｂのインタフェース回路１０Ｂはそれぞれ、
冗長系を構成している２個の対向するサブ装置Ｂ、Ａと
のインタフェース処理（転送処理）を行なうものであ
り、主として、制御情報・ユーザ主情報の転送に機能す
るものであるが、この実施形態の場合、保守情報処理回
路４０Ａ、４０Ｂとで授受する保守情報の転送にも機能
するものであり、また、後述するようにサブ装置Ａ及び
Ｂ間のタイミング情報の転送にも機能するものである。
なお、図３は一方向の情報の流れで示しているので、サ
ブ装置Ａのインタフェース回路１０Ａは送信処理を行な
い、サブ装置Ｂのインタフェース回路１０Ｂは受信処理
を行なうように表示している。
【００２９】サブ装置Ａのインタフェース回路１０Ａ及
びサブ装置Ｂのインタフェース回路１０Ｂはそれぞれ、
後述する図１に示す詳細構成を有する。
びサブ装置Ｂのインタフェース回路１０Ｂはそれぞれ、
後述する図１に示す詳細構成を有する。
【００３０】図３との同一、対応部分に同一、対応符号
を付して示している図４においても、サブ装置Ａは例え
ば上位装置が該当する。しかし、サブ装置Ｘ、Ｙ、Ｚ、
Ｗは例えばサブ装置内部のインタフェース速度が１５５
Ｍｂｐｓの下位装置が該当し、それぞれ０系及び１系で
なっている。この図４の場合、サブ装置Ａ（のインタフ
ェース回路１０Ａ）には、４個のサブ装置Ｘ、Ｙ、Ｚ、
Ｗが接続されている。また、サブ装置Ａ、及び、これに
対向する４個のサブ装置Ｘ、Ｙ、Ｚ、Ｗはそれぞれ、０
系及び１系でなっている。
を付して示している図４においても、サブ装置Ａは例え
ば上位装置が該当する。しかし、サブ装置Ｘ、Ｙ、Ｚ、
Ｗは例えばサブ装置内部のインタフェース速度が１５５
Ｍｂｐｓの下位装置が該当し、それぞれ０系及び１系で
なっている。この図４の場合、サブ装置Ａ（のインタフ
ェース回路１０Ａ）には、４個のサブ装置Ｘ、Ｙ、Ｚ、
Ｗが接続されている。また、サブ装置Ａ、及び、これに
対向する４個のサブ装置Ｘ、Ｙ、Ｚ、Ｗはそれぞれ、０
系及び１系でなっている。
【００３１】図４において、サブ装置Ａの構成は図３に
示したものと全く同様である。一方、サブ装置Ｘ、Ｙ、
Ｚ、Ｗも、図４にサブ装置Ｗについて詳細に示すよう
に、インタフェース回路１０Ｗ、セル多重分離回路２０
Ｗ、制御情報処理回路３０Ｗ、保守情報処理回路４０Ｗ
及び制御装置５０Ｗから構成されており、この点では、
図３におけるサブ装置Ｂの構成とほぼ同様である。サブ
装置Ｂと異なる点は、サブ装置Ｗのインタフェース回路
１０Ｗ及びセル多重分離回路２０Ｗが、入力ポート（Ｐ
ｏｒｔ）及び出力ポートが各情報について１ポートのも
のである点である。因に、サブ装置Ｂのインタフェース
回路１０Ｂ及びセル多重分離回路２０Ｂは入力ポート及
び出力ポートが各情報について４ポートのものである。
示したものと全く同様である。一方、サブ装置Ｘ、Ｙ、
Ｚ、Ｗも、図４にサブ装置Ｗについて詳細に示すよう
に、インタフェース回路１０Ｗ、セル多重分離回路２０
Ｗ、制御情報処理回路３０Ｗ、保守情報処理回路４０Ｗ
及び制御装置５０Ｗから構成されており、この点では、
図３におけるサブ装置Ｂの構成とほぼ同様である。サブ
装置Ｂと異なる点は、サブ装置Ｗのインタフェース回路
１０Ｗ及びセル多重分離回路２０Ｗが、入力ポート（Ｐ
ｏｒｔ）及び出力ポートが各情報について１ポートのも
のである点である。因に、サブ装置Ｂのインタフェース
回路１０Ｂ及びセル多重分離回路２０Ｂは入力ポート及
び出力ポートが各情報について４ポートのものである。
【００３２】なお、サブ装置Ｗにおいても、サブ装置Ｂ
と同様な４ポート対応のインタフェース回路１０Ｗ及び
セル多重分離回路２０Ｗを設け、そのうちの１ポートの
部分だけを用いるようにしても良い。
と同様な４ポート対応のインタフェース回路１０Ｗ及び
セル多重分離回路２０Ｗを設け、そのうちの１ポートの
部分だけを用いるようにしても良い。
【００３３】この実施形態は、サブ装置Ａ側の構成を変
えることなく、サブ装置内部のインタフェース速度が異
なるサブ装置を接続できるようにしたものである。
えることなく、サブ装置内部のインタフェース速度が異
なるサブ装置を接続できるようにしたものである。
【００３４】なお、例えば、図３の場合には、セル多重
分離回路２０Ａにユーザ主情報を与える回路は、同一の
サブ装置Ｂへのユーザ主情報を４個のパラレルデータに
変換するものであることを要し、図４の場合には、セル
多重分離回路２０Ａにユーザ主情報を与える回路は、４
個のサブ装置Ｘ、Ｙ、Ｚ、Ｗへのユーザ主情報をパラレ
ルで出力するものであることを要し、図３及び図４に示
した構成以外の部分で若干の相違はある。
分離回路２０Ａにユーザ主情報を与える回路は、同一の
サブ装置Ｂへのユーザ主情報を４個のパラレルデータに
変換するものであることを要し、図４の場合には、セル
多重分離回路２０Ａにユーザ主情報を与える回路は、４
個のサブ装置Ｘ、Ｙ、Ｚ、Ｗへのユーザ主情報をパラレ
ルで出力するものであることを要し、図３及び図４に示
した構成以外の部分で若干の相違はある。
【００３５】図１は、図３又は図４に示したインタフェ
ース回路１０Ａ、１０Ｂ、１０Ｗの詳細構成を示したも
のである。なお、インタフェース回路１０Ｗは、正確に
言えば、図１に示した構成の１ポート分が存在する構成
か、又は、図１に示した構成の１ポート分の構成要素だ
けが有効に動作する構成になっている。
ース回路１０Ａ、１０Ｂ、１０Ｗの詳細構成を示したも
のである。なお、インタフェース回路１０Ｗは、正確に
言えば、図１に示した構成の１ポート分が存在する構成
か、又は、図１に示した構成の１ポート分の構成要素だ
けが有効に動作する構成になっている。
【００３６】図１において、インタフェース回路１０
（１０Ａ、１０Ｂ、１０Ｗ）は、大きくは、データ送信
部とデータ受信部とからなると共に、その共通の構成と
してタイミング生成回路５００を備えている。
（１０Ａ、１０Ｂ、１０Ｗ）は、大きくは、データ送信
部とデータ受信部とからなると共に、その共通の構成と
してタイミング生成回路５００を備えている。
【００３７】データ送信部は、試験データ処理回路８０
０、８１０、８２０、８３０と、ＡＣＴ（運用系情報）
書換回路６００、６１０、６２０、６３０と、ＰＨＯＨ
（物理オーバヘッド）多重回路７００、７０１、７１
０、７１１、７２０、７２１、７３０、７３１とを有す
る。
０、８１０、８２０、８３０と、ＡＣＴ（運用系情報）
書換回路６００、６１０、６２０、６３０と、ＰＨＯＨ
（物理オーバヘッド）多重回路７００、７０１、７１
０、７１１、７２０、７２１、７３０、７３１とを有す
る。
【００３８】一方、データ受信部は、フレーム同期合わ
せ回路１００、１０１、１１０、１１１、１２０、１２
１、１３０、１３１と、ＰＨＯＨ分離回路２００、２０
１、２１０、２１１、２２０、２２１、２３０、２３１
と、ＡＣＴフィルタ３００、３１０、３２０、３３０
と、折り返しルート形成回路４００とを有する。
せ回路１００、１０１、１１０、１１１、１２０、１２
１、１３０、１３１と、ＰＨＯＨ分離回路２００、２０
１、２１０、２１１、２２０、２２１、２３０、２３１
と、ＡＣＴフィルタ３００、３１０、３２０、３３０
と、折り返しルート形成回路４００とを有する。
【００３９】各試験データ処理回路８００、８１０、８
２０、８３０には、当該インタフェース回路１０の送信
側の対応する入力ポート０、１、２、３からのＡＴＭセ
ルが与えられる。入力されるＡＴＭセルは、上述したよ
うに、ユーザ主情報のＡＴＭセルや制御情報のＡＴＭセ
ルである。
２０、８３０には、当該インタフェース回路１０の送信
側の対応する入力ポート０、１、２、３からのＡＴＭセ
ルが与えられる。入力されるＡＴＭセルは、上述したよ
うに、ユーザ主情報のＡＴＭセルや制御情報のＡＴＭセ
ルである。
【００４０】しかし、この実施形態の場合、ＡＴＭセル
の転送期間以外に、後述するように（図６、図７参
照）、装置内保守情報の転送期間やマルチフレーム同期
パターンの転送期間が設けられており、これら保守情報
やマルチフレーム同期パターンの転送期間が折り返し試
験の可能な時間に割り当てられており、この試験時間で
は、試験データ処理回路８００、８１０、８２０、８３
０に、当該インタフェース回路１０の送信側の対応する
入力ポート０、１、２、３から試験データが入力され
る。
の転送期間以外に、後述するように（図６、図７参
照）、装置内保守情報の転送期間やマルチフレーム同期
パターンの転送期間が設けられており、これら保守情報
やマルチフレーム同期パターンの転送期間が折り返し試
験の可能な時間に割り当てられており、この試験時間で
は、試験データ処理回路８００、８１０、８２０、８３
０に、当該インタフェース回路１０の送信側の対応する
入力ポート０、１、２、３から試験データが入力され
る。
【００４１】各試験データ処理回路８００、８１０、８
２０、８３０は、信号線の図示は省略しているが、例え
ば、タイミング生成回路５００からの信号が試験時間を
指示しているときに、対応する入力ポート０、１、２、
３からのデータ（試験データ）を折り返しルート形成回
路４００に与え、それ以外の時間では、対応する入力ポ
ート０、１、２、３からデータ（ＡＴＭセル）を対応す
るＡＣＴ書換回路６００、６１０、６２０、６３０に与
える。
２０、８３０は、信号線の図示は省略しているが、例え
ば、タイミング生成回路５００からの信号が試験時間を
指示しているときに、対応する入力ポート０、１、２、
３からのデータ（試験データ）を折り返しルート形成回
路４００に与え、それ以外の時間では、対応する入力ポ
ート０、１、２、３からデータ（ＡＴＭセル）を対応す
るＡＣＴ書換回路６００、６１０、６２０、６３０に与
える。
【００４２】各ＡＣＴ書換回路６００、６１０、６２
０、６３０はそれぞれ、入力されたＡＴＭセルの情報有
効ビット（入力時は有効）を自系の運用状態やＡＴＭセ
ルの種類に応じて書き換えて対応する０系及び１系のＰ
ＨＯＨ多重回路７００及び７０１、７１０及び７１１、
７２０及び７２１、７３０及び７３１に与えるものであ
る。
０、６３０はそれぞれ、入力されたＡＴＭセルの情報有
効ビット（入力時は有効）を自系の運用状態やＡＴＭセ
ルの種類に応じて書き換えて対応する０系及び１系のＰ
ＨＯＨ多重回路７００及び７０１、７１０及び７１１、
７２０及び７２１、７３０及び７３１に与えるものであ
る。
【００４３】すなわち、図５に示すように、各ＡＣＴ書
換回路６００、６１０、６２０、６３０は、当該インタ
フェース回路１０が搭載されているサブ装置が待機系で
あって入力されたＡＴＭセルがユーザ主情報のＡＴＭセ
ルであれば、入力されたＡＴＭセルの情報有効ビットを
無効を現すビット値に書換え、これ以外の場合には、入
力されたＡＴＭセルの情報有効ビットを有効を現すビッ
ト値のままとする。
換回路６００、６１０、６２０、６３０は、当該インタ
フェース回路１０が搭載されているサブ装置が待機系で
あって入力されたＡＴＭセルがユーザ主情報のＡＴＭセ
ルであれば、入力されたＡＴＭセルの情報有効ビットを
無効を現すビット値に書換え、これ以外の場合には、入
力されたＡＴＭセルの情報有効ビットを有効を現すビッ
ト値のままとする。
【００４４】なお、制御情報は、待機系のサブ装置から
も対向するサブ装置に伝送する必要があるため、運用系
及び待機系に拘らず、制御情報のＡＴＭセルの情報有効
ビットを有効なものとしている。なお、インチャネル制
御方式に従うＡＴＭセルにおいては、制御情報セルかユ
ーザ主情報セルかを識別する識別子が中に設けられてお
り、この識別子情報を、各ＡＣＴ書換回路６００、６１
０、６２０、６３０は、ＡＴＭセルの種類の識別に用い
ている。
も対向するサブ装置に伝送する必要があるため、運用系
及び待機系に拘らず、制御情報のＡＴＭセルの情報有効
ビットを有効なものとしている。なお、インチャネル制
御方式に従うＡＴＭセルにおいては、制御情報セルかユ
ーザ主情報セルかを識別する識別子が中に設けられてお
り、この識別子情報を、各ＡＣＴ書換回路６００、６１
０、６２０、６３０は、ＡＴＭセルの種類の識別に用い
ている。
【００４５】各ＰＨＯＨ多重回路７００、７０１、７１
０、７１１、７２０、７２１、７３０、７３１はそれぞ
れ、タイミング生成回路５００からのタイミング信号が
ＰＨＯＨ期間（図６、図７参照）を示しているときに、
ＰＨＯＨを多重して伝送路側に出力するものである。Ｐ
ＨＯＨ期間には、後述するように、装置内の保守情報を
挿入する期間が設けられており、各ＰＨＯＨ多重回路７
００、７０１、７１０、７１１、７２０、７２１、７３
０、７３１はそれぞれ、保守情報処理回路（図３、図４
参照）からの保守情報をＰＨＯＨに挿入する。
０、７１１、７２０、７２１、７３０、７３１はそれぞ
れ、タイミング生成回路５００からのタイミング信号が
ＰＨＯＨ期間（図６、図７参照）を示しているときに、
ＰＨＯＨを多重して伝送路側に出力するものである。Ｐ
ＨＯＨ期間には、後述するように、装置内の保守情報を
挿入する期間が設けられており、各ＰＨＯＨ多重回路７
００、７０１、７１０、７１１、７２０、７２１、７３
０、７３１はそれぞれ、保守情報処理回路（図３、図４
参照）からの保守情報をＰＨＯＨに挿入する。
【００４６】図６は、この実施形態が採用しているマル
チフレームのフォーマットの概略を示す説明図であり、
図７は、マルチフレームのフォーマットの詳細（ＡＴＭ
セルとの関係）を示す説明図である。
チフレームのフォーマットの概略を示す説明図であり、
図７は、マルチフレームのフォーマットの詳細（ＡＴＭ
セルとの関係）を示す説明図である。
【００４７】この実施形態が採用しているマルチフレー
ムは、図６に示すように、大きくは、ＰＨＯＨ期間と、
制御情報・ユーザ主情報期間とに分かれており、ＰＨＯ
Ｈ期間は、さらに、マルチフレームとしてのフレーム同
期パターンが挿入されるフレーム同期パターン期間と、
装置内保守情報が挿入される装置内保守情報期間とに分
かれている。
ムは、図６に示すように、大きくは、ＰＨＯＨ期間と、
制御情報・ユーザ主情報期間とに分かれており、ＰＨＯ
Ｈ期間は、さらに、マルチフレームとしてのフレーム同
期パターンが挿入されるフレーム同期パターン期間と、
装置内保守情報が挿入される装置内保守情報期間とに分
かれている。
【００４８】１マルチフレーム期間は、図７に示すよう
に、例えば５００μｓでなり、ＰＨＯＨ期間としてはそ
の１／１８０の期間が割り当てられている。
に、例えば５００μｓでなり、ＰＨＯＨ期間としてはそ
の１／１８０の期間が割り当てられている。
【００４９】インタフェース速度が１５５Ｍｂｐｓの場
合には、図７（Ｂ）に示すように、１マルチフレーム期
間は１８０セル期間となり、１セル期間がＰＨＯＨ期間
となって残りの期間に１７９個のＡＴＭセルが挿入され
る。
合には、図７（Ｂ）に示すように、１マルチフレーム期
間は１８０セル期間となり、１セル期間がＰＨＯＨ期間
となって残りの期間に１７９個のＡＴＭセルが挿入され
る。
【００５０】上述した図４に示すように、サブ装置Ａに
対してインタフェース速度が１５５Ｍｂｐｓの４個のサ
ブ装置Ｘ、Ｙ、Ｚ、Ｗが対向する場合には、例えば、サ
ブ装置ＡのＰＨＯＨ多重回路７００及び７０１からはサ
ブ装置Ｘに向けて図７（Ｂ）に示すフォーマットに従う
データ列が出力され、同様に、ＰＨＯＨ多重回路７１０
及び７１１からはサブ装置Ｙに向けて図７（Ｂ）に示す
フォーマットに従うデータ列が出力され、ＰＨＯＨ多重
回路７２０及び７２１からはサブ装置Ｚに向けて図７
（Ｂ）に示すフォーマットに従うデータ列が出力され、
ＰＨＯＨ多重回路７３０及び７３１からはサブ装置Ｗに
向けて図７（Ｂ）に示すフォーマットに従うデータ列が
出力される。
対してインタフェース速度が１５５Ｍｂｐｓの４個のサ
ブ装置Ｘ、Ｙ、Ｚ、Ｗが対向する場合には、例えば、サ
ブ装置ＡのＰＨＯＨ多重回路７００及び７０１からはサ
ブ装置Ｘに向けて図７（Ｂ）に示すフォーマットに従う
データ列が出力され、同様に、ＰＨＯＨ多重回路７１０
及び７１１からはサブ装置Ｙに向けて図７（Ｂ）に示す
フォーマットに従うデータ列が出力され、ＰＨＯＨ多重
回路７２０及び７２１からはサブ装置Ｚに向けて図７
（Ｂ）に示すフォーマットに従うデータ列が出力され、
ＰＨＯＨ多重回路７３０及び７３１からはサブ装置Ｗに
向けて図７（Ｂ）に示すフォーマットに従うデータ列が
出力される。
【００５１】なお、当該インタフェース回路１０にセル
が入力される段階で、既に、送出先のサブ装置Ｘ、Ｙ、
Ｚ、Ｗ毎のセル流に分かれている。また、送出先のサブ
装置Ｘ、Ｙ、Ｚ、Ｗが異なれば、当然に挿入される保守
情報も異なるものとなっている。
が入力される段階で、既に、送出先のサブ装置Ｘ、Ｙ、
Ｚ、Ｗ毎のセル流に分かれている。また、送出先のサブ
装置Ｘ、Ｙ、Ｚ、Ｗが異なれば、当然に挿入される保守
情報も異なるものとなっている。
【００５２】これに対して、インタフェース速度が６２
２Ｍｂｐｓの場合には、図７（Ａ）に示すように、１マ
ルチフレーム期間は７２０セル期間となり、４セル期間
がＰＨＯＨ期間となって残りの期間に７１６個のＡＴＭ
セルが挿入される。
２Ｍｂｐｓの場合には、図７（Ａ）に示すように、１マ
ルチフレーム期間は７２０セル期間となり、４セル期間
がＰＨＯＨ期間となって残りの期間に７１６個のＡＴＭ
セルが挿入される。
【００５３】上述した図３に示すように、サブ装置Ａに
対してインタフェース速度が６２２Ｍｂｐｓの１個のサ
ブ装置Ｂが対向する場合には、例えば、サブ装置ＡのＰ
ＨＯＨ多重回路７００及び７０１からはサブ装置Ｂに向
けて図７（Ａ）に示すフォーマットのポート０に従うデ
ータ列が出力され、ＰＨＯＨ多重回路７１０及び７１１
からはサブ装置Ｂに向けて図７（Ａ）に示すフォーマッ
トのポート１に従うデータ列が出力され、ＰＨＯＨ多重
回路７２０及び７２１からはサブ装置Ｂに向けて図７
（Ａ）に示すフォーマットのポート２に従うデータ列が
出力され、ＰＨＯＨ多重回路７３０及び７３１からはサ
ブ装置Ｂに向けて図７（Ａ）に示すフォーマットのポー
ト３に従うデータ列が出力される。
対してインタフェース速度が６２２Ｍｂｐｓの１個のサ
ブ装置Ｂが対向する場合には、例えば、サブ装置ＡのＰ
ＨＯＨ多重回路７００及び７０１からはサブ装置Ｂに向
けて図７（Ａ）に示すフォーマットのポート０に従うデ
ータ列が出力され、ＰＨＯＨ多重回路７１０及び７１１
からはサブ装置Ｂに向けて図７（Ａ）に示すフォーマッ
トのポート１に従うデータ列が出力され、ＰＨＯＨ多重
回路７２０及び７２１からはサブ装置Ｂに向けて図７
（Ａ）に示すフォーマットのポート２に従うデータ列が
出力され、ＰＨＯＨ多重回路７３０及び７３１からはサ
ブ装置Ｂに向けて図７（Ａ）に示すフォーマットのポー
ト３に従うデータ列が出力される。
【００５４】なお、当該インタフェース回路１０にセル
が入力される段階で、既に、同一のサブ装置Ｂに対する
ポート毎のセル流に分かれている。また、送出先のサブ
装置Ｂが同一であるので、各ポートのデータに挿入され
る保守情報も同じものとなっている。
が入力される段階で、既に、同一のサブ装置Ｂに対する
ポート毎のセル流に分かれている。また、送出先のサブ
装置Ｂが同一であるので、各ポートのデータに挿入され
る保守情報も同じものとなっている。
【００５５】上述したように、インタフェース速度が６
２２Ｍｂｐｓであっても、当該インタフェース回路１０
の各出力ポートからの送出データはそれぞれ、あたかも
図７（Ｂ）に示したインタフェース速度が１５５Ｍｂｐ
ｓのデータと同様になっている。
２２Ｍｂｐｓであっても、当該インタフェース回路１０
の各出力ポートからの送出データはそれぞれ、あたかも
図７（Ｂ）に示したインタフェース速度が１５５Ｍｂｐ
ｓのデータと同様になっている。
【００５６】次に、インタフェース回路１０のデータ受
信部における構成要素について説明する。
信部における構成要素について説明する。
【００５７】フレーム同期合わせ回路１００、１０１、
１１０、１１１、１２０、１２１、１３０、１３１は、
他のフレーム同期合わせ回路と協働して、伝送路側から
与えられた複数の入力データの位相をフレーム同期パタ
ーンに基づいて合わせるものである。
１１０、１１１、１２０、１２１、１３０、１３１は、
他のフレーム同期合わせ回路と協働して、伝送路側から
与えられた複数の入力データの位相をフレーム同期パタ
ーンに基づいて合わせるものである。
【００５８】ここで、対向するサブ装置のインタフェー
ス速度の相違に応じて、位相整合をとるデータの組み合
わせが異なるようになされており、フレーム同期合わせ
回路１００、１０１、１１０、１１１、１２０、１２
１、１３０、１３１にはインタフェース速度情報が与え
られ、これに合わせてフレーム同期合わせを行なうよう
になされている。
ス速度の相違に応じて、位相整合をとるデータの組み合
わせが異なるようになされており、フレーム同期合わせ
回路１００、１０１、１１０、１１１、１２０、１２
１、１３０、１３１にはインタフェース速度情報が与え
られ、これに合わせてフレーム同期合わせを行なうよう
になされている。
【００５９】当該インタフェース回路１０に対向するサ
ブ装置が、インタフェース速度が１５５Ｍｂｐｓの４個
のサブ装置の場合には、図８（Ａ）に示すように、同一
の入力ポートに係る２個のフレーム同期合わせ回路１０
０及び１０１、１１０及び１１１、１２０及び１２１、
１３０及び１３１の間で系間のフレーム同期合わせ（位
相整合）が実行される。ここで、フレーム同期合わせ
は、例えば、各系でのフレーム同期確立動作をまず行な
い、その後、一方の系の位相調整を行なうことにより実
行される。この場合において、同期確立、同期外れの判
定条件は以下の通りである。(1) 電源投入後、両系のフ
レーム同期パターンを見付けるまでは同期外れとする。
(2) 後方保護中は同期外れとする。(3) 後方保護時間の
経過後は同期確立とする。(4) 前方保護中は同期確立と
する。(5) 前方保護時間の経過後は同期外れとする。
ブ装置が、インタフェース速度が１５５Ｍｂｐｓの４個
のサブ装置の場合には、図８（Ａ）に示すように、同一
の入力ポートに係る２個のフレーム同期合わせ回路１０
０及び１０１、１１０及び１１１、１２０及び１２１、
１３０及び１３１の間で系間のフレーム同期合わせ（位
相整合）が実行される。ここで、フレーム同期合わせ
は、例えば、各系でのフレーム同期確立動作をまず行な
い、その後、一方の系の位相調整を行なうことにより実
行される。この場合において、同期確立、同期外れの判
定条件は以下の通りである。(1) 電源投入後、両系のフ
レーム同期パターンを見付けるまでは同期外れとする。
(2) 後方保護中は同期外れとする。(3) 後方保護時間の
経過後は同期確立とする。(4) 前方保護中は同期確立と
する。(5) 前方保護時間の経過後は同期外れとする。
【００６０】一方、当該インタフェース回路１０に対向
するサブ装置が、インタフェース速度が６２２Ｍｂｐｓ
の１個のサブ装置の場合には、図８（Ｂ）に示すよう
に、全ての入力ポートに係る全てのフレーム同期合わせ
回路１００、１０１、１１０、１１１、１２０、１２
１、１３０及び１３１の間でフレーム同期合わせ（位相
整合）が実行される。ここで、フレーム同期合わせは、
例えば、各系でのフレーム同期確立動作をまず行ない、
その後、同一系の入力ポート間の位相調整及び両系間の
位相調整を行なうことにより実行される。この場合にお
いて、同期確立、同期外れの判定条件は以下の通りであ
る。(1) 電源投入後、全ての入力ポートの両系のフレー
ム同期パターンを見付けるまでは同期外れとする。(2)
同一系内の任意の入力ポートの後方保護中は同期外れと
する。(3) 同一系内の全ての入力ポートの後方保護時間
の経過後は同期確立とする。(4) 同一系内の任意の入力
ポートの前方保護中は同期確立とする。(5) 同一系内の
任意の入力ポートの前方保護時間の経過後は同期外れと
する。
するサブ装置が、インタフェース速度が６２２Ｍｂｐｓ
の１個のサブ装置の場合には、図８（Ｂ）に示すよう
に、全ての入力ポートに係る全てのフレーム同期合わせ
回路１００、１０１、１１０、１１１、１２０、１２
１、１３０及び１３１の間でフレーム同期合わせ（位相
整合）が実行される。ここで、フレーム同期合わせは、
例えば、各系でのフレーム同期確立動作をまず行ない、
その後、同一系の入力ポート間の位相調整及び両系間の
位相調整を行なうことにより実行される。この場合にお
いて、同期確立、同期外れの判定条件は以下の通りであ
る。(1) 電源投入後、全ての入力ポートの両系のフレー
ム同期パターンを見付けるまでは同期外れとする。(2)
同一系内の任意の入力ポートの後方保護中は同期外れと
する。(3) 同一系内の全ての入力ポートの後方保護時間
の経過後は同期確立とする。(4) 同一系内の任意の入力
ポートの前方保護中は同期確立とする。(5) 同一系内の
任意の入力ポートの前方保護時間の経過後は同期外れと
する。
【００６１】なお、前方保護時間及び後方保護時間は任
意に選定して良く、例えば、前方保護時間として５段、
後方保護時間として２段を適用できる。
意に選定して良く、例えば、前方保護時間として５段、
後方保護時間として２段を適用できる。
【００６２】インタフェース速度がいずれの場合にせ
よ、フレーム同期が両系共に確立した場合には、再び両
系共にフレーム同期外れ状態になるまではフレーム同期
合わせ回路１００、１０１、１１０、１１１、１２０、
１２１、１３０、１３１は新たなタイミングによる同期
合わせ処理は行なわない。両系共にフレーム同期外れに
なった後は、上述した電源投入時と同様な手順により、
フレーム同期を確立させる。
よ、フレーム同期が両系共に確立した場合には、再び両
系共にフレーム同期外れ状態になるまではフレーム同期
合わせ回路１００、１０１、１１０、１１１、１２０、
１２１、１３０、１３１は新たなタイミングによる同期
合わせ処理は行なわない。両系共にフレーム同期外れに
なった後は、上述した電源投入時と同様な手順により、
フレーム同期を確立させる。
【００６３】なお、両系共にフレーム同期外れ状態と
は、０系がフレーム同期外れであってかつ１系がフレー
ム同期外れである状態であり、過去の履歴は参照されな
い。例えば、両系のフレーム同期確立状態から０系がフ
レーム同期外れとなり、その後０系のフレーム同期が再
び確立し、さらに、その後、１系がフレーム同期外れと
なった場合でも、両系のフレーム同期外れとはしない。
は、０系がフレーム同期外れであってかつ１系がフレー
ム同期外れである状態であり、過去の履歴は参照されな
い。例えば、両系のフレーム同期確立状態から０系がフ
レーム同期外れとなり、その後０系のフレーム同期が再
び確立し、さらに、その後、１系がフレーム同期外れと
なった場合でも、両系のフレーム同期外れとはしない。
【００６４】以上のようなフレーム同期確立、外れの条
件を適用することにより、サブ装置運用中に伝達ルート
を切断又は再接続することによるタイミングずれに基づ
く誤動作の発生を防止することができる。
件を適用することにより、サブ装置運用中に伝達ルート
を切断又は再接続することによるタイミングずれに基づ
く誤動作の発生を防止することができる。
【００６５】各ＰＨＯＨ分離回路２００、２０１、２１
０、２１１、２２０、２２１、２３０、２３１はそれぞ
れ、対応するフレーム同期合わせ回路１００、１０１、
１１０、１１１、１２０、１２１、１３０、１３１から
与えられた受信データに挿入されている保守情報を、例
えば、タイミング生成回路５００からのタイミング信号
に基づいて分離して、図示しない保守情報処理装置（図
３及び図４参照）に出力すると共に、保守情報の分離処
理後の受信データを、対応するＡＣＴフィルタ３００、
３１０、３２０、３３０に与えるものである。
０、２１１、２２０、２２１、２３０、２３１はそれぞ
れ、対応するフレーム同期合わせ回路１００、１０１、
１１０、１１１、１２０、１２１、１３０、１３１から
与えられた受信データに挿入されている保守情報を、例
えば、タイミング生成回路５００からのタイミング信号
に基づいて分離して、図示しない保守情報処理装置（図
３及び図４参照）に出力すると共に、保守情報の分離処
理後の受信データを、対応するＡＣＴフィルタ３００、
３１０、３２０、３３０に与えるものである。
【００６６】なお、上述したＰＨＯＨ多重回路７００、
７０１、７１０、７１１、７２０、７２１、７３０、７
３１と、ＰＨＯＨ分離回路２００、２０１、２１０、２
１１、２２０、２２１、２３０、２３１との機能によ
り、保守情報は、運用系及び待機系の冗長関係には各サ
ブ装置間で授受される。保守情報は、装置状態を管理す
るものであるので、このようにしておくのは当然であ
る。
７０１、７１０、７１１、７２０、７２１、７３０、７
３１と、ＰＨＯＨ分離回路２００、２０１、２１０、２
１１、２２０、２２１、２３０、２３１との機能によ
り、保守情報は、運用系及び待機系の冗長関係には各サ
ブ装置間で授受される。保守情報は、装置状態を管理す
るものであるので、このようにしておくのは当然であ
る。
【００６７】各ＡＣＴフィルタ３００、３１０、３２
０、３３０は、対応する２個のＰＨＯＨ分離回路２００
及び２０１、２１０及び２１１、２００及び２０１、２
１０及び２１１からのデータ（ＡＴＭセル）の有効、無
効をセル内の情報有効ビットに基づいて判断し、有効な
データ（ＡＴＭセル）を通過させて折り返しルート形成
回路４００に出力するものである。
０、３３０は、対応する２個のＰＨＯＨ分離回路２００
及び２０１、２１０及び２１１、２００及び２０１、２
１０及び２１１からのデータ（ＡＴＭセル）の有効、無
効をセル内の情報有効ビットに基づいて判断し、有効な
データ（ＡＴＭセル）を通過させて折り返しルート形成
回路４００に出力するものである。
【００６８】図９は、ＡＣＴフィルタ３ｘ０（ｘは０、
１、２、３）の詳細構成を示すブロック図である。
１、２、３）の詳細構成を示すブロック図である。
【００６９】ＡＣＴフィルタ３ｘ０は、０系有効データ
検出回路３０００、１系有効データ検出回路３００１、
バッファ３００２、セレクタ（ＳＥＬ）３００３及びセ
レクタ制御回路３００４からなる。
検出回路３０００、１系有効データ検出回路３００１、
バッファ３００２、セレクタ（ＳＥＬ）３００３及びセ
レクタ制御回路３００４からなる。
【００７０】０系有効データ検出回路３０００及び１系
有効データ検出回路３００１はそれぞれ、自系の入力Ａ
ＴＭセルの有効、無効をセル内の情報有効ビットに基づ
いて判定し、判定結果をセレクタ制御回路３００４に与
えるものであり、判定後のＡＴＭセルをそのまま通過さ
せるものである。
有効データ検出回路３００１はそれぞれ、自系の入力Ａ
ＴＭセルの有効、無効をセル内の情報有効ビットに基づ
いて判定し、判定結果をセレクタ制御回路３００４に与
えるものであり、判定後のＡＴＭセルをそのまま通過さ
せるものである。
【００７１】バッファ３００２には、ＦＩＦＯメモリで
構成されており、１系有効データ検出回路３００１から
出力されたＡＴＭセルをバッファリングするものであ
る。また、蓄積しているＡＴＭセルがある場合には、そ
の旨をセレクタ制御回路３００４に通知するものであ
る。なお、制御線の図示は省略しているが、このバッフ
ァ３００２への書込み指令及び読出し指令もセレクタ制
御回路３００４から与えられるようになされている。
構成されており、１系有効データ検出回路３００１から
出力されたＡＴＭセルをバッファリングするものであ
る。また、蓄積しているＡＴＭセルがある場合には、そ
の旨をセレクタ制御回路３００４に通知するものであ
る。なお、制御線の図示は省略しているが、このバッフ
ァ３００２への書込み指令及び読出し指令もセレクタ制
御回路３００４から与えられるようになされている。
【００７２】セレクタ３００３は、０系有効データ検出
回路３０００及び１系有効データ検出回路３００１から
出力されたＡＴＭセル、並びに、バッファ３００２に蓄
積されている最古のＡＴＭセルのいずれかを、セレクタ
制御回路３００４からの選択制御信号に応じて選択し
て、折り返しルート形成回路４００（図１）に与えるも
のである。
回路３０００及び１系有効データ検出回路３００１から
出力されたＡＴＭセル、並びに、バッファ３００２に蓄
積されている最古のＡＴＭセルのいずれかを、セレクタ
制御回路３００４からの選択制御信号に応じて選択し
て、折り返しルート形成回路４００（図１）に与えるも
のである。
【００７３】セレクタ制御回路３００４には、外部から
選択系固定指示情報が与えられることがあり、選択系固
定指示情報が与えられているか否かにより、セレクタ３
００３に対する選択制御方法を変えるようになされてい
る。
選択系固定指示情報が与えられることがあり、選択系固
定指示情報が与えられているか否かにより、セレクタ３
００３に対する選択制御方法を変えるようになされてい
る。
【００７４】セレクタ制御回路３００４は、選択系固定
指示情報が与えられているときには、その情報が指示す
る系と同じ０系有効データ検出回路３０００又は１系有
効データ検出回路３００１から出力されたＡＴＭセルを
セレクタ３００３が常時選択するようにセレクタ３００
３を制御する。
指示情報が与えられているときには、その情報が指示す
る系と同じ０系有効データ検出回路３０００又は１系有
効データ検出回路３００１から出力されたＡＴＭセルを
セレクタ３００３が常時選択するようにセレクタ３００
３を制御する。
【００７５】なお、冗長系の一方の系を切り離して保守
点検を行なう場合や対向する一方の系のサブ装置に障害
が発生した場合等には、選択系固定指示情報による選択
機能は有用なものである。
点検を行なう場合や対向する一方の系のサブ装置に障害
が発生した場合等には、選択系固定指示情報による選択
機能は有用なものである。
【００７６】セレクタ制御回路３００４は、選択系固定
指示情報が与えられていない場合には、以下のように、
セレクタ３００３を制御する。
指示情報が与えられていない場合には、以下のように、
セレクタ３００３を制御する。
【００７７】(1) ０系有効データ検出回路３０００が有
効セルを検出しており、１系有効データ検出回路３００
１が有効セルを検出していないときには、０系有効デー
タ検出回路３０００の出力ＡＴＭセルをセレクタ３００
３に選択させる。
効セルを検出しており、１系有効データ検出回路３００
１が有効セルを検出していないときには、０系有効デー
タ検出回路３０００の出力ＡＴＭセルをセレクタ３００
３に選択させる。
【００７８】(2) ０系有効データ検出回路３０００が有
効セルを検出しており、かつ、１系有効データ検出回路
３００１が有効セルを検出しているときには、０系有効
データ検出回路３０００の出力ＡＴＭセルをセレクタ３
００３に選択させると共に、１系有効データ検出回路３
００１の出力ＡＴＭセルをバッファ３００２に蓄積させ
る。
効セルを検出しており、かつ、１系有効データ検出回路
３００１が有効セルを検出しているときには、０系有効
データ検出回路３０００の出力ＡＴＭセルをセレクタ３
００３に選択させると共に、１系有効データ検出回路３
００１の出力ＡＴＭセルをバッファ３００２に蓄積させ
る。
【００７９】(3) ０系有効データ検出回路３０００が有
効セルを検出しておらず、１系有効データ検出回路３０
０１が有効セルを検出しているときには、１系有効デー
タ検出回路３００１の出力ＡＴＭセルをバッファ３００
２に蓄積させる。この場合において、バッファ３００２
に既に蓄積されているＡＴＭセルがあれば、蓄積されて
いる最古のＡＴＭセルをバッファ３００２から読出して
セレクタ３００３に選択させる。
効セルを検出しておらず、１系有効データ検出回路３０
０１が有効セルを検出しているときには、１系有効デー
タ検出回路３００１の出力ＡＴＭセルをバッファ３００
２に蓄積させる。この場合において、バッファ３００２
に既に蓄積されているＡＴＭセルがあれば、蓄積されて
いる最古のＡＴＭセルをバッファ３００２から読出して
セレクタ３００３に選択させる。
【００８０】(4) ０系有効データ検出回路３０００が有
効セルを検出しておらず、かつ、１系有効データ検出回
路３００１が有効セルを検出していない場合には、バッ
ファ３００２に既に蓄積されているＡＴＭセルがあるか
を確認し、あれば、蓄積されている最古のＡＴＭセルを
バッファ３００２から読出してセレクタ３００３に選択
させる。
効セルを検出しておらず、かつ、１系有効データ検出回
路３００１が有効セルを検出していない場合には、バッ
ファ３００２に既に蓄積されているＡＴＭセルがあるか
を確認し、あれば、蓄積されている最古のＡＴＭセルを
バッファ３００２から読出してセレクタ３００３に選択
させる。
【００８１】なお、上記(3) の場合の一部の変形とし
て、０系有効データ検出回路３０００が有効セルを検出
しておらず、１系有効データ検出回路３００１が有効セ
ルを検出しているときであって、バッファ３００２にＡ
ＴＭセルが蓄積されていない場合には、バッファ３００
２に蓄積させることなく、１系有効データ検出回路３０
０１の出力ＡＴＭセルをセレクタ３００３に選択させる
ようにしても良い。
て、０系有効データ検出回路３０００が有効セルを検出
しておらず、１系有効データ検出回路３００１が有効セ
ルを検出しているときであって、バッファ３００２にＡ
ＴＭセルが蓄積されていない場合には、バッファ３００
２に蓄積させることなく、１系有効データ検出回路３０
０１の出力ＡＴＭセルをセレクタ３００３に選択させる
ようにしても良い。
【００８２】上述した選択制御を通じて、両系共に有効
なＡＴＭセルが到着した場合には、０系のＡＴＭセルが
直ちに選択出力されると共に、１系のＡＴＭセルはバッ
ファリングにより、０系の有効なＡＴＭセルの到着がな
くなるまで遅延されて選択出力される。ここで、１系の
ＡＴＭセルの順番はＦＩＦＯ機能のバッファリングによ
り補償されている。
なＡＴＭセルが到着した場合には、０系のＡＴＭセルが
直ちに選択出力されると共に、１系のＡＴＭセルはバッ
ファリングにより、０系の有効なＡＴＭセルの到着がな
くなるまで遅延されて選択出力される。ここで、１系の
ＡＴＭセルの順番はＦＩＦＯ機能のバッファリングによ
り補償されている。
【００８３】この実施形態の場合、制御情報等に係るＡ
ＴＭセルは両系で同時に到着することもあり、同時に到
着したからといって一方を廃棄することは妥当でなく、
上述したように、同時に到着したＡＴＭセルを時間をか
えて次段に出力することは有用な機能である。
ＴＭセルは両系で同時に到着することもあり、同時に到
着したからといって一方を廃棄することは妥当でなく、
上述したように、同時に到着したＡＴＭセルを時間をか
えて次段に出力することは有用な機能である。
【００８４】折り返しルート形成回路４００には、タイ
ミング生成回路５００から、受信データのＰＨＯＨ期間
か否かを表すタイミング信号が与えられている。折り返
しルート形成回路４００は、ＰＨＯＨ期間では、上述し
た試験データ処理回路８００、８１０、８２０、８３０
からのデータ（試験データ）を選択して当該サブ装置の
内部に送出する。一方、折り返しルート形成回路４００
は、ＰＨＯＨ期間以外では、ＡＣＴフィルタ３００、３
１０、３２０、３３０からのデータ（ＡＴＭセル）を選
択して当該サブ装置の内部に送出する。
ミング生成回路５００から、受信データのＰＨＯＨ期間
か否かを表すタイミング信号が与えられている。折り返
しルート形成回路４００は、ＰＨＯＨ期間では、上述し
た試験データ処理回路８００、８１０、８２０、８３０
からのデータ（試験データ）を選択して当該サブ装置の
内部に送出する。一方、折り返しルート形成回路４００
は、ＰＨＯＨ期間以外では、ＡＣＴフィルタ３００、３
１０、３２０、３３０からのデータ（ＡＴＭセル）を選
択して当該サブ装置の内部に送出する。
【００８５】従って、図１０に示すように、当該インタ
フェース装置への受信データ（図１０（Ａ））における
ＰＨＯＨが、折り返しルート形成回路４００からの出力
データ（図１０（Ｂ））では試験データに置き換えられ
る。なお、図１０における２種類のデータの位相ずれ
は、折り返しルート形成回路４００に至るまでの処理遅
延を表している。また、図１０においては、図３との同
一部分には同一符号を付して示している。
フェース装置への受信データ（図１０（Ａ））における
ＰＨＯＨが、折り返しルート形成回路４００からの出力
データ（図１０（Ｂ））では試験データに置き換えられ
る。なお、図１０における２種類のデータの位相ずれ
は、折り返しルート形成回路４００に至るまでの処理遅
延を表している。また、図１０においては、図３との同
一部分には同一符号を付して示している。
【００８６】図１１は、２個のサブ装置（ここでは図３
に示したサブ装置Ａ及びＢとする）間及び各サブ装置
Ａ、Ｂの内部におけるＰＨＯＨ期間での情報の流れを示
している。なお、図１１に示す情報の流れは、ＰＨＯＨ
多重回路７００、７０１、７１０、７１１、７２０、７
２１、７３０、７３１を試験データ処理回路８００、８
１０、８２０、８３０の後段側に配置すると共に、ＰＨ
ＯＨ分離回路２００、２０１、２１０、２１１、２２
０、２２１、２３０、２３１を折り返しルート形成回路
４００の前段側に配置していることにより、実現されて
いるものである。
に示したサブ装置Ａ及びＢとする）間及び各サブ装置
Ａ、Ｂの内部におけるＰＨＯＨ期間での情報の流れを示
している。なお、図１１に示す情報の流れは、ＰＨＯＨ
多重回路７００、７０１、７１０、７１１、７２０、７
２１、７３０、７３１を試験データ処理回路８００、８
１０、８２０、８３０の後段側に配置すると共に、ＰＨ
ＯＨ分離回路２００、２０１、２１０、２１１、２２
０、２２１、２３０、２３１を折り返しルート形成回路
４００の前段側に配置していることにより、実現されて
いるものである。
【００８７】ＰＨＯＨ期間では、２個のサブ装置Ａ及び
Ｂのインタフェース装置１０Ａ及び１０Ｂ間では保守情
報が授受され、サブ装置Ａの内部においては、図示しな
い内部処理装置が発生した試験データが制御情報・ユー
ザ主情報の伝送ラインによってインタフェース装置１０
Ａに入力され、この試験データがインタフェース装置１
０Ａで折り返されて図示しない内部処理装置に戻り、同
様に、サブ装置Ｂの内部においては、図示しない内部処
理装置が発生した試験データが制御情報・ユーザ主情報
の伝送ラインによってインタフェース装置１０Ｂに入力
され、この試験データがインタフェース装置１０Ｂで折
り返されて図示しない内部処理装置に戻る。
Ｂのインタフェース装置１０Ａ及び１０Ｂ間では保守情
報が授受され、サブ装置Ａの内部においては、図示しな
い内部処理装置が発生した試験データが制御情報・ユー
ザ主情報の伝送ラインによってインタフェース装置１０
Ａに入力され、この試験データがインタフェース装置１
０Ａで折り返されて図示しない内部処理装置に戻り、同
様に、サブ装置Ｂの内部においては、図示しない内部処
理装置が発生した試験データが制御情報・ユーザ主情報
の伝送ラインによってインタフェース装置１０Ｂに入力
され、この試験データがインタフェース装置１０Ｂで折
り返されて図示しない内部処理装置に戻る。
【００８８】この図１１に示すように、保守情報の授受
に影響を与えることなく、同時に、各サブ装置Ａ、Ｂで
折り返し試験を実行することができる。
に影響を与えることなく、同時に、各サブ装置Ａ、Ｂで
折り返し試験を実行することができる。
【００８９】なお、制御線の図示は省略しているが、外
部からの制御信号により、試験データ処理回路８００、
８１０、８２０、８３０、及び、折り返しルート形成回
路４００がＰＨＯＨ期間以外の期間において常時試験デ
ータの折り返しルートの形成に機能するようにしても良
い。障害発生時の確認などではかかる機能は有効であ
る。
部からの制御信号により、試験データ処理回路８００、
８１０、８２０、８３０、及び、折り返しルート形成回
路４００がＰＨＯＨ期間以外の期間において常時試験デ
ータの折り返しルートの形成に機能するようにしても良
い。障害発生時の確認などではかかる機能は有効であ
る。
【００９０】タイミング生成回路５００は、当該インタ
フェース装置１０に必要な各種のタイミング信号を形成
して、当該インタフェース装置１０の各構成要素に供給
するものである。この実施形態の場合、タイミング生成
回路５００は、モード設定により、２種類の発生方法の
いずれかを選択できるようになされている。第１は、外
部からのタイミング信号に基づいて、各部に供給する各
種のタイミング信号を発生する方法であり、第２は、フ
レーム同期合わせ回路１００、１０１、１１０、１１
１、１２０、１２１、１３０、１３１が検出したマルチ
フレーム同期パターンの位相等に基づいて、各部に供給
する各種のタイミング信号を発生する方法である。第２
の方法は、例えば、当該サブ装置が、対向する上位のサ
ブ装置に従属同期して動作する場合に採用される。
フェース装置１０に必要な各種のタイミング信号を形成
して、当該インタフェース装置１０の各構成要素に供給
するものである。この実施形態の場合、タイミング生成
回路５００は、モード設定により、２種類の発生方法の
いずれかを選択できるようになされている。第１は、外
部からのタイミング信号に基づいて、各部に供給する各
種のタイミング信号を発生する方法であり、第２は、フ
レーム同期合わせ回路１００、１０１、１１０、１１
１、１２０、１２１、１３０、１３１が検出したマルチ
フレーム同期パターンの位相等に基づいて、各部に供給
する各種のタイミング信号を発生する方法である。第２
の方法は、例えば、当該サブ装置が、対向する上位のサ
ブ装置に従属同期して動作する場合に採用される。
【００９１】（Ａ−２）実施形態の動作 次に、以上のような各部からなるインタフェース装置１
０の動作を簡単に説明する。以下では、ＰＨＯＨ期間以
外の期間と、ＰＨＯＨ期間とに場合を分けて説明する。
０の動作を簡単に説明する。以下では、ＰＨＯＨ期間以
外の期間と、ＰＨＯＨ期間とに場合を分けて説明する。
【００９２】セル多重分離回路（図３及び図４参照）か
ら出力された制御情報及びユーザ主情報のＡＴＭセルが
混在（多重）した複数ポートのセル流は、ＰＨＯＨ期間
以外では、対応する試験データ処理回路８００、８１
０、８２０、８３０を通過してＡＣＴ書換回路６００、
６１０、６２０、６３０に到達する。そして、ＡＣＴ書
換回路６００、６１０、６２０、６３０によって、その
ＡＴＭセルがユーザ主情報のＡＴＭセルであって自サブ
装置１０が待機系の場合にはそのＡＴＭセルの情報有効
ビットが無効に書き換えられ、それ以外のＡＴＭセルの
情報有効ビットは有効を維持されて、対応するＰＨＯＨ
多重回路７００、７０１、７１０、７１１、７２０、７
２１、７３０、７３１を通過して、対向する各系のサブ
装置に送出される。
ら出力された制御情報及びユーザ主情報のＡＴＭセルが
混在（多重）した複数ポートのセル流は、ＰＨＯＨ期間
以外では、対応する試験データ処理回路８００、８１
０、８２０、８３０を通過してＡＣＴ書換回路６００、
６１０、６２０、６３０に到達する。そして、ＡＣＴ書
換回路６００、６１０、６２０、６３０によって、その
ＡＴＭセルがユーザ主情報のＡＴＭセルであって自サブ
装置１０が待機系の場合にはそのＡＴＭセルの情報有効
ビットが無効に書き換えられ、それ以外のＡＴＭセルの
情報有効ビットは有効を維持されて、対応するＰＨＯＨ
多重回路７００、７０１、７１０、７１１、７２０、７
２１、７３０、７３１を通過して、対向する各系のサブ
装置に送出される。
【００９３】一方、対向する各系のサブ装置から送信さ
れてきたデータは、対応するフレーム同期合わせ回路１
００、１０１、１１０、１１１、１２０、１２１、１３
０、１３１に与えられ、フレーム同期合わせ回路１０
０、１０１、１１０、１１１、１２０、１２１、１３
０、１３１によって、伝送路側から与えられた複数のデ
ータの位相がフレーム同期パターンに基づいて位相が合
わせられた後、各ＰＨＯＨ分離回路２００、２０１、２
１０、２１１、２２０、２２１、２３０、２３１を通過
して、対応するＡＣＴフィルタ３００、３１０、３２
０、３３０に与えられる。各ＡＣＴフィルタ３００、３
１０、３２０、３３０においては、対応する２個のＰＨ
ＯＨ分離回路２００及び２０１、２１０及び２１１、２
００及び２０１、２１０及び２１１からのデータ（ＡＴ
Ｍセル）の有効、無効が、セル内の情報有効ビットに基
づいて判断され、有効なデータ（ＡＴＭセル）が通過さ
れ、さらに折り返しルート形成回路４００をそのまま通
過して、当該サブ装置の内部側に送出される。
れてきたデータは、対応するフレーム同期合わせ回路１
００、１０１、１１０、１１１、１２０、１２１、１３
０、１３１に与えられ、フレーム同期合わせ回路１０
０、１０１、１１０、１１１、１２０、１２１、１３
０、１３１によって、伝送路側から与えられた複数のデ
ータの位相がフレーム同期パターンに基づいて位相が合
わせられた後、各ＰＨＯＨ分離回路２００、２０１、２
１０、２１１、２２０、２２１、２３０、２３１を通過
して、対応するＡＣＴフィルタ３００、３１０、３２
０、３３０に与えられる。各ＡＣＴフィルタ３００、３
１０、３２０、３３０においては、対応する２個のＰＨ
ＯＨ分離回路２００及び２０１、２１０及び２１１、２
００及び２０１、２１０及び２１１からのデータ（ＡＴ
Ｍセル）の有効、無効が、セル内の情報有効ビットに基
づいて判断され、有効なデータ（ＡＴＭセル）が通過さ
れ、さらに折り返しルート形成回路４００をそのまま通
過して、当該サブ装置の内部側に送出される。
【００９４】ＰＨＯＨ期間では、セル多重分離装置（図
３及び図４参照）側から各ポート用の試験データが当該
インタフェース装置１０に入力される。これら試験デー
タは、対応する試験データ処理回路８００、８１０、８
２０、８３０を介して折り返しルート形成回路４００に
与えられ、折り返しルート形成回路４００において選択
されてセル多重分離装置側に戻る。試験データを発生し
た回路部（図示せず）においては、発生した試験データ
と戻ってきた試験データとの照合を行なう。なお、試験
データを発生した回路部は、図１、図３及び図４では図
示していないが、例えば、セル多重分離回路とインタフ
ェース装置との間や、インタフェース装置の入力段に設
ければ良い。
３及び図４参照）側から各ポート用の試験データが当該
インタフェース装置１０に入力される。これら試験デー
タは、対応する試験データ処理回路８００、８１０、８
２０、８３０を介して折り返しルート形成回路４００に
与えられ、折り返しルート形成回路４００において選択
されてセル多重分離装置側に戻る。試験データを発生し
た回路部（図示せず）においては、発生した試験データ
と戻ってきた試験データとの照合を行なう。なお、試験
データを発生した回路部は、図１、図３及び図４では図
示していないが、例えば、セル多重分離回路とインタフ
ェース装置との間や、インタフェース装置の入力段に設
ければ良い。
【００９５】また、ＰＨＯＨ期間では、ＰＨＯＨ多重回
路７００、７０１、７１０、７１１、７２０、７２１、
７３０、７３１においてそれぞれ、タイミング生成回路
５００からのタイミング信号がＰＨＯＨ期間を示してい
るので、マルチフレーム同期パターンと、保守情報処理
装置（図３、図４参照）からの保守情報とでなるＰＨＯ
Ｈをセル流に多重し、対向する各系のサブ装置に送出す
る。
路７００、７０１、７１０、７１１、７２０、７２１、
７３０、７３１においてそれぞれ、タイミング生成回路
５００からのタイミング信号がＰＨＯＨ期間を示してい
るので、マルチフレーム同期パターンと、保守情報処理
装置（図３、図４参照）からの保守情報とでなるＰＨＯ
Ｈをセル流に多重し、対向する各系のサブ装置に送出す
る。
【００９６】一方、データ受信部のＰＨＯＨ分離回路２
００、２０１、２１０、２１１、２００、２０１、２１
０及び２１１においては、ＰＨＯＨ期間では、各データ
に挿入されている保守情報が分離されて、図示しない保
守情報処理装置（図３及び図４参照）に出力される。
００、２０１、２１０、２１１、２００、２０１、２１
０及び２１１においては、ＰＨＯＨ期間では、各データ
に挿入されている保守情報が分離されて、図示しない保
守情報処理装置（図３及び図４参照）に出力される。
【００９７】（Ａ−３）実施形態の効果 上記実施形態のＡＴＭインタフェース装置及びＡＴＭ交
換装置によれば、以下の効果を奏することができる。
換装置によれば、以下の効果を奏することができる。
【００９８】(1) 複数のＡＴＭセルが挿入し得る期間を
マルチフレームとして保守情報の授受を可能としたの
で、サブ装置間を結ぶ同一の伝達ライン（信号線）で、
制御情報、ユーザ主情報及び保守情報を授受でき、各情
報毎の信号線を用意する必要がなく、ＡＴＭ交換装置全
体としての信号線の敷設量を最小限に止めることができ
る。また、タイミング信号も、マルチフレーム構成の同
期パターンに基づいて形成するようにしたので、又は、
サブ装置毎に発生するようにしたので、そのための信号
線も省略することができる。
マルチフレームとして保守情報の授受を可能としたの
で、サブ装置間を結ぶ同一の伝達ライン（信号線）で、
制御情報、ユーザ主情報及び保守情報を授受でき、各情
報毎の信号線を用意する必要がなく、ＡＴＭ交換装置全
体としての信号線の敷設量を最小限に止めることができ
る。また、タイミング信号も、マルチフレーム構成の同
期パターンに基づいて形成するようにしたので、又は、
サブ装置毎に発生するようにしたので、そのための信号
線も省略することができる。
【００９９】ＡＴＭ交換装置のような多くのサブ装置を
有し、増設等が頻繁に行なわれる装置では、信号線の敷
設量が少ないことの意義は大きい。
有し、増設等が頻繁に行なわれる装置では、信号線の敷
設量が少ないことの意義は大きい。
【０１００】(2) ＡＴＭインタフェース装置が、２種類
のインタフェース速度の比に応じたポート数を有する構
成としたので、この実施形態のＡＴＭインタフェース装
置を有するサブ装置間は、異なる速度のハイアラーキに
従うものであっても接続でき、伝達ルートの設計時に信
号の速度差を考慮する必要がない。
のインタフェース速度の比に応じたポート数を有する構
成としたので、この実施形態のＡＴＭインタフェース装
置を有するサブ装置間は、異なる速度のハイアラーキに
従うものであっても接続でき、伝達ルートの設計時に信
号の速度差を考慮する必要がない。
【０１０１】また、各サブ装置が同一のインタフェース
装置（ＩＣ又はパッケージでなる）を利用可能となり、
これにより、インタフェース装置、ひいてはＡＴＭ交換
装置の製造コストを削減することができる。例えば、図
４のサブ装置Ｘ、Ｙ、Ｚ、Ｗであっても、図１に示した
インタフェース装置を適用でき、この場合にはポート１
〜３の非接続とすることにより、上記効果を得ることが
できる。
装置（ＩＣ又はパッケージでなる）を利用可能となり、
これにより、インタフェース装置、ひいてはＡＴＭ交換
装置の製造コストを削減することができる。例えば、図
４のサブ装置Ｘ、Ｙ、Ｚ、Ｗであっても、図１に示した
インタフェース装置を適用でき、この場合にはポート１
〜３の非接続とすることにより、上記効果を得ることが
できる。
【０１０２】(3) ２重化冗長構成を採用していても、待
機系のサブ装置から対向するサブ装置に確実に転送した
い情報の転送を実行することができる。すなわち、保守
情報については、ＰＨＯＨ期間に挿入しているので確実
に転送することができる。制御情報については、そのＡ
ＴＭセルの情報有効ビットを有効なままとして転送する
ので、また、受信側においてＡＣＴフィルタの機能によ
り、両系から有効なＡＴＭセルが同時に到着してもそれ
を時間をずらして内部に取り込むようにしたので、確実
に転送することができる。
機系のサブ装置から対向するサブ装置に確実に転送した
い情報の転送を実行することができる。すなわち、保守
情報については、ＰＨＯＨ期間に挿入しているので確実
に転送することができる。制御情報については、そのＡ
ＴＭセルの情報有効ビットを有効なままとして転送する
ので、また、受信側においてＡＣＴフィルタの機能によ
り、両系から有効なＡＴＭセルが同時に到着してもそれ
を時間をずらして内部に取り込むようにしたので、確実
に転送することができる。
【０１０３】(4) 試験データ処理回路及び折り返しルー
ト形成回路を設けて、マルチフレームのＰＨＯＨ期間で
は、サブ装置内での折り返し試験を実行するようにした
ので、マルチフレーム周期でサブ装置の状態をチェック
することができ、しかも、その試験が、サブ装置間の制
御情報、ユーザ主情報及び保守情報の授受に影響を与え
ることがない。
ト形成回路を設けて、マルチフレームのＰＨＯＨ期間で
は、サブ装置内での折り返し試験を実行するようにした
ので、マルチフレーム周期でサブ装置の状態をチェック
することができ、しかも、その試験が、サブ装置間の制
御情報、ユーザ主情報及び保守情報の授受に影響を与え
ることがない。
【０１０４】（Ｂ）他の実施形態 本発明は、上記実施形態のものに限定されるものではな
い。上記説明においても、実施形態を変形した他の実施
形態についても言及したが、さらに、以下のような他の
実施形態を挙げることもできる。
い。上記説明においても、実施形態を変形した他の実施
形態についても言及したが、さらに、以下のような他の
実施形態を挙げることもできる。
【０１０５】(1) 上記実施形態においては、マルチフレ
ーム周期が５００μｓ（インタフェース速度が１５５Ｍ
ｂｐｓの場合には１８０セル期間、インタフェース速度
が６２２Ｍｂｐｓの場合には７２０セル期間）でなるも
のを示したが、この周期に限定されるものではない。ま
た、ＰＨＯＨ期間も、上記実施形態のもの（インタフェ
ース速度が１５５Ｍｂｐｓの場合には１セル期間、イン
タフェース速度が６２２Ｍｂｐｓの場合には４セル期
間）に限定されるものではない。
ーム周期が５００μｓ（インタフェース速度が１５５Ｍ
ｂｐｓの場合には１８０セル期間、インタフェース速度
が６２２Ｍｂｐｓの場合には７２０セル期間）でなるも
のを示したが、この周期に限定されるものではない。ま
た、ＰＨＯＨ期間も、上記実施形態のもの（インタフェ
ース速度が１５５Ｍｂｐｓの場合には１セル期間、イン
タフェース速度が６２２Ｍｂｐｓの場合には４セル期
間）に限定されるものではない。
【０１０６】(2) 上記実施形態においては、２重化冗長
構成のＡＴＭ交換装置を示したが、冗長構成を採用して
いない装置に対しても本発明を適用でき、また、３重化
以上の冗長構成を採用している装置に対しても本発明を
適用できる。さらには、サブ装置の組み合わせによっ
て、１重化、２重化が異なる装置に対しても本発明を適
用することができる。
構成のＡＴＭ交換装置を示したが、冗長構成を採用して
いない装置に対しても本発明を適用でき、また、３重化
以上の冗長構成を採用している装置に対しても本発明を
適用できる。さらには、サブ装置の組み合わせによっ
て、１重化、２重化が異なる装置に対しても本発明を適
用することができる。
【０１０７】(3) 上記実施形態においては、インタフェ
ース速度が１５５Ｍｂｐｓと６２２Ｍｂｐｓとである装
置を示したが、他の２種類のインタフェース速度に対応
する装置に対しても本発明を適用できる。また、３種類
以上のインタフェース速度に対応する装置に対しても本
発明を適用することができる。この場合のポート数は、
最小速度と複数の他の速度との比の最小公倍数に選定す
れば良い。
ース速度が１５５Ｍｂｐｓと６２２Ｍｂｐｓとである装
置を示したが、他の２種類のインタフェース速度に対応
する装置に対しても本発明を適用できる。また、３種類
以上のインタフェース速度に対応する装置に対しても本
発明を適用することができる。この場合のポート数は、
最小速度と複数の他の速度との比の最小公倍数に選定す
れば良い。
【０１０８】(4) 上記実施形態のＡＣＴフィルタにおい
ては、１系のＡＴＭセルをバッファリングするものを示
したが、その時点で待機系側のＡＴＭセルをバッファリ
ングするようにしても良い。
ては、１系のＡＴＭセルをバッファリングするものを示
したが、その時点で待機系側のＡＴＭセルをバッファリ
ングするようにしても良い。
【０１０９】(5) 上記実施形態においては、本発明をＡ
ＴＭ交換装置に適用したものを示したが、複数のサブ装
置間を接続して構成される他のＡＴＭ伝送装置に本発明
を適用することができる。
ＴＭ交換装置に適用したものを示したが、複数のサブ装
置間を接続して構成される他のＡＴＭ伝送装置に本発明
を適用することができる。
【０１１０】(6) 上記実施形態においては、一つの装置
を構成する２個のサブ装置間のＡＴＭセルの伝送に適用
したものを示したが、独立した２個の装置間のＡＴＭセ
ルの伝送にも本発明を適用できる。本発明でいうＡＴＭ
伝送装置は、上述したサブ装置も、独立した装置も該当
するものとする。
を構成する２個のサブ装置間のＡＴＭセルの伝送に適用
したものを示したが、独立した２個の装置間のＡＴＭセ
ルの伝送にも本発明を適用できる。本発明でいうＡＴＭ
伝送装置は、上述したサブ装置も、独立した装置も該当
するものとする。
【０１１１】(7) 上記実施形態においては、折返し試験
を各ＰＨＯＨ期間毎に行なうものを示したが、それより
長い周期毎（数回のＰＨＯＨ期間に１回）に試験を行な
うようにしても良い。
を各ＰＨＯＨ期間毎に行なうものを示したが、それより
長い周期毎（数回のＰＨＯＨ期間に１回）に試験を行な
うようにしても良い。
【０１１２】
【発明の効果】以上のように、第１の本発明のＡＴＭ伝
送装置によれば、ＡＴＭセルの伝送にマルチフレームの
概念を導入し、そのオーバヘッドに保守情報を含めて伝
送するようにしたので、保守情報の伝送用の専用ライン
を不要にできる。
送装置によれば、ＡＴＭセルの伝送にマルチフレームの
概念を導入し、そのオーバヘッドに保守情報を含めて伝
送するようにしたので、保守情報の伝送用の専用ライン
を不要にできる。
【０１１３】また、第２の本発明のＡＴＭ伝送装置によ
れば、対向するＡＴＭ伝送装置として接続可能な複数種
類のＡＴＭ伝送装置のうちの最小のインタフェース速度
と他のインタフェース速度との１又は複数の比の最小公
倍数に等しい数の同一構成の並列処理構成部をインタフ
ェース手段に設けるようにしたので、インタフェース速
度に関係なく、任意のＡＴＭ伝送装置を対向する装置と
して接続することができる。
れば、対向するＡＴＭ伝送装置として接続可能な複数種
類のＡＴＭ伝送装置のうちの最小のインタフェース速度
と他のインタフェース速度との１又は複数の比の最小公
倍数に等しい数の同一構成の並列処理構成部をインタフ
ェース手段に設けるようにしたので、インタフェース速
度に関係なく、任意のＡＴＭ伝送装置を対向する装置と
して接続することができる。
【０１１４】さらに、第３の本発明のＡＴＭ伝送装置に
よれば、対向する運用系及び待機系のＡＴＭ伝送装置か
らのマルチフレームの複数の受信データに対して、挿入
されているマルチフレーム同期パターンに基づいて、フ
レーム位相整合を行ない、その後、マルチフレームの受
信データからＡＴＭセルを取り出すようにしたので、対
向する冗長構成の複数のＡＴＭ伝送装置からの受信デー
タ（ＡＴＭセル）を同期（フレーム位相整合）して内部
に取り込むことができ、位相ずれのために一部の系から
の受信ＡＴＭセルを廃棄するようなことを防止すること
ができる。
よれば、対向する運用系及び待機系のＡＴＭ伝送装置か
らのマルチフレームの複数の受信データに対して、挿入
されているマルチフレーム同期パターンに基づいて、フ
レーム位相整合を行ない、その後、マルチフレームの受
信データからＡＴＭセルを取り出すようにしたので、対
向する冗長構成の複数のＡＴＭ伝送装置からの受信デー
タ（ＡＴＭセル）を同期（フレーム位相整合）して内部
に取り込むことができ、位相ずれのために一部の系から
の受信ＡＴＭセルを廃棄するようなことを防止すること
ができる。
【０１１５】さらにまた、第４の本発明のＡＴＭ伝送装
置によれば、送信するＡＴＭセルの情報有効ビットを、
そのＡＴＭセルの種類及び自己ＡＴＭ伝送装置が運用系
か待機系かに応じて有効又は無効に設定する情報有効ビ
ット操作手段と、対向する運用系及び待機系のＡＴＭ伝
送装置からのＡＴＭセルを、その情報有効ビットの無効
な場合に廃棄すると共に、対向する運用系及び待機系の
ＡＴＭ伝送装置から同時に到来した複数のＡＴＭセルが
共に有効なものであるときに、それらのＡＴＭセルを時
間をかえて出力させる受信ＡＴＭセル通過制御手段とを
備えるので、待機系の対向するＡＴＭ伝送装置からのＡ
ＴＭセルであっても、必要ならば、それを内部に取り込
むことができる。
置によれば、送信するＡＴＭセルの情報有効ビットを、
そのＡＴＭセルの種類及び自己ＡＴＭ伝送装置が運用系
か待機系かに応じて有効又は無効に設定する情報有効ビ
ット操作手段と、対向する運用系及び待機系のＡＴＭ伝
送装置からのＡＴＭセルを、その情報有効ビットの無効
な場合に廃棄すると共に、対向する運用系及び待機系の
ＡＴＭ伝送装置から同時に到来した複数のＡＴＭセルが
共に有効なものであるときに、それらのＡＴＭセルを時
間をかえて出力させる受信ＡＴＭセル通過制御手段とを
備えるので、待機系の対向するＡＴＭ伝送装置からのＡ
ＴＭセルであっても、必要ならば、それを内部に取り込
むことができる。
【図１】実施形態のインタフェース回路の詳細構成を示
すブロック図である。
すブロック図である。
【図２】従来のＡＴＭ交換装置の課題の説明図である。
【図３】実施形態のＡＴＭ交換装置のサブ装置間の第１
の接続例を示すブロック図である。
の接続例を示すブロック図である。
【図４】実施形態のＡＴＭ交換装置のサブ装置間の第２
の接続例を示すブロック図である。
の接続例を示すブロック図である。
【図５】図１のＡＣＴ書換回路の書換論理の説明図であ
る。
る。
【図６】実施形態が採用しているマルチフレームの概略
フォーマット図である。
フォーマット図である。
【図７】実施形態が採用しているマルチフレームの詳細
フォーマット図である。
フォーマット図である。
【図８】図１のフレーム同期合わせ回路の整合動作する
ポートの説明図である。
ポートの説明図である。
【図９】図１のＡＣＴフィルタの詳細構成を示すブロッ
ク図である。
ク図である。
【図１０】実施形態の折返し試験期間の説明図である。
【図１１】実施形態のＰＨＯＨ期間での情報の流れの説
明図である。
明図である。
１０、１０Ａ、１０Ｂ、１０Ｗ…インタフェース回路、 ２０Ａ、２０Ｂ、２０Ｗ…セル多重分離回路 ３０Ａ、３０Ｂ、３０Ｗ…制御情報処理回路、 ４０Ａ、４０Ｂ、４０Ｗ…保守情報処理回路、 ５０Ａ、５０Ｂ、５０Ｗ…制御装置、 １００、１０１、１１０、１１１、１２０、１２１、１
３０、１３１…フレーム同期合わせ回路、 ２００、２０１、２１０、２１１、２２０、２２１、２
３０、２３１…ＰＨＯＨ分離回路、 ３００、３１０、３２０、３３０…ＡＣＴフィルタ、 ４００…折り返しルート形成回路、 ６００、６１０、６２０、６３０…ＡＣＴ（運用系情
報）書換回路、 ７００、７０１、７１０、７１１、７２０、７２１、７
３０、７３１…ＰＨＯＨ（物理オーバヘッド）多重回
路、 ８００、８１０、８２０、８３０…試験データ処理回
路。
３０、１３１…フレーム同期合わせ回路、 ２００、２０１、２１０、２１１、２２０、２２１、２
３０、２３１…ＰＨＯＨ分離回路、 ３００、３１０、３２０、３３０…ＡＣＴフィルタ、 ４００…折り返しルート形成回路、 ６００、６１０、６２０、６３０…ＡＣＴ（運用系情
報）書換回路、 ７００、７０１、７１０、７１１、７２０、７２１、７
３０、７３１…ＰＨＯＨ（物理オーバヘッド）多重回
路、 ８００、８１０、８２０、８３０…試験データ処理回
路。
Claims (7)
- 【請求項１】 ＡＴＭセルを対向するＡＴＭ伝送装置と
授受するＡＴＭ伝送装置において、 対向するＡＴＭ伝送装置に送出する保守情報を発生する
と共に、対向するＡＴＭ伝送装置からの保守情報を取り
込んで処理する保守情報処理手段と、 対向するＡＴＭ伝送装置とのインタフェースを行なうイ
ンタフェース手段とを備え、 このインタフェース手段が、 マルチフレーム同期パターンと保守情報とを挿入するオ
ーバヘッド期間と、情報フィールド期間とでなる、ＡＴ
Ｍセル期間の整数倍の期間を周期とするマルチフレーム
を、外部から与えられた送信用のＡＴＭセルをマルチフ
レームの情報フィールドに挿入すると共に、上記保守情
報処理手段からの保守情報をマルチフレームのオーバヘ
ッド期間に挿入して、組立てて対向するＡＴＭ伝送装置
に送出するデータ送信部と、 対向するＡＴＭ伝送装置からのマルチフレームの受信デ
ータをＡＴＭセルと保守情報とに分離し、保守情報を上
記保守情報処理手段に与えるデータ受信部とを備えるこ
とを特徴とするＡＴＭ伝送装置。 - 【請求項２】 受信データのマルチフレーム同期パター
ンに基づいて、当該ＡＴＭ伝送装置で用いる各種タイミ
ング信号を生成するタイミング生成手段を、さらに備え
ることを特徴とする請求項１に記載のＡＴＭ伝送装置。 - 【請求項３】 受信データの期間がマルチフレームのオ
ーバヘッド期間にあるときに、自己ＡＴＭ伝送装置の折
り返し試験を行なう、対向するＡＴＭ伝送装置との保守
情報の授受に影響を与えない位置に配置された折返し試
験手段をさらに有することを特徴とする請求項１又は２
に記載のＡＴＭ伝送装置。 - 【請求項４】 ＡＴＭセルを対向するＡＴＭ伝送装置に
送信するデータ送信部と、対向するＡＴＭ伝送装置から
のＡＴＭセルを受信するデータ受信部とを有するインタ
フェース手段を有するＡＴＭ伝送装置において、 上記インタフェース手段のデータ送信部及びデータ受信
部のそれぞれが、対向するＡＴＭ伝送装置として接続可
能な複数種類のＡＴＭ伝送装置のうちの最小のインタフ
ェース速度と他のインタフェース速度との１又は複数の
比の最小公倍数に等しい数の同一構成の並列処理構成部
を備えると共に、 上記データ送信部の各並列処理構成部に最小のインタフ
ェース速度に従っている送信用のＡＴＭセルを与えると
共に、上記データ受信部の各並列処理構成部から最小の
インタフェース速度に従っている受信したＡＴＭセルを
取り込むＡＴＭセル送出取込手段を有することを特徴と
するＡＴＭ伝送装置。 - 【請求項５】 ＡＴＭセルを対向するＡＴＭ伝送装置と
授受する、対向するＡＴＭ伝送装置とのインタフェース
を行なうインタフェース手段とを有する冗長構成におけ
る運用系又は待機系のいずれかとなるＡＴＭ伝送装置に
おいて、 上記インタフェース手段が、 少なくともマルチフレーム同期パターンが挿入されるオ
ーバヘッド期間と、情報フィールド期間とでなる、ＡＴ
Ｍセル期間の整数倍の期間を周期とするマルチフレーム
により、外部から与えられた送信用のＡＴＭセルを対向
するＡＴＭ伝送装置に送出するデータ送信部と、 対向する運用系及び待機系のＡＴＭ伝送装置からのマル
チフレームの複数の受信データに対して、挿入されてい
るマルチフレーム同期パターンに基づいて、フレーム位
相整合を行ない、その後、マルチフレームの受信データ
からＡＴＭセルを取り出すデータ受信部とを備えること
を特徴とするＡＴＭ伝送装置。 - 【請求項６】 ＡＴＭセルを対向するＡＴＭ伝送装置と
授受する冗長構成における運用系又は待機系のいずれか
となるＡＴＭ伝送装置において、 送信するＡＴＭセルの情報有効ビットを、そのＡＴＭセ
ルの種類及び自己ＡＴＭ伝送装置が運用系か待機系かに
応じて有効又は無効に設定する情報有効ビット操作手段
と、 対向する運用系及び待機系のＡＴＭ伝送装置からのＡＴ
Ｍセルを、その情報有効ビットの無効な場合に廃棄する
と共に、対向する運用系及び待機系のＡＴＭ伝送装置か
ら同時に到来した複数のＡＴＭセルが共に有効なもので
あるときに、それらのＡＴＭセルを時間をかえて出力さ
せる受信ＡＴＭセル通過制御手段とを備えることを特徴
とするＡＴＭ伝送装置。 - 【請求項７】 上記受信ＡＴＭセル通過制御手段が、外
部から系固定情報が与えられたとき、その系固定情報が
指示する対向する系のＡＴＭ伝送装置からの有効なＡＴ
Ｍセルだけを通過させることを特徴とする請求項６に記
載のＡＴＭ伝送装置。
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