JPH10271404A - 映像信号処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 ２画面表示映像信号処理回路の信号処理回路
において、時間的前後関係が変化する場合にも、２つの
映像信号の時間的ずれを補償するように２画面合成表示
ができる映像信号処理回路を得る。 【解決手段】 ２系統の映像信号を合成して１画面に表
示する映像信号処理回路において、２系統の映像信号の
時間的前後関係が変化する場合に、特定のフィールド期
間は、フィールドメモリ２４，２５の書き込みアドレス
は進んでいる方の水平同期信号及び垂直同期信号から作
成し、読み出しアドレスは遅れている方の水平同期信号
及び垂直同期信号から作成したアドレスから相対的に１
ライン分ずらせるように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数の映像信号
を合成して１画面として表示するための映像信号処理回
路に関する。

【０００２】

【従来の技術】従来、このような映像信号処理回路とし
て、例えば特開平８−９２８６号公報に開示されたもの
がある。

【０００３】図４は、上記公報に記載された映像信号処
理回路の構成を示すブロック図である。

【０００４】図において、１は第１の輝度信号（以下、
Ｙ信号と略す。）の入力端子、２は第１のＲ−Ｙ信号の
入力端子、３は第１のＢ−Ｙ信号の入力端子、４は第１
のマルチプレクサ、５は第１の同期分離回路、６は第１
のＡ／Ｄ変換回路、７は第２のＡ／Ｄ変換回路、８は第
２のＹ信号の入力端子、９は第２のＲ−Ｙ信号の入力端
子、１０は第２のＢ−Ｙ信号の入力端子、１１は第２の
マルチプレクサ、１２は第２の同期分離回路、１３は第
３のＡ／Ｄ変換回路、１４は第４のＡ／Ｄ変換回路、１
５は時間的前後関係検出回路、１６は第１の選択回路、
１７は第２の選択回路、１８は第３の選択回路、１９は
制御回路、２０は第１のラインメモリ、２１は第２のラ
インメモリ、２２は第３のラインメモリ、２３は第４の
ラインメモリ、２４は第１のフィールドメモリ、２５は
第２のフィールドメモリ、２６は第４の選択回路、２７
は第１のＤ／Ａ変換回路、２８はＹ信号の出力端子、２
９は第５の選択回路、３０はＳ／Ｐ変換回路、３１は第
２のＤ／Ａ変換回路、３２は第３のＤ／Ａ変換回路、３
３はＲ−Ｙ信号の出力端子、３４はＢ−Ｙ信号の出力端
子、３５はマイコン回路である。

【０００５】図５は上記映像信号処理回路に用いられる
フィールドメモリ２４，２５の構成を示すブロック図で
ある。

【０００６】図において、５１はデジタルデータの入力
端子、５２はＩＥ（Input Enable）の入力端子、５３は
ＷＥ（Write Enable）の入力端子、５４はＲＳＴＷ（Re
setWrite）の入力端子、５５はＷＣＫ（Write Clock）
の入力端子、５６は入力バッファ、５７は書き込み制御
回路、５８は書き込みレジスタ、５９はメモリアレイ、
６０は読み出しレジスタ、６１は出力バッファ、６２は
読み出し制御回路、６３はディジタルデータの出力端
子、６４はＯＥ（Output Enable）の入力端子、６５は
ＲＥ（Read Enable）の入力端子、６６はＲＳＴＲ（Res
et Read）の入力端子、６７はＲＣＫ（Read Clock）の
入力端子である。

【０００７】このフィールドメモリの特徴は、非同期で
かつ独立したクロックで書き込み及び読み出し操作が可
能なＦＩＦＯ（First-In First-Out）動作を行うシリア
ルアクセスメモリであることである。図５に示す映像信
号処理回路は、書き込み操作と読み出し操作を非同期に
実現できる。このようなフィールドメモリを利用するこ
とにより、２種類の映像信号の時間的ずれを解消して、
２画面を合成することができる。

【０００８】次に、動作について説明する。テレビジョ
ン受像機に内蔵されたテレビチューナで受信された複合
映像信号はＹＣ分離回路、色復調回路を通過して一組の
Ｙ信号、Ｒ−Ｙ信号、Ｂ−Ｙ信号が得られる。テレビチ
ューナ、ＹＣ分離回路、色復調回路が２系統内蔵されて
いれば同時に２チャンネルの放送を受信し、表示するこ
とができる。

【０００９】また、ＶＴＲなどの外部信号源から複合映
像信号が入力された場合にはＹＣ分離回路、色復調回路
を通過し、またＹ／Ｃ信号が入力された場合には色復調
回路を通過して一組のＹ信号、Ｒ−Ｙ信号、Ｂ−Ｙ信号
が得られる。

【００１０】これら様々な経路から得られる２組のＹ信
号、Ｒ−Ｙ信号、Ｂ−Ｙ信号を同時に画面に表示する場
合、一方の画面を他方の画面に重ね合わせて小さく表示
するピクチャーインピクチャーや、特開平８−９２８６
号公報に示されるような２画面表示機能などが既に実現
されている。

【００１１】図４において、２系統の映像信号のうち第
１の映像信号は入力端子１，２，３に、第２の映像信号
は入力端子８，９，１０に入力される。入力端子１，
２，３に第１のＹ信号、Ｒ−Ｙ信号、Ｂ−Ｙ信号が、入
力端子８，９，１０に第２のＹ信号、Ｒ−Ｙ信号、Ｂ−
Ｙ信号がそれぞれ入力されると、Ｒ−Ｙ信号、Ｂ−Ｙ信
号はマルチプレクサ４，１１でそれぞれ時分割多重され
て（以下、時分割多重されたＲ−Ｙ信号、Ｂ−Ｙ信号を
多重色差信号と呼ぶ。）Ａ／Ｄ変換回路７，１４に出力
され、第１のＹ信号、第２のＹ信号は、同期分離回路
５，１２及びＡ／Ｄ変換回路６，１３に出力される。

【００１２】Ａ／Ｄ変換回路６，７は、それぞれ第１の
Ｙ信号、多重色差信号を量子化し、Ａ／Ｄ変換回路１
３，１４はそれぞれ第２のＹ信号、多重色差信号を量子
化する。

【００１３】同期分離回路５，１２では、それぞれ第１
のＹ信号、第２のＹ信号から同期信号を分離し、分離し
た同期信号をそれぞれ時間的前後関係検出回路１５及び
選択回路１８に出力する。

【００１４】同期分離回路５，１２からの２系統の同期
信号が時間的前後関係検出回路１５に入力されると、時
間的前後関係検出回路１５は第１、第２のいずれの入力
信号が時間的に先行しているかを判断する。

【００１５】選択回路１６，１７，１８では、時間的前
後関係検出回路１５の出力を基にそれぞれ２組のＹ信
号、多重色差信号、同期信号をラインメモリ２０〜２３
側かフィールドメモリ２４，２５かどちらかに書き込む
かを切り換える。先行している方のＹ信号はフィールド
メモリ２５に入力され、先行している方の多重色差信号
はフィールドメモリ２４に入力される。一方、後行して
いる方のＹ信号はラインメモリ２２，２３に入力され、
後行している方の多重色差信号はラインメモリ２０，２
１に入力される。

【００１６】ラインメモリ２２，２３とフィールドメモ
リ２５に書き込まれた２系統のＹ信号は、それぞれ水平
方向に１／２圧縮されて、後行している方の同期信号に
合わせてラインメモリ、フィールドメモリから読み出さ
れる。

【００１７】読み出された２系統のＹ信号は、選択回路
２６で合成され、Ｄ／Ａ変換回路２７でアナログ信号に
変換されて出力端子２８から出力される。

【００１８】ラインメモリ２０，２１とフィールドメモ
リ２４に書き込まれた２系統の多重色差信号は、それぞ
れ水平方向に１／２圧縮されて、後行している方の同期
信号に合わせてラインメモリ、フィールドメモリから読
み出される。読み出された２系統の多重色差信号は、選
択回路２９で合成された後、Ｓ／Ｐ変換回路３０でＲ−
Ｙ信号とＢ−Ｙ信号に分離されて、それぞれＤ／Ａ変換
回路３１，３２でアナログ信号に変換されて出力端子３
３，３４から出力される。

【００１９】マイコン３５は、２系統の映像信号を合成
するか否か、また合成する場合にはそれぞれどのような
画面サイズで合成するかを示す命令を出力し、制御回路
１９はその命令を受けてラインメモリ２０〜２３、フィ
ールドメモリ２４，２５及び選択回路２６，２９を制御
する。

【００２０】上記映像信号処理回路は、例えば図５に示
したような書き込み操作と読み出し操作を非同期に実現
できるフィールドメモリを利用することにより、２種類
の映像信号の時間的ずれを解消して、２画面を合成する
ことができる。

【００２１】次に、上記フィールドメモリの動作につい
て説明する。

【００２２】図５において、書き込み制御回路５７はＷ
ＣＫが一定の周期で連続的に入力されていた場合には、
ＲＳＴＷによって書き込みアドレスがリセットされ、Ｗ
Ｅ及びＩＥが能動的な極性の時のみ、書き込みアドレス
がインクリメントしながら書き込み動作を行う。同様
に、読み出し制御回路６２はＲＣＫが一定の周期で連続
的に入力されていた場合には、ＲＳＴＲによって読み出
しアドレスがリセットされ、ＲＥ及びＯＥが能動的な極
性の時のみ、読み出しアドレスがインクリメントしなが
ら読み出し動作を行う。

【００２３】図６は上記映像信号処理回路のフィールド
メモリの制御方法を示すタイミングチャートであり、図
６に示す例は、第１の映像信号が第２の映像信号に対し
て相対的に大きく進んでいる状態を示している。

【００２４】図において、ＶＤ１は第１の映像信号から
分離された垂直同期信号、ＶＤ２は第２の映像信号から
分離された垂直同期信号、ＷＥ（Write Enable）は第１
及び第２のフィールドメモリの書き込みイネーブル信
号、ＲＥ（Read Enable）は第１及び第２のフィールド
メモリの読み出しイネーブル信号、ΗＤ１は第１の映像
信号から分離された水平同期信号、ΗＤ２は第２の映像
信号から分離された水平同期信号である。

【００２５】この場合、時間的に進んでいる第１の映像
信号を第１の映像信号に同期してフィールドメモリに書
き込み、第２の映像信号に同期して読み出す。したがっ
て、ＷＥはＶＤ１に同期してかつ第１の映像信号の有効
走査線数分の幅に一致するように作られる。さらに、図
６の要部拡大部に示すようにＷＥを詳細に見るとΗＤ１
に同期してかつ第１の映像信号の水平有効走査期間に一
致するように作られる。この時の書き込みクロック周波
数をｆｓとする。

【００２６】一方、図６に示すようにＲＥはＶＤ２に同
期してかつＷＥと同じ幅になるように作られる。さら
に、図７の要部拡大部に示すようにＲＥを詳細に見ると
ΗＤ２に同期してかつＷＥの半分の幅になるように作ら
れる。この時の読み出しクロック周波数を２ｆｓとす
る。なお、図６の要部拡大部に示すＷＥとＲＥに付して
ある記号は走査線番号であり、書き込みアドレスと読み
出しアドレスがずれていることを示している。ここで、
ｍはＶＤ１とＶＤ２のずれ分を示す走査線数、ｎは任意
の整数である。この時のフィールドメモリの制御信号Ι
Ｅ（Input Enable）、ＯＥ（Output Enable）は図示し
ていないが、それぞれＷＥ、ＲＥと同じ波形の信号を入
力する。

【００２７】このような操作をすることによって、フィ
ールドメモリを用いて２種類の映像信号の時間前後関係
のずれ分を補正することができ、かつ映像を水平方向に
１／２に時間軸圧縮することができる。

【００２８】但し、図５に示すような構成のフィールド
メモリは、一般に書き込みアドレスと読み出しアドレス
との差が、規定値以上である必要があるという仕様上の
制約条件がある。図４に示す映像信号処理回路で、この
ようなフィールドメモリデバイスを使用した場合、２種
類の映像信号の時間的前後関係は連続的に変化し、時間
的前後関係が変化する場合には、上記フィールドメモリ
の仕様上の制約条件外で使用することになりうる。

【００２９】図７は上記映像信号処理回路のフィールド
メモリの制御方法を示すタイミングチャートであり、図
７に示す例は、２種類の映像信号の時間的前後関係が極
めて近くなった場合のフィールドメモリの制御方法を説
明するためのものである。

【００３０】この例では、第１の映像信号と第２の映像
信号との時間的前後関係が極めて近くなったことによ
り、ＷＥとＲＥとがほぼ重なった状態であり、書き込み
アドレスと読み出しアドレスとの差が、規定値以下にな
ってしまう。このような場合、フィールドメモリは２種
類の映像信号の時間ずれを解消するように動作すること
が補償されずに、場合によっては、１フィールド前に書
き込んだ映像データを読み出してしまうことがありう
る。図７の要部拡大部に示すＷＥとＲＥに付してある記
号は走査線番号であり、書き込みアドレスと読み出しア
ドレスがほぼ重なっていることを示している。

【００３１】

【発明が解決しようとする課題】従来の映像信号処理回
路は、以上のように構成されていたので、２種類の映像
信号の時間的前後関係が変化する場合、フィールドメモ
リの仕様上の制約条件外で使用することが生じる可能性
があり、このような場合、画面表示を損なうことが考え
られる。

【００３２】すなわち、このような従来の２画面表示映
像信号を合成して１画面として表示するための映像信号
処理回路では、２種類の映像信号の時間的前後関係を検
出して時間軸変換するためのラインメモリ、フィールド
モメモリの割り当てを決める。

【００３３】通常、２種類の映像信号のフィールド周波
数に微妙な差があることから、２種類の映像信号の時間
的前後関係は時間と共に相対的にずれていき定期的に変
化する。時間的前後関係が変化する時に、フィールドメ
モリのデバイス仕様上、書き込みアドレスと読み出しア
ドレスとの関係が規定値以下の補償されない範囲に入る
ことにより、読み出される映像データが時間的前後検出
回路が検出する時間的ずれ分に一致しない状態となり、
時間的ずれを補償した２画面合成ができない場合がある
という不具合があった。

【００３４】この発明は上記のような問題点を解決する
ためになされたもので、２画面表示映像信号処理回路の
信号処理回路において、時間的前後関係が変化する場合
にも、２つの映像信号の時間的ずれを補償するように２
画面合成表示ができる映像信号処理回路を得ることを目
的とする。

【００３５】

【課題を解決するための手段】請求項１に係る映像信号
処理回路は、第１の映像信号と第２の映像信号から各々
の水平同期信号と垂直同期信号とを分離する同期分離手
段と、各々の水平同期信号と垂直同期信号との関係から
第１の映像信号と第２の映像信号との時間的前後関係を
検出する時間的前後関係検出手段と、第１の映像信号と
第２の映像信号のうち時間的に進んでいる方の映像信号
を少なくとも１フィールド期間の記憶容量をもって書き
込んで時間軸変換するフィールドメモリと、第１の映像
信号と第２の映像信号のうち時間的に遅れている方の映
像信号を書き込んで時間軸変換するラインメモリと、フ
ィールドメモリ及びラインメモリにより時間軸圧縮され
た２種類の映像信号を合成して第３の映像信号として出
力する手段とを備えた映像信号処理回路において、第１
の映像信号と第２の映像信号との時間的前後関係が変化
しない期間には、フィールドメモリの書き込みアドレス
を時間的に進んでいる方の水平同期信号及び垂直同期信
号から作成するとともに、読み出しアドレスを時間的に
遅れている方の水平同期信号及び垂直同期信号から作成
し、第１の映像信号と第２の映像信号との時間的前後関
係が変化する場合には、該変化する時間から所定のフィ
ールド期間は、フィールドメモリの読み出しアドレスを
時間的に遅れている方の垂直同期信号に対して１ライン
の整数倍遅らせて作成するように構成したことを特徴と
するものである。

【００３６】請求項２に係る映像信号処理回路は、第１
の映像信号と第２の映像信号から各々の水平同期信号と
垂直同期信号とを分離する同期分離手段と、各々の水平
同期信号と垂直同期信号との関係から第１の映像信号と
第２の映像信号との時間的前後関係を検出する時間的前
後関係検出手段と、第１の映像信号と第２の映像信号の
うち時間的に進んでいる方の映像信号を少なくとも１フ
ィールド期間の記憶容量をもって書き込んで時間軸変換
するフィールドメモリと、第１の映像信号と第２の映像
信号のうち時間的に遅れている方の映像信号を書き込ん
で時間軸変換するラインメモリと、フィールドメモリ及
びラインメモリにより時間軸圧縮された２種類の映像信
号を合成して第３の映像信号として出力する手段とを備
えた映像信号処理回路において、ラインメモリの出力を
所定時間だけ遅延させる遅延手段を備え、フィールドメ
モリの書き込みアドレスを時間的に進んでいる方の水平
同期信号及び垂直同期信号から作成し、フィールドメモ
リの読み出しアドレスを遅延手段により遅延した時間だ
け遅らせて作成することを特徴とするものである。

【００３７】請求項３に係る映像信号処理回路は、フィ
ールドメモリが、１フィールド期間の記憶容量を有し、
非同期に書き込み及び読み出しが可能なメモリであるこ
とを特徴とするものである。

【００３８】請求項４に係る映像信号処理回路は、フィ
ールドメモリが、非同期でかつ独立したクロックで書き
込み及び読み出し操作が可能なＦＩＦＯ（First-In Fir
st-Out）動作を行うシリアルアクセスメモリであること
を特徴とするものである。

【００３９】請求項５に係る映像信号処理回路は、遅延
手段が、フィールドメモリの仕様で規定される書き込み
アドレスと読み出しアドレスとの時間差以上となるよう
に、ラインメモリの出力を遅延することを特徴とするも
のである。

【００４０】

【発明の実施の形態】以下、添付した図面を参照して、
この発明を具体的に説明する。

【００４１】実施の形態１．図１はこの発明の実施の形
態１に係る映像信号処理回路の構成を示すブロック図で
ある。なお、実施の形態１である映像信号処理回路の説
明にあたり前記図４に示す映像信号処理回路と同一構成
部分には同一符号を付している。

【００４２】図において、１は第１の輝度信号（Ｙ信
号）の入力端子、２は第１のＲ−Ｙ信号の入力端子、３
は第１のＢ−Ｙ信号の入力端子、４は第１のマルチプレ
クサ、５は第１の同期分離回路、６は第１のＡ／Ｄ変換
回路、７は第２のＡ／Ｄ変換回路、８は第２のＹ信号の
入力端子、９は第２のＲ−Ｙ信号の入力端子、１０は第
２のＢ−Ｙ信号の入力端子、１１は第２のマルチプレク
サ、１２は第２の同期分離回路、１３は第３のＡ／Ｄ変
換回路、１４は第４のＡ／Ｄ変換回路、１５は時間的前
後関係検出回路、１６は第１の選択回路、１７は第２の
選択回路、１８は第３の選択回路、２０は第１のライン
メモリ、２１は第２のラインメモリ、２２は第３のライ
ンメモリ、２３は第４のラインメモリ、２４は第１のフ
ィールドメモリ、２５は第２のフィールドメモリ、２６
は第４の選択回路、２７は第１のＤ／Ａ変換回路、２８
はＹ信号の出力端子、２９は第５の選択回路、３０はＳ
／Ｐ変換回路、３１は第２のＤ／Ａ変換回路、３２は第
３のＤ／Ａ変換回路、３３はＲ−Ｙ信号の出力端子、３
４はＢ−Ｙ信号の出力端子、３５は制御回路７０を制御
するマイコン回路、７０は第３の選択回路１８の出力及
び時間的前後関係検出回路１５の出力を基にラインメモ
リ２０〜２３とフィールドメモリ２４，２５を制御する
制御回路である。

【００４３】上記フィールドメモリ２４，２５は、非同
期でかつ独立したクロックで書き込み及び読み出し操作
が可能なＦＩＦＯ動作を行うシリアルアクセスメモリで
あり、前記図５に示すフィールドメモリと同様なものが
使用できる。

【００４４】上記マイコン３５は、２系統の映像信号を
合成するか否か、また合成する場合にはそれぞれどのよ
うな画面サイズで合成するかを示す命令を制御回路７０
に出力する。

【００４５】上記制御回路７０は、マイコン３５からの
命令に従ってラインメモリ２０〜２３、フィールドメモ
リ２４，２５及び選択回路２６，２９を制御する。

【００４６】特に、制御回路７０は、２種類の複合映像
信号またはコンポーネント信号の形態である映像信号の
時間的前後関係が変化する場合には、変化する時間から
所望のフィールド期間だけ、読み出しアドレスを遅れて
いる方の水平同期信号及び垂直同期信号から作成したア
ドレスから相対的に１ライン分の整数倍（ここでは、１
ライン）遅らせて作成することによって、常に書き込み
アドレスと読み出しアドレスとの差が規定値以上となる
ように制御する機能を有する。

【００４７】以下、上述のように構成された映像信号処
理回路の動作を説明する。

【００４８】２系統の映像信号のうち入力端子１，２，
３に第１のＹ信号、Ｒ−Ｙ信号、Ｂ−Ｙ信号が、入力端
子８，９，１０に第２のＹ信号、Ｒ−Ｙ信号、Ｂ−Ｙ信
号がそれぞれ入力されると、Ｒ−Ｙ信号、Ｂ−Ｙ信号は
マルチプレクサ４，１１でそれぞれ時分割多重されてＡ
／Ｄ変換回路７，１４に出力され、第１のＹ信号、第２
のＹ信号は、同期分離回路５，１２及びＡ／Ｄ変換回路
６，１３に出力される。

【００４９】Ａ／Ｄ変換回路６，７は、それぞれ第１の
Ｙ信号、多重色差信号を量子化し、Ａ／Ｄ変換回路１
３，１４はそれぞれ第２のＹ信号、多重色差信号を量子
化する。

【００５０】同期分離回路５，１２では、それぞれ第１
のＹ信号、第２のＹ信号から同期信号を分離し、分離し
た同期信号をそれぞれ時間的前後関係検出回路１５及び
選択回路１８に出力する。

【００５１】同期分離回路５，１２からの２系統の同期
信号が時間的前後関係検出回路１５に入力されると、時
間的前後関係検出回路１５は第１、第２のいずれの入力
信号が時間的に先行しているかを判断する。

【００５２】選択回路１６，１７，１８では、時間的前
後関係検出回路１５の出力を基にそれぞれ２組のＹ信
号、多重色差信号、同期信号をラインメモリ２０〜２３
側かフィールドメモリ２４，２５かどちらかに書き込む
かを切り換える。先行している方のＹ信号はフィールド
メモリ２５に入力され、先行している方の多重色差信号
はフィールドメモリ２４に入力される。一方、後行して
いる方のＹ信号はラインメモリ２２，２３に入力され、
後行している方の多重色差信号はラインメモリ２０，２
１に入力される。

【００５３】このとき、制御回路７０では、時間的前後
関係検出回路１５の出力を基に第１の映像信号と第２の
映像信号との時間的前後関係が変化する場合には、変化
する時間から所望のフィールド期間だけ、フィールドメ
モリ２４，２５の読み出しアドレスを、遅れている方の
水平同期信号及び垂直同期信号から作成したアドレスに
対して１ラインの整数倍だけ遅らせて作成するように制
御する。したがって、フィールドメモリ２４，２５では
常に書き込みアドレスと読み出しアドレスとの差が規定
値以上となるように制御される。

【００５４】ラインメモリ２２，２３とフィールドメモ
リ２５に書き込まれた２系統のＹ信号は、それぞれ水平
方向に１／２圧縮されて、後行している方の同期信号に
合わせてラインメモリ、フィールドメモリから読み出さ
れる。

【００５５】読み出された２系統のＹ信号は、選択回路
２６で合成され、Ｄ／Ａ変換回路２７でアナログ信号に
変換されて出力端子２８から出力される。

【００５６】ラインメモリ２０，２１とフィールドメモ
リ２４に書き込まれた２系統の多重色差信号は、それぞ
れ水平方向に１／２圧縮されて、後行している方の同期
信号に合わせてラインメモリ、フィールドメモリから読
み出される。読み出された２系統の多重色差信号は、選
択回路２９で合成された後、Ｓ／Ｐ変換回路３０でＲ−
Ｙ信号とＢ−Ｙ信号に分離されて、それぞれＤ／Ａ変換
回路３１，３２でアナログ信号に変換されて出力端子３
３，３４から出力される。

【００５７】図２は上記映像信号処理回路のフィールド
メモリの制御方法を示すタイミングチャートであり、図
２は、２種類の映像信号の時間的前後関係が極めて近く
なり、書き込みアドレスと読み出しアドレスとの差が規
定値以下になった場合のフィールドメモリの制御方法を
示すものである。

【００５８】図において、ＶＤ１は第１の映像信号から
分離された垂直同期信号、ＶＤ２は第２の映像信号から
分離された垂直同期信号、ＷＥ（Write Enable）は第１
及び第２のフィールドメモリの書き込みイネーブル信
号、ＲＥ（Read Enable）は第１及び第２のフィールド
メモリの読み出しイネーブル信号、ΗＤ１は第１の映像
信号から分離された水平同期信号、ΗＤ２は第２の映像
信号から分離された水平同期信号である。これらＶＤ
１、ＶＤ２、ＷＥ、ＲＥ、ΗＤ１、ＨＤ２はそれぞれ従
来例である前記図６と同じである。

【００５９】図２に示す例は、第１の映像信号が第２の
映像信号に対して相対的に進んでいるものの両者が極め
て近くなった状態を示している。この場合、進んでいる
第１の映像信号を第１の映像信号に同期してフィールド
メモリに書き込み、第２の映像信号に同期して読み出
す。したがって、ＷＥはＶＤ１に同期してかつ第１の映
像信号の水平有効走査期間に一致するように作られる。

【００６０】図２の要部拡大部に示すように、ＷＥを詳
細に見るとΗＤ１に同期してかつ第１の映像信号の有効
映像信号幅に一致するように作られる。この時のＷＣＫ
の周波数をｆｓとする。一方、図２に示すようにＲＥは
ＶＤ２に同期しているが、ＶＤ２に対して前記図６に示
す従来例よりも１ライン遅れてかつＷＥと同じ幅になる
ように作られる。さらに図２の要部拡大部に示すよう
に、ＲＥを詳細に見るとΗＤ２に同期してかつＷＥの半
分の幅になるように作られる。この時のＲＣＫの周波数
を２ｆｓとする。

【００６１】このような操作をすることによって、従来
例と同様に、フィールドメモリを用いて２種類の映像信
号の時間前後関係のずれ分を補正することができ、かつ
映像を水平方向に１／２に時間軸圧縮することができ
る。

【００６２】さらに、本実施の形態の特有の効果とし
て、ＲＥをＶＤ２に対して１ライン遅れるように作るた
め、ＷＥとＲＥとが重なることを避けることができ、結
果として書き込みアドレスと読み出しアドレスとの差が
規定値以下にならない。図２の要部拡大部に示すＷＥと
ＲＥに付してある記号は走査線番号を表し、書き込みア
ドレスと読み出しアドレスとがずれていることを表して
いる。

【００６３】以上説明したように、実施の形態１に係る
映像信号処理回路は、２系統の映像信号を合成して１画
面に表示する映像信号処理回路において、２系統の映像
信号の時間的前後関係が変化する場合に、特定のフィー
ルド期間は、フィールドメモリ２４，２５の書き込みア
ドレスは進んでいる方の水平同期信号及び垂直同期信号
から作成し、読み出しアドレスは遅れている方の水平同
期信号及び垂直同期信号から作成したアドレスから相対
的に１ライン分ずらせるように構成したので、時間的前
後関係が変化する場合にも、２系統の映像信号の時間的
ずれを補償して、常に書き込みアドレスと読み出しアド
レスとの差が規定値以上となるように使用でき、フィー
ルドメモリのデバイス仕様を満足するようになるので、
２画面の表示位置をそこなうことなく表示することがで
きる。したがって、フィールドメモリとして例えば汎用
のシリアルアクセスメモリを使用した場合にも、確実な
２画面表示を行うことができる。

【００６４】また、従来の映像信号処理回路のハード的
構成を変更することなく実施できるためコスト上昇を招
くことはない。

【００６５】実施の形態２．図３はこの発明の実施の形
態２に係る映像信号処理回路のブロック図である。な
お、実施の形態２である映像信号処理回路の説明にあた
り図１に示す映像信号処理回路と同一構成部分には同一
符号を付して重複部分の説明を省略する。

【００６６】図において、１は第１の輝度信号（Ｙ信
号）の入力端子、２は第１のＲ−Ｙ信号の入力端子、３
は第１のＢ−Ｙ信号の入力端子、４は第１のマルチプレ
クサ、５は第１の同期分離回路、６は第１のＡ／Ｄ変換
回路、７は第２のＡ／Ｄ変換回路、８は第２のＹ信号の
入力端子、９は第２のＲ−Ｙ信号の入力端子、１０は第
２のＢ−Ｙ信号の入力端子、１１は第２のマルチプレク
サ、１２は第２の同期分離回路、１３は第３のＡ／Ｄ変
換回路、１４は第４のＡ／Ｄ変換回路、１５は時間的前
後関係検出回路、１６は第１の選択回路、１７は第２の
選択回路、１８は第３の選択回路、２０は第１のライン
メモリ、２１は第２のラインメモリ、２２は第３のライ
ンメモリ、２３は第４のラインメモリ、２４は第１のフ
ィールドメモリ、２５は第２のフィールドメモリ、４０
はラインメモリ２２，２３の出力を所定時間遅延させる
第１のメモリバッファ４０、４０はラインメモリ２０，
２１の出力を所定時間遅延させる第２のメモリバッファ
４１、２６は第４の選択回路、２７は第１のＤ／Ａ変換
回路、２８はＹ信号の出力端子、２９は第５の選択回
路、３０はＳ／Ｐ変換回路、３１は第２のＤ／Ａ変換回
路、３２は第３のＤ／Ａ変換回路、３３はＲ−Ｙ信号の
出力端子、３４はＢ−Ｙ信号の出力端子、３５は制御回
路１９を制御するマイコン回路、１９は第３の選択回路
１８の出力及び時間的前後関係検出回路１５の出力を基
にラインメモリ２０〜２３とフィールドメモリ２４，２
５を制御する制御回路である。

【００６７】上記メモリバッファ４０，４１は、フィー
ルドメモリ２４，２５のデバイス上の仕様で規定される
規定値以上の時間τだけラインメモリ２０〜２３の出力
を遅延させる遅延手段である。

【００６８】以下、上述のように構成された映像信号処
理回路の動作を説明する。

【００６９】ラインメモリ２０〜２３の出力側には、メ
モリバッファ４０，４１が設置され、ラインメモリ２０
〜２３の出力を所定時間τだけ遅延して選択回路２６，
２９に出力する。その他の動作は前記図４の映像信号処
理回路の動作と同様である。

【００７０】このように、ラインメモリ２０〜２３の出
力は、メモリバッファ４０、４１によりフィールドメモ
リ２４，２５の仕様で規定されている規定値以上の時間
τだけ遅延されるので、フィールドメモリ２４，２５の
制御信号は、２種類の映像信号の時間的前後関係にかか
わらず常に前記図６に示すようにＲＥを時間τだけずら
すように作ることができる。

【００７１】したがって、フィールドメモリ２４，２５
の書き込みアドレスと読み出しアドレスとの差が、規定
値以上となるように使用することができ、フィールドメ
モリのデバイス仕様を満足させることができるので、確
実な２画面表示を行うことができる。

【００７２】以上説明したように、実施の形態２に係る
映像信号処理回路は、時間軸変換するラインメモリ２
０，２１の出力をさらに所定時間τだけ遅延するメモリ
バッファ４０，４１を設け、２系統の映像信号の時間的
前後関係が変化する場合にも、フィールドメモリ２４，
２５の読み出しアドレスをメモリバッファ４０，４１で
遅延した時間と同じ若しくはそれ以上遅延するようにし
ているので、フィールドメモリ２４，２５の書き込みア
ドレスと読み出しアドレスとの差が規定値以上となるよ
うに使用して、フィールドメモリ２４，２５のデバイス
仕様を満足させることができ、期待される２画面表示を
可能にする。

【００７３】なお、実施の形態１に係る映像信号処理回
路において、フィールドメモリの読み出しアドレスを書
き込みアドレスに対してずらせるようにするため他の態
様としては、例えばＲＥを従来例と同様にＶＤ２に対し
てずらせることなく同期して作り、ＲＣＫを所望の時間
だけ停止させることによっても実現することができる。
このように、フィールドメモリが同様の動作をするもの
であればどのような方法でもよく、書き込み及び読み出
しの具体的な制御方法を問わないことは言うまでもな
い。

【００７４】また、上記各実施の形態に係る映像信号処
理回路を、例えばワイドアスペクトテレビジョン受像機
の映像信号処理回路に適用することができるが、複数の
映像信号を合成して１画面として表示するための映像信
号処理回路であればどのような映像装置にも適用できる
ことは言うまでもない。

【００７５】また、上記映像信号処理回路を構成する例
えばフィールドメモリ、ラインメモリ等の種類、数、接
続状態などは前述した各実施の形態に限られないことは
言うまでもない。

【００７６】

【発明の効果】請求項１に係る映像信号処理回路では、
第１の映像信号と第２の映像信号との時間的前後関係が
変化しない期間には、フィールドメモリの書き込みアド
レスを時間的に進んでいる方の水平同期信号及び垂直同
期信号から作成するとともに、読み出しアドレスを時間
的に遅れている方の水平同期信号及び垂直同期信号から
作成し、第１の映像信号と第２の映像信号との時間的前
後関係が変化する場合には、該変化する時間から所定の
フィールド期間は、フィールドメモリの読み出しアドレ
スを時間的に遅れている方の垂直同期信号に対して１ラ
インの整数倍遅らせて作成するように構成したので、従
来の映像信号処理回路の構成を全く変更することなく、
２系統の映像信号の時間的前後関係が変化する場合にも
２画面の表示位置をそこなうことなく表示することがで
きる効果を奏する。

【００７７】請求項２に係る映像信号処理回路では、ラ
インメモリの出力を所定時間だけ遅延させる遅延手段を
備え、フィールドメモリの書き込みアドレスを時間的に
進んでいる方の水平同期信号及び垂直同期信号から作成
し、フィールドメモリの読み出しアドレスを遅延手段に
より遅延した時間だけ遅らせて作成したので、従来の２
画面表示回路を大幅に変更することなく、２系統の映像
信号の時間的前後関係が変化する場合にも２画面の表示
位置をそこなうことなく表示することができる効果を奏
する。

【００７８】請求項３に係る映像信号処理回路では、フ
ィールドメモリが、１フィールド期間の記憶容量を有
し、非同期に書き込み及び読み出しが可能なメモリによ
り構成したので、フィールドメモリとして例えば汎用の
シリアルアクセスメモリを使用した場合にも、確実な２
画面表示を行うことができる。

【００７９】請求項４に係る映像信号処理回路では、フ
ィールドメモリが、非同期でかつ独立したクロックで書
き込み及び読み出し操作が可能なＦＩＦＯ動作を行うシ
リアルアクセスメモリにより構成したので、汎用のＦＩ
ＦＯメモリを使用した場合にも、確実な２画面表示を行
うことができる。

【００８０】請求項５に係る映像信号処理回路では、遅
延手段が、フィールドメモリの仕様で規定される書き込
みアドレスと読み出しアドレスとの時間差以上となるよ
うに、ラインメモリの出力を遅延するようにしたので、
２系統の映像信号の時間的前後関係が変化する場合にも
確実に２画面の表示位置をそこなうことなく表示するこ
とができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１である映像信号処理
回路の構成を示すブロック図である。

【図２】 この発明の実施の形態１である映像信号処理
回路のフィールドメモリの制御方法を示すタイミングチ
ャートである。

【図３】 この発明の実施の形態２である映像信号処理
回路の構成を示すブロック図である。

【図４】 従来の映像信号処理回路の構成を示すブロッ
ク図である。

【図５】 従来の映像信号処理回路のフィールドメモリ
の構成を示すブロック図である。

【図６】 従来の映像信号処理回路のフィールドメモリ
の制御方法を示すタイミングチャートである。

【図７】 従来の映像信号処理回路のフィールドメモリ
の制御方法を示すタイミングチャートである。

【符号の説明】

５ 第１の同期分離回路、 １２ 第２の同期分離回
路、 １５ 時間的前後関係検出回路、１９，７０ 制
御回路、 ２０ 第１のラインメモリ、 ２１第２のラ
インメモリ、 ２２ 第３のラインメモリ、 ２３ 第
４のラインメモリ、 ２４ 第１のフィールドメモリ、
２５ 第２のフィールドメモリ、 ３５ マイコン回
路、 ４０，４１ メモリバッファ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森川 泰宏 兵庫県尼崎市猪名寺２丁目５番１号 三菱 電機マイコン機器ソフトウエア株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１の映像信号と第２の映像信号から各
   々の水平同期信号と垂直同期信号とを分離する同期分離
   手段と、 各々の水平同期信号と垂直同期信号との関係から第１の
   映像信号と第２の映像信号との時間的前後関係を検出す
   る時間的前後関係検出手段と、 第１の映像信号と第２の映像信号のうち時間的に進んで
   いる方の映像信号を少なくとも１フィールド期間の記憶
   容量をもって書き込んで時間軸変換するフィールドメモ
   リと、 第１の映像信号と第２の映像信号のうち時間的に遅れて
   いる方の映像信号を書き込んで時間軸変換するラインメ
   モリと、 前記フィールドメモリ及び前記ラインメモリにより時間
   軸圧縮された２種類の映像信号を合成して第３の映像信
   号として出力する手段とを備えた映像信号処理回路にお
   いて、 第１の映像信号と第２の映像信号との時間的前後関係が
   変化しない期間には、前記フィールドメモリの書き込み
   アドレスを時間的に進んでいる方の水平同期信号及び垂
   直同期信号から作成するとともに、読み出しアドレスを
   時間的に遅れている方の水平同期信号及び垂直同期信号
   から作成し、 第１の映像信号と第２の映像信号との時間的前後関係が
   変化する場合には、該変化する時間から所定のフィール
   ド期間は、前記フィールドメモリの読み出しアドレスを
   時間的に遅れている方の垂直同期信号に対して１ライン
   の整数倍遅らせて作成するように構成したことを特徴と
   する映像信号処理回路。
2. 【請求項２】 第１の映像信号と第２の映像信号から各
   々の水平同期信号と垂直同期信号とを分離する同期分離
   手段と、 各々の水平同期信号と垂直同期信号との関係から第１の
   映像信号と第２の映像信号との時間的前後関係を検出す
   る時間的前後関係検出手段と、 第１の映像信号と第２の映像信号のうち時間的に進んで
   いる方の映像信号を少なくとも１フィールド期間の記憶
   容量をもって書き込んで時間軸変換するフィールドメモ
   リと、 第１の映像信号と第２の映像信号のうち時間的に遅れて
   いる方の映像信号を書き込んで時間軸変換するラインメ
   モリと、 前記フィールドメモリ及び前記ラインメモリにより時間
   軸圧縮された２種類の映像信号を合成して第３の映像信
   号として出力する手段とを備えた映像信号処理回路にお
   いて、 前記ラインメモリの出力を所定時間だけ遅延させる遅延
   手段を備え、 前記フィールドメモリの書き込みアドレスを時間的に進
   んでいる方の水平同期信号及び垂直同期信号から作成
   し、 前記フィールドメモリの読み出しアドレスを前記遅延手
   段により遅延した時間だけ遅らせて作成するように構成
   したことを特徴とする映像信号処理回路。
3. 【請求項３】 前記フィールドメモリは、１フィールド
   期間の記憶容量を有し、非同期に書き込み及び読み出し
   が可能なメモリであることを特徴とする請求項１又は２
   の何れかに記載の映像信号処理回路。
4. 【請求項４】 前記フィールドメモリは、非同期でかつ
   独立したクロックで書き込み及び読み出し操作が可能な
   ＦＩＦＯ（First-In First-Out）動作を行うシリアルア
   クセスメモリであることを特徴とする請求項１、２又は
   ３の何れかに記載の映像信号処理回路。
5. 【請求項５】 前記遅延手段は、前記フィールドメモリ
   の仕様で規定される書き込みアドレスと読み出しアドレ
   スとの時間差以上となるように、前記ラインメモリの出
   力を遅延することを特徴とする請求項２、３又は４の何
   れかに記載の映像信号処理回路。