JPH10275091A - 拡張レジスタプログラミングを有するパターン発生器 - Google Patents
拡張レジスタプログラミングを有するパターン発生器Info
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- JPH10275091A JPH10275091A JP10036225A JP3622598A JPH10275091A JP H10275091 A JPH10275091 A JP H10275091A JP 10036225 A JP10036225 A JP 10036225A JP 3622598 A JP3622598 A JP 3622598A JP H10275091 A JPH10275091 A JP H10275091A
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/31813—Test pattern generators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31926—Routing signals to or from the device under test [DUT], e.g. switch matrix, pin multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 半導体ランダムアクセスメモリ等の回路をテ
ストするための自動テスト装置において使用する改良し
たアルゴリズミックパターン発生器を提供する。 【解決手段】 本発明のアルゴリズミックパターン発生
（ＡＰＧ）は回路テスターにおいて使用するための拡張
したレジスタプログラミング能力を有している。本ＡＰ
Ｇはテスターにおけるサブルーチンメモリを駆動するた
めにプログラムすることが可能である。本ＡＰＧは対構
成としたループカウンタを具備するシーケンサと、各々
がインデックスレジスタと対構成とされているアドレス
及び基準レジスタを具備するアドレス発生器と、ラッチ
型反転レジスタでビット反転を与えるデータ発生器と、
トポロジィメモリ又はデータ同期用の遅延型アクセスパ
イプラインを包含することが可能である。本ＡＰＧは、
更に、クロスポイントマルチプレクサとスクランプラー
ＡＬＭとを結合させた２ステージアドレススクランブラ
ーを有することが可能である。
ストするための自動テスト装置において使用する改良し
たアルゴリズミックパターン発生器を提供する。 【解決手段】 本発明のアルゴリズミックパターン発生
（ＡＰＧ）は回路テスターにおいて使用するための拡張
したレジスタプログラミング能力を有している。本ＡＰ
Ｇはテスターにおけるサブルーチンメモリを駆動するた
めにプログラムすることが可能である。本ＡＰＧは対構
成としたループカウンタを具備するシーケンサと、各々
がインデックスレジスタと対構成とされているアドレス
及び基準レジスタを具備するアドレス発生器と、ラッチ
型反転レジスタでビット反転を与えるデータ発生器と、
トポロジィメモリ又はデータ同期用の遅延型アクセスパ
イプラインを包含することが可能である。本ＡＰＧは、
更に、クロスポイントマルチプレクサとスクランプラー
ＡＬＭとを結合させた２ステージアドレススクランブラ
ーを有することが可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、回路をテストする
ための自動テスト装置におけるアルゴリズミックパター
ン発生器に関するものであって、更に詳細には、半導体
ランダムアクセスメモリ装置及び論理内に埋め込まれて
いる半導体ランダムアクセスメモリアレイをテストする
のに有用であり且つ更に詳細には、同期型ＤＲＡＭ装置
をテストするのに有用なアルゴリズミックパターン発生
器に関するものである。
ための自動テスト装置におけるアルゴリズミックパター
ン発生器に関するものであって、更に詳細には、半導体
ランダムアクセスメモリ装置及び論理内に埋め込まれて
いる半導体ランダムアクセスメモリアレイをテストする
のに有用であり且つ更に詳細には、同期型ＤＲＡＭ装置
をテストするのに有用なアルゴリズミックパターン発生
器に関するものである。
【０００２】
【従来の技術】アルゴリズミックパターン発生器（ＡＰ
Ｇ）は電子回路用の自動テスト装置（ＡＴＥ）の公知の
構成要素である。ＡＰＧは、集積回路をテストするため
にオンザフライ即ち動作中にテストベクトルからなるパ
ターンを形成するために存在している。メモリアレイ
（例えば、論理又はマイクロプロセサ装置内に埋め込ま
れている）及びメモリ装置（例えば、同期型ダイナミッ
クランダムアクセスメモリ装置）のテストはＡＰＧの重
要な応用例である。新しいメモリ装置は従来の装置より
も一層高速であり且つ一層大型である。これらの新しい
メモリ装置は、テストベクトルのアルゴリズミックパタ
ーン発生に対して新たな課題を提供しており、例えば、
マルチサイクル待ち時間、パイプライン化、非線形アド
レスシーケンス化、及び同期動作等である。
Ｇ）は電子回路用の自動テスト装置（ＡＴＥ）の公知の
構成要素である。ＡＰＧは、集積回路をテストするため
にオンザフライ即ち動作中にテストベクトルからなるパ
ターンを形成するために存在している。メモリアレイ
（例えば、論理又はマイクロプロセサ装置内に埋め込ま
れている）及びメモリ装置（例えば、同期型ダイナミッ
クランダムアクセスメモリ装置）のテストはＡＰＧの重
要な応用例である。新しいメモリ装置は従来の装置より
も一層高速であり且つ一層大型である。これらの新しい
メモリ装置は、テストベクトルのアルゴリズミックパタ
ーン発生に対して新たな課題を提供しており、例えば、
マルチサイクル待ち時間、パイプライン化、非線形アド
レスシーケンス化、及び同期動作等である。
【０００３】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の問
題点を解消し、回路をテストするための自動テスト装置
における改良したアルゴリズミックパターン発生器を提
供することを目的とする。
鑑みなされたものであって、上述した如き従来技術の問
題点を解消し、回路をテストするための自動テスト装置
における改良したアルゴリズミックパターン発生器を提
供することを目的とする。
【０００４】
【課題を解決するための手段】一般的に、１つの側面に
おいては、本発明は、回路をテストするための回路テス
ターであって、テストベクトルを格納するためのメイン
ベクトルメモリ及びサブルーチンベクトルメモリを具備
する種類の回路テスターにおけるアルゴリズミックパタ
ーン発生器（ＡＰＧ）を提供している。本ＡＰＧは、該
ＡＰＧによって実行するための命令を選択すべく動作す
るプログラム可能なシーケンサを包含しており、該シー
ケンサは、プログラムカウンタアドレスを格納するプロ
グラムカウンタと、該プログラムカウンタアドレスを受
取るために該プログラムカウンタへ結合しているシーケ
ンス制御論理とを包含している。該シーケンス制御論理
は、次のアドレスを選択し且つ該次のアドレスを該プロ
グラムカウンタ内に格納させるためにシーケンス制御命
令に応答して動作する。本ＡＰＧは、更に、該プログラ
ムカウンタからのプログラムカウンタアドレスを受取る
べく結合されており且つ該シーケンス制御論理へ結合さ
れている命令メモリを包含しており、該命令メモリはシ
ーケンス制御命令を格納し且つ該プログラムカウンタア
ドレスに応答して該シーケンス制御論理へシーケンス制
御命令を供給すべく動作する。該命令メモリは、更に、
パターン命令を格納し且つ該プログラムカウンタアドレ
スに応答して該ＡＰＧへパターン命令を供給すべく動作
する。本ＡＰＧは、更に、アドレス発生器とデータ発生
器とを包含している。該アドレス発生器は、該命令メモ
リからのパターン命令を受取るべく結合されており且つ
受取ったパターン命令に応答してＸアドレス信号及びＹ
アドレス信号を発生すべく動作する。該データ発生器は
該アドレス発生器からの信号及び該命令メモリからのパ
ターン命令を受取るべく結合されており、且つ受取った
アレイ信号及びパターン命令に応答してデータ信号を発
生すべく動作する。該プログラムカウンタは該回路テス
ターにおけるサブルーチンベクトルメモリ制御回路を駆
動すべく結合されており且つ該サブルーチンベクトルメ
モリの動作を制御するためのプログラムカウンタアドレ
スを供給すべく動作する。
おいては、本発明は、回路をテストするための回路テス
ターであって、テストベクトルを格納するためのメイン
ベクトルメモリ及びサブルーチンベクトルメモリを具備
する種類の回路テスターにおけるアルゴリズミックパタ
ーン発生器（ＡＰＧ）を提供している。本ＡＰＧは、該
ＡＰＧによって実行するための命令を選択すべく動作す
るプログラム可能なシーケンサを包含しており、該シー
ケンサは、プログラムカウンタアドレスを格納するプロ
グラムカウンタと、該プログラムカウンタアドレスを受
取るために該プログラムカウンタへ結合しているシーケ
ンス制御論理とを包含している。該シーケンス制御論理
は、次のアドレスを選択し且つ該次のアドレスを該プロ
グラムカウンタ内に格納させるためにシーケンス制御命
令に応答して動作する。本ＡＰＧは、更に、該プログラ
ムカウンタからのプログラムカウンタアドレスを受取る
べく結合されており且つ該シーケンス制御論理へ結合さ
れている命令メモリを包含しており、該命令メモリはシ
ーケンス制御命令を格納し且つ該プログラムカウンタア
ドレスに応答して該シーケンス制御論理へシーケンス制
御命令を供給すべく動作する。該命令メモリは、更に、
パターン命令を格納し且つ該プログラムカウンタアドレ
スに応答して該ＡＰＧへパターン命令を供給すべく動作
する。本ＡＰＧは、更に、アドレス発生器とデータ発生
器とを包含している。該アドレス発生器は、該命令メモ
リからのパターン命令を受取るべく結合されており且つ
受取ったパターン命令に応答してＸアドレス信号及びＹ
アドレス信号を発生すべく動作する。該データ発生器は
該アドレス発生器からの信号及び該命令メモリからのパ
ターン命令を受取るべく結合されており、且つ受取った
アレイ信号及びパターン命令に応答してデータ信号を発
生すべく動作する。該プログラムカウンタは該回路テス
ターにおけるサブルーチンベクトルメモリ制御回路を駆
動すべく結合されており且つ該サブルーチンベクトルメ
モリの動作を制御するためのプログラムカウンタアドレ
スを供給すべく動作する。
【０００５】一般的に、別の側面においては、本発明
は、アルゴリズミックパターン発生器におけるプログラ
ム可能なシーケンサを提供しており該シーケンサは、第
一ループカウンタと第二ループカウンタとを包含する一
対のリンクしたループカウンタ、プログラムカウンタア
ドレスを格納するプログラムカウンタ、該プログラムカ
ウンタアドレスを受取るために該プログラムカウンタへ
結合しているシーケンス制御論理を有している。該シー
ケンス制御論理は、シーケンス制御命令に応答して動作
し、且つ、該第一ループカウンタに対する第一初期値を
プログラムするためのシーケンス制御命令を実行し、該
第二ループカウンタに対する第二初期値をプログラムす
るためのシーケンス制御命令を実行し、且つ該対のリン
クしたループカウンタが使い尽くされるまでターゲット
プログラムカウンタアドレスへループさせるシーケンス
制御命令を実行する論理を包含しており、該対はカスケ
ード型カウンタ対としてカウントし、各ループカウンタ
は該カウンタのプログラム可能な初期値から最終値へ稼
動する。
は、アルゴリズミックパターン発生器におけるプログラ
ム可能なシーケンサを提供しており該シーケンサは、第
一ループカウンタと第二ループカウンタとを包含する一
対のリンクしたループカウンタ、プログラムカウンタア
ドレスを格納するプログラムカウンタ、該プログラムカ
ウンタアドレスを受取るために該プログラムカウンタへ
結合しているシーケンス制御論理を有している。該シー
ケンス制御論理は、シーケンス制御命令に応答して動作
し、且つ、該第一ループカウンタに対する第一初期値を
プログラムするためのシーケンス制御命令を実行し、該
第二ループカウンタに対する第二初期値をプログラムす
るためのシーケンス制御命令を実行し、且つ該対のリン
クしたループカウンタが使い尽くされるまでターゲット
プログラムカウンタアドレスへループさせるシーケンス
制御命令を実行する論理を包含しており、該対はカスケ
ード型カウンタ対としてカウントし、各ループカウンタ
は該カウンタのプログラム可能な初期値から最終値へ稼
動する。
【０００６】一般的に、別の側面においては、本発明
は、アルゴリズミックパターン発生器におけるアドレス
発生器を提供しており、該アドレス発生器は、Ｙ関連値
を格納すべく動作し且つＹレジスタと、Ｙレジスタに対
するインデックスレジスタとして動作するＹＩレジスタ
とを包含する複数個のレジスタを有している。該アドレ
ス発生器は、更に、ＹＲＥＦレジスタと、ＹＲＥＦレジ
スタに対するインデックスレジスタとして動作するＹＲ
Ｉレジスタと、ＹＭＡＸレジスタと、ＹＯＦＦレジスタ
とを有している。該アドレス発生器は、更に、Ｙ、Ｙ
Ｉ、ＹＲＥＦ、ＹＲＩ、ＹＭＡＸ、ＹＯＦＦレジスタへ
結合されており且つＹ、ＹＩ、ＹＲＥＦ、ＹＲＩレジス
タに関して算術及び論理演算を実行すべく動作するＹア
ドレス回路を包含しており、各演算結果はＹ、ＹＩ、Ｙ
ＲＥＦ又はＹＲＩレジスタ内に格納される前にＹＭＡＸ
レジスタからのＹＭＡＸ値によってマスクされる。該ア
ドレス発生器は、更に、ＹＯＦＦレジスタへ結合されて
いるＹＯＦＦレジスタ及びＹレジスタへ結合されており
且つＹＯＦＦ値及びＹ値の和としてＹアドレスを計算す
べく動作するＹＯＦＦ加算器を包含している。
は、アルゴリズミックパターン発生器におけるアドレス
発生器を提供しており、該アドレス発生器は、Ｙ関連値
を格納すべく動作し且つＹレジスタと、Ｙレジスタに対
するインデックスレジスタとして動作するＹＩレジスタ
とを包含する複数個のレジスタを有している。該アドレ
ス発生器は、更に、ＹＲＥＦレジスタと、ＹＲＥＦレジ
スタに対するインデックスレジスタとして動作するＹＲ
Ｉレジスタと、ＹＭＡＸレジスタと、ＹＯＦＦレジスタ
とを有している。該アドレス発生器は、更に、Ｙ、Ｙ
Ｉ、ＹＲＥＦ、ＹＲＩ、ＹＭＡＸ、ＹＯＦＦレジスタへ
結合されており且つＹ、ＹＩ、ＹＲＥＦ、ＹＲＩレジス
タに関して算術及び論理演算を実行すべく動作するＹア
ドレス回路を包含しており、各演算結果はＹ、ＹＩ、Ｙ
ＲＥＦ又はＹＲＩレジスタ内に格納される前にＹＭＡＸ
レジスタからのＹＭＡＸ値によってマスクされる。該ア
ドレス発生器は、更に、ＹＯＦＦレジスタへ結合されて
いるＹＯＦＦレジスタ及びＹレジスタへ結合されており
且つＹＯＦＦ値及びＹ値の和としてＹアドレスを計算す
べく動作するＹＯＦＦ加算器を包含している。
【０００７】一般的に、別の側面においては、本発明
は、アルゴリズミックパターン発生器におけるプログラ
ム可能なシーケンサを提供しており、該シーケンサは、
プログラムカウンタアドレスを格納するためのプログラ
ムカウンタ及び該プログラムカウンタアドレスを受取る
ために該プログラムカウンタへ結合しているシーケンス
制御論理を包含している。該シーケンス制御論理は、次
のアドレスを選択し且つ該次のアドレスを該プログラム
カウンタ内に格納させるためにシーケンス制御命令に応
答して動作する。該シーケンサは、更に、該プログラム
カウンタからのプログラムカウンタアドレスを受取るべ
く結合されており且つ該シーケンス制御論理へ結合して
いる命令メモリを包含している。該命令メモリはシーケ
ンス制御命令を格納し且つ該プログラムカウンタアドレ
スに応答して該シーケンス制御論理へシーケンス制御メ
モリを供給すべく動作する。該シーケンサは、更に、同
期された間隔でリフレッシュインタラプト信号を発生し
且つ該リフレッシュインタラプト信号を該シーケンス制
御論理へ供給すべく動作する該シーケンス制御論理へ結
合されているリフレッシュ回路を包含している。該シー
ケンス制御論理は該リフレッシュインタラプト信号に応
答して該命令メモリ内のリフレッシュサブルーチンをコ
ール即ち呼び出すべく動作する。
は、アルゴリズミックパターン発生器におけるプログラ
ム可能なシーケンサを提供しており、該シーケンサは、
プログラムカウンタアドレスを格納するためのプログラ
ムカウンタ及び該プログラムカウンタアドレスを受取る
ために該プログラムカウンタへ結合しているシーケンス
制御論理を包含している。該シーケンス制御論理は、次
のアドレスを選択し且つ該次のアドレスを該プログラム
カウンタ内に格納させるためにシーケンス制御命令に応
答して動作する。該シーケンサは、更に、該プログラム
カウンタからのプログラムカウンタアドレスを受取るべ
く結合されており且つ該シーケンス制御論理へ結合して
いる命令メモリを包含している。該命令メモリはシーケ
ンス制御命令を格納し且つ該プログラムカウンタアドレ
スに応答して該シーケンス制御論理へシーケンス制御メ
モリを供給すべく動作する。該シーケンサは、更に、同
期された間隔でリフレッシュインタラプト信号を発生し
且つ該リフレッシュインタラプト信号を該シーケンス制
御論理へ供給すべく動作する該シーケンス制御論理へ結
合されているリフレッシュ回路を包含している。該シー
ケンス制御論理は該リフレッシュインタラプト信号に応
答して該命令メモリ内のリフレッシュサブルーチンをコ
ール即ち呼び出すべく動作する。
【０００８】一般的に、別の側面においては、本発明
は、アルゴリズミックパターン発生器におけるデータ発
生器を提供しており、該データ発生器は、入力としてア
ドレス信号を受取るべく接続されている第一ステージ回
路を包含しており且つ反転値を発生すべく動作する。該
データ発生器は、更に、入力アドレス信号としてＭ個の
アドレス信号を受取るべく接続されているクロスポイン
トマルチプレクサ回路を包含しており且つ出力として該
入力アドレス信号のより小さな数ｍを選択したものであ
る出力アドレス信号を発生すべく動作する。該アドレス
発生器は、更に、該クロスポイントマルチプレクサ回路
によって出力として発生されたｍ個の信号の選択によっ
てアドレスされるべく接続されているトポロジィメモリ
を包含しており且つ出力としてトポロジィ反転ビットを
発生し、且つ該反転値が直列的に通過する複数個のステ
ージからなるシーケンスを包含している。該シーケンス
の入力端は該第一ステージ回路の出力端であり、且つ該
シーケンスは、１つのステージとして、該トポロジィ反
転ビットを受取るために該トポロジィメモリへ接続して
いるデータ反転ゲートを包含しており且つ該トポロジィ
反転ビットの状態に従って該反転値を反転すべく動作す
る。
は、アルゴリズミックパターン発生器におけるデータ発
生器を提供しており、該データ発生器は、入力としてア
ドレス信号を受取るべく接続されている第一ステージ回
路を包含しており且つ反転値を発生すべく動作する。該
データ発生器は、更に、入力アドレス信号としてＭ個の
アドレス信号を受取るべく接続されているクロスポイン
トマルチプレクサ回路を包含しており且つ出力として該
入力アドレス信号のより小さな数ｍを選択したものであ
る出力アドレス信号を発生すべく動作する。該アドレス
発生器は、更に、該クロスポイントマルチプレクサ回路
によって出力として発生されたｍ個の信号の選択によっ
てアドレスされるべく接続されているトポロジィメモリ
を包含しており且つ出力としてトポロジィ反転ビットを
発生し、且つ該反転値が直列的に通過する複数個のステ
ージからなるシーケンスを包含している。該シーケンス
の入力端は該第一ステージ回路の出力端であり、且つ該
シーケンスは、１つのステージとして、該トポロジィ反
転ビットを受取るために該トポロジィメモリへ接続して
いるデータ反転ゲートを包含しており且つ該トポロジィ
反転ビットの状態に従って該反転値を反転すべく動作す
る。
【０００９】本発明の効果としては、以下に記載するよ
うなものがある。本発明は、小さなパターンプログラム
から複雑なメモリアレイテストパターンを発生させるこ
とが可能である。小さなパターンプログラムは大きなテ
ストベクトルファイルを置換させることが可能であり、
ディスクの格納領域を節約し、テストプログラムをロー
ディングする時間を節約し、且つテスターベクトルメモ
リを節約し、且つテストパターンの発生を簡単化するこ
とによりテストの品質を向上させることを可能とする。
本発明は、アドレス補元、チェッカーボード、ガルパッ
ト（ｇａｌｐａｔ）、ｒｃ−ｇａｌｐａｔ、バタフラ
イ、移動反転、データデコーダ、マーチ及びその他のテ
ストに対する強力なパターンアーキテクチュアを提供し
ている。
うなものがある。本発明は、小さなパターンプログラム
から複雑なメモリアレイテストパターンを発生させるこ
とが可能である。小さなパターンプログラムは大きなテ
ストベクトルファイルを置換させることが可能であり、
ディスクの格納領域を節約し、テストプログラムをロー
ディングする時間を節約し、且つテスターベクトルメモ
リを節約し、且つテストパターンの発生を簡単化するこ
とによりテストの品質を向上させることを可能とする。
本発明は、アドレス補元、チェッカーボード、ガルパッ
ト（ｇａｌｐａｔ）、ｒｃ−ｇａｌｐａｔ、バタフラ
イ、移動反転、データデコーダ、マーチ及びその他のテ
ストに対する強力なパターンアーキテクチュアを提供し
ている。
【００１０】
【発明の実施の形態】図１を参照して説明すると、アル
ゴリズミックテストパターン発生器（ＡＰＧ）１００が
パターン信号Ｘ，Ｙ，Ｚ，Ｄ，ＵＤを発生すべくプログ
ラムされ且つ稼動される。ＡＰＧは、典型的に、メモリ
アレイをテストする場合に使用されるので、これらの信
号は、メモリ位置に対するＸ及びＹデバイスアドレス、
Ｚデバイスアドレス又はセグメント、該位置に対する遅
延されたデータ値、及び該位置に対する遅延されていな
いデータ値、であると夫々考えられ且つ使用されるもの
である。メモリアレイに対するＸ及びＹデバイスアドレ
スは、夫々、行及び列アドレスである。現在のメモリ装
置（寸法において最大で６４メガビットまでのアレイ）
に対して有用な実施例におけるこれらの信号の幅は、Ｘ
及びＹに対しては１６ビットであり、Ｚに対しては４ビ
ットであり、且つＤ及びＵＤを結合したものに対しては
２２ビットである。
ゴリズミックテストパターン発生器（ＡＰＧ）１００が
パターン信号Ｘ，Ｙ，Ｚ，Ｄ，ＵＤを発生すべくプログ
ラムされ且つ稼動される。ＡＰＧは、典型的に、メモリ
アレイをテストする場合に使用されるので、これらの信
号は、メモリ位置に対するＸ及びＹデバイスアドレス、
Ｚデバイスアドレス又はセグメント、該位置に対する遅
延されたデータ値、及び該位置に対する遅延されていな
いデータ値、であると夫々考えられ且つ使用されるもの
である。メモリアレイに対するＸ及びＹデバイスアドレ
スは、夫々、行及び列アドレスである。現在のメモリ装
置（寸法において最大で６４メガビットまでのアレイ）
に対して有用な実施例におけるこれらの信号の幅は、Ｘ
及びＹに対しては１６ビットであり、Ｚに対しては４ビ
ットであり、且つＤ及びＵＤを結合したものに対しては
２２ビットである。
【００１１】ＡＰＧ１００の使用はメモリアレイをテス
トする場合に制限されるものではない。それは、一般的
に、回路テスターにおいて使用するためのテストベクト
ルデータの代替供給源として機能する。テスター動作に
おいて、テストベクトルのビットは究極的にピンエレク
トロニクス１１１へ経路付けされ、そこで、該ビットは
ＤＵＴ（テスト中の装置）１１２のピンへ印加する信号
を画定するため、及び／又はＤＵＴのピンから受取った
信号の比較を行なうため及び／又はピンエレクトロニク
ス１１１へ制御信号を供給するために使用することが可
能である。セレクタ１０６及び１０８で概念的に例示し
た如く、テスターの制御回路はＤＵＴの特定のピンに対
する１つ又はそれ以上のテストベクトルビットをメイン
テストベクトルメモリ１１０、サブルーチンテストベク
トルメモリ１０４又はＡＰＧ１００から取らせる。ＡＰ
Ｇの出力信号線をＤＵＴのピンと一致させるために、Ａ
ＰＧは、クロスポイント入力端のいずれかをその出力端
のいずれかへ交差接続させるためにプログラム可能なク
ロスポイントマルチプレクサ１０２を介してテスターへ
結合される。このことは、例えば、セル行及び列デバイ
スアドレスビットをＤＵＴ上の任意のピンへ接続させる
べくプログラミングする完全な柔軟性を与えることを可
能としている。ＡＰＧ１００は、更に、ＰＣ（プログラ
ムカウンタ）アドレス信号を供給し、それは、以下に説
明するように、サブルーチンベクトルメモリ１０４を駆
動するために使用することが可能である。
トする場合に制限されるものではない。それは、一般的
に、回路テスターにおいて使用するためのテストベクト
ルデータの代替供給源として機能する。テスター動作に
おいて、テストベクトルのビットは究極的にピンエレク
トロニクス１１１へ経路付けされ、そこで、該ビットは
ＤＵＴ（テスト中の装置）１１２のピンへ印加する信号
を画定するため、及び／又はＤＵＴのピンから受取った
信号の比較を行なうため及び／又はピンエレクトロニク
ス１１１へ制御信号を供給するために使用することが可
能である。セレクタ１０６及び１０８で概念的に例示し
た如く、テスターの制御回路はＤＵＴの特定のピンに対
する１つ又はそれ以上のテストベクトルビットをメイン
テストベクトルメモリ１１０、サブルーチンテストベク
トルメモリ１０４又はＡＰＧ１００から取らせる。ＡＰ
Ｇの出力信号線をＤＵＴのピンと一致させるために、Ａ
ＰＧは、クロスポイント入力端のいずれかをその出力端
のいずれかへ交差接続させるためにプログラム可能なク
ロスポイントマルチプレクサ１０２を介してテスターへ
結合される。このことは、例えば、セル行及び列デバイ
スアドレスビットをＤＵＴ上の任意のピンへ接続させる
べくプログラミングする完全な柔軟性を与えることを可
能としている。ＡＰＧ１００は、更に、ＰＣ（プログラ
ムカウンタ）アドレス信号を供給し、それは、以下に説
明するように、サブルーチンベクトルメモリ１０４を駆
動するために使用することが可能である。
【００１２】図２を参照すると、ＡＰＧ１００は、ＡＰ
Ｇによる実行のための命令を選択するプログラム可能な
シーケンサ１２０、Ｘ，Ｙ，Ｚアドレス発生器、即ち演
算論理ユニット（ＡＬＵ）ＸＡＬＵ１６０，ＹＡＬＵ１
４０，ＺＡＬＵ１８０を包含するアドレス発生器、アド
レススクランブラー２００、データ発生器２２０を包含
している。各ＡＰＧ命令サイクルにおいて（即ち、発生
されるべき各パターンベクトルに対して）、シーケンサ
１２０はＡＬＵ命令コード（ｏｐ−ｃｏｄｅ）及びオペ
ランド（「ｎ」として示してある）を信号線を介してＡ
ＬＵ１４０，１６０，１８０で送給する。シーケンサ１
２０は、更に、データ発生器（ＤＧＥＮ）命令コード及
びオペランドを信号線を介してデータ発生器２２０へ送
給する。一方、Ｘ，Ｙ，ＺＡＬＵ１６０，１４０，１８
０は、夫々、信号線１６２，１４１，１８２を介して、
Ｘアドレス、Ｙアドレス及びＺアドレス出力信号をアド
レススクランブラー２００へ供給し、アドレススクラン
ブラー２００はこれらの信号を再調整し且つブール演算
を行なってＡＰＧのＸ，Ｙ，Ｚデバイスアドレス信号を
発生させることが可能である。これらＡＬＵは、更に、
データ発生器２２０へ信号を供給し、データ発生器２２
０はＤ及びＵＤ出力信号を発生する。
Ｇによる実行のための命令を選択するプログラム可能な
シーケンサ１２０、Ｘ，Ｙ，Ｚアドレス発生器、即ち演
算論理ユニット（ＡＬＵ）ＸＡＬＵ１６０，ＹＡＬＵ１
４０，ＺＡＬＵ１８０を包含するアドレス発生器、アド
レススクランブラー２００、データ発生器２２０を包含
している。各ＡＰＧ命令サイクルにおいて（即ち、発生
されるべき各パターンベクトルに対して）、シーケンサ
１２０はＡＬＵ命令コード（ｏｐ−ｃｏｄｅ）及びオペ
ランド（「ｎ」として示してある）を信号線を介してＡ
ＬＵ１４０，１６０，１８０で送給する。シーケンサ１
２０は、更に、データ発生器（ＤＧＥＮ）命令コード及
びオペランドを信号線を介してデータ発生器２２０へ送
給する。一方、Ｘ，Ｙ，ＺＡＬＵ１６０，１４０，１８
０は、夫々、信号線１６２，１４１，１８２を介して、
Ｘアドレス、Ｙアドレス及びＺアドレス出力信号をアド
レススクランブラー２００へ供給し、アドレススクラン
ブラー２００はこれらの信号を再調整し且つブール演算
を行なってＡＰＧのＸ，Ｙ，Ｚデバイスアドレス信号を
発生させることが可能である。これらＡＬＵは、更に、
データ発生器２２０へ信号を供給し、データ発生器２２
０はＤ及びＵＤ出力信号を発生する。
【００１３】Ｘ及びＹＡＬＵは、更に、以下に説明する
ＡＬＵ命令をサポートするために、Ｘ，Ｙ，ＺＡＬＵの
他のものから信号を受取る。注意すべきことであるが、
本発明の特徴をよりよく理解することを可能とするため
に、添付の図面は簡単化されており且つ概念的なもので
あるということである。例えば、添付の図面は実際上の
実現例において高速を達成するために使用されるＡＰＧ
のパイプライン構造を示していない。更に、信号バスの
幅は一般的に示しておらず、図示されている信号線は処
理又は使用のために次のステージへ所要の信号を担持す
るために充分な容量のバスを表わすものであることを理
解すべきである。
ＡＬＵ命令をサポートするために、Ｘ，Ｙ，ＺＡＬＵの
他のものから信号を受取る。注意すべきことであるが、
本発明の特徴をよりよく理解することを可能とするため
に、添付の図面は簡単化されており且つ概念的なもので
あるということである。例えば、添付の図面は実際上の
実現例において高速を達成するために使用されるＡＰＧ
のパイプライン構造を示していない。更に、信号バスの
幅は一般的に示しておらず、図示されている信号線は処
理又は使用のために次のステージへ所要の信号を担持す
るために充分な容量のバスを表わすものであることを理
解すべきである。
【００１４】図３を参照して説明すると、ＡＰＧが１個
のパターンを実行している場合（ＡＰＧのパターン言語
命令セットにおけるプログラム）、それは、各命令サイ
クルにおいて、ＰＣ１２２によって（直接的に又は間接
的に）指定される命令（ＰＣアドレス）を実行する。該
ＰＣアドレスはシーケンス命令メモリ１２８のアドレス
動作を行なう。プログラムカウンタアドレスに応答し
て、シーケンス命令メモリ１２８は、例えば、ジャンプ
（ｊｕｍｐ）又はループ（ｌｏｏｐ）等のシーケンス制
御命令及びその他のデータを制御論理１２４へ供給し、
ｎオペランドを供給し、且つパターン命令メモリ１３０
をアドレスするためのパターン命令メモリアドレスを供
給する。それが受取るシーケンス制御命令及びその他の
データに基づいて、制御論理１２４は次のＡＰＧ命令サ
イクルに対するＰＣアドレスを計算（選択）し且つそれ
をＰＣ１２２内に格納する。パターン命令メモリ１３０
に対する信号が、夫々、ＡＬＵ（１４０，１６０，１８
０）に対するＡＬＵ命令コード及びデータ発生器２２０
に対するＤＧＥＮ命令コードの出力となる。シーケンス
及びパターン命令メモリは、ＡＰＧプログラムの実行が
開始する前に、ＡＰＧセットアップ時間においてロード
される。
のパターンを実行している場合（ＡＰＧのパターン言語
命令セットにおけるプログラム）、それは、各命令サイ
クルにおいて、ＰＣ１２２によって（直接的に又は間接
的に）指定される命令（ＰＣアドレス）を実行する。該
ＰＣアドレスはシーケンス命令メモリ１２８のアドレス
動作を行なう。プログラムカウンタアドレスに応答し
て、シーケンス命令メモリ１２８は、例えば、ジャンプ
（ｊｕｍｐ）又はループ（ｌｏｏｐ）等のシーケンス制
御命令及びその他のデータを制御論理１２４へ供給し、
ｎオペランドを供給し、且つパターン命令メモリ１３０
をアドレスするためのパターン命令メモリアドレスを供
給する。それが受取るシーケンス制御命令及びその他の
データに基づいて、制御論理１２４は次のＡＰＧ命令サ
イクルに対するＰＣアドレスを計算（選択）し且つそれ
をＰＣ１２２内に格納する。パターン命令メモリ１３０
に対する信号が、夫々、ＡＬＵ（１４０，１６０，１８
０）に対するＡＬＵ命令コード及びデータ発生器２２０
に対するＤＧＥＮ命令コードの出力となる。シーケンス
及びパターン命令メモリは、ＡＰＧプログラムの実行が
開始する前に、ＡＰＧセットアップ時間においてロード
される。
【００１５】少なくとも８個のループカウンタＡ−Ｈか
らなるブロック１２６は条件付き分岐（ループ）命令を
サポートする。少なくとも２対のカウンタ、ＥＦ及びＧ
Ｈは、以下に説明するように、リンクされた態様で動作
することが可能である。本ＡＰＧによってサポートされ
ているシーケンス命令は以下の表におけるようなものを
包含している。
らなるブロック１２６は条件付き分岐（ループ）命令を
サポートする。少なくとも２対のカウンタ、ＥＦ及びＧ
Ｈは、以下に説明するように、リンクされた態様で動作
することが可能である。本ＡＰＧによってサポートされ
ているシーケンス命令は以下の表におけるようなものを
包含している。
【００１６】 ＡＤＶＡＮＣＥ 次の命令へ前進 ＪＵＭＰ 特定した位置へのジャンプ ＣＡＬＬ 特定した位置へジャンプ、プッシュ（ＰＣＲ＋１） ＨＡＬＴ ＡＰＧプログラムの終了 ＲＥＴ 呼出しからの復帰（即ち、ポップスタック及びＰＣロード） ＣＮＴ＿ｃ＝ｎ カウンタｃの初期値をｎへ設定；ｃはＡ，Ｂ，Ｃ，Ｄ，Ｅ， Ｆ，Ｇ，Ｈのうちの１つ ＬＯＯＰ＿ ｃ テストカウンタ：ゼロでない場合には分岐及びデクリメント 、ゼロである場合にはカウンタを初期値へリセット。カウン タｃがゼロでない場合にループ；ｃはＡ，Ｂ，Ｃ，Ｄ，Ｅ， Ｆ，Ｇ，Ｈ，ＥＦ，ＧＨのうちの１つ 各カウンタＡ−Ｈに対し且つリンクされている対ＥＦ及
びＧＨの各々に対してループ命令が存在している。
びＧＨの各々に対してループ命令が存在している。
【００１７】ループカウンタが使い尽くされるまでター
ゲットアドレスへループするための命令は、ループカウ
ンタをテストすべく動作し且つ（ｉ）該ループカウンタ
がゼロでない場合には、ターゲットアドレスへジャンプ
し且つ該ループカウンタをデクリメントさせ、且つ（i
i）該ループアウンタがゼロである場合には、該ループ
カウンタをその初期値へリセットさせ且つ次の命令へ前
進する。
ゲットアドレスへループするための命令は、ループカウ
ンタをテストすべく動作し且つ（ｉ）該ループカウンタ
がゼロでない場合には、ターゲットアドレスへジャンプ
し且つ該ループカウンタをデクリメントさせ、且つ（i
i）該ループアウンタがゼロである場合には、該ループ
カウンタをその初期値へリセットさせ且つ次の命令へ前
進する。
【００１８】対とされたループ（ＬＯＯＰ＿ＥＦ及びＬ
ＯＯＰ＿ＧＨ）命令においては、Ｅ及びＧカウンタが低
次カウンタである。これらの命令においては、該カウン
タは、それが保持する最大値に対してではなく、例え
ば、ＣＮＴ＿Ｅ＝１２命令によって設定されるそれらの
初期値周りに低次カウンタがカウントするような態様で
カスケード構成とされる。このことは初期カウンタ値を
アレイの寸法に設定することによって、該アレイに対応
するプログラムループに対して対構成としたループカウ
ンタを容易に使用することを可能とする。カウンタは任
意の値へ初期化させることが可能であり、且つ、例え
ば、２の羃数に制限されるものではない。
ＯＯＰ＿ＧＨ）命令においては、Ｅ及びＧカウンタが低
次カウンタである。これらの命令においては、該カウン
タは、それが保持する最大値に対してではなく、例え
ば、ＣＮＴ＿Ｅ＝１２命令によって設定されるそれらの
初期値周りに低次カウンタがカウントするような態様で
カスケード構成とされる。このことは初期カウンタ値を
アレイの寸法に設定することによって、該アレイに対応
するプログラムループに対して対構成としたループカウ
ンタを容易に使用することを可能とする。カウンタは任
意の値へ初期化させることが可能であり、且つ、例え
ば、２の羃数に制限されるものではない。
【００１９】シーケンサ１２０はインタラプトサブルー
チンを喚起させるために使用することの可能なシーケン
ス制御論理１２４へ結合しているリフレッシュタイマー
及びインタラプト論理１３２を有している。該タイマー
及びインタラプト論理１３２はリフレッシュカウント保
持レジスタ及びリフレッシュ分岐アドレスレジスタを具
備しており、それらはセットアップ時間において初期化
される。
チンを喚起させるために使用することの可能なシーケン
ス制御論理１２４へ結合しているリフレッシュタイマー
及びインタラプト論理１３２を有している。該タイマー
及びインタラプト論理１３２はリフレッシュカウント保
持レジスタ及びリフレッシュ分岐アドレスレジスタを具
備しており、それらはセットアップ時間において初期化
される。
【００２０】該分岐アドレスレジスタはインタラプトが
発生する場合にシーケンサが制御をパスするインタラプ
トサブルーチンのアドレスを有している。該リフレッシ
ュカウンタはクロック信号を受取るための端子を具備し
ており且つ該クロック信号に応答して初期値から最終値
へのカウントを行ない且つ最終値、例えば０に到達した
場合にリフレッシュインタラプト信号を発生すべく動作
する。該レフレッシュカウンタはＡＰＧがスタートする
や否やスタートする。該インタラプト信号はシーケンス
制御論理１２４へ供給され、且つ、現在のＡＰＧ命令サ
イクルがリフレッシュホールドオフ（ｈｏｌｄｏｆｆ）
ビットセット（禁止リフレッシュ信号１３４を供給す
る）を有するものではない場合には、該シーケンサはイ
ンタラプトサブルーチンをコール即ち呼び出す。リター
ン（復帰）命令に到達すると、制御が復帰され且つ該リ
フレッシュカウンタは再ロードし且つ再度カウンタダウ
ン動作を開始する。
発生する場合にシーケンサが制御をパスするインタラプ
トサブルーチンのアドレスを有している。該リフレッシ
ュカウンタはクロック信号を受取るための端子を具備し
ており且つ該クロック信号に応答して初期値から最終値
へのカウントを行ない且つ最終値、例えば０に到達した
場合にリフレッシュインタラプト信号を発生すべく動作
する。該レフレッシュカウンタはＡＰＧがスタートする
や否やスタートする。該インタラプト信号はシーケンス
制御論理１２４へ供給され、且つ、現在のＡＰＧ命令サ
イクルがリフレッシュホールドオフ（ｈｏｌｄｏｆｆ）
ビットセット（禁止リフレッシュ信号１３４を供給す
る）を有するものではない場合には、該シーケンサはイ
ンタラプトサブルーチンをコール即ち呼び出す。リター
ン（復帰）命令に到達すると、制御が復帰され且つ該リ
フレッシュカウンタは再ロードし且つ再度カウンタダウ
ン動作を開始する。
【００２１】サブルーチンをコールするリフレッシュ論
理１３２は、リフレッシュ以外の多数の独特のテストタ
イプに対して使用することが可能である。例えば、「擾
乱」パターンをプログラムすることが可能であり、その
場合には、ある長さの時間の後に、テスト中のアレイが
独特の態様で読取られるか、電力サージに露呈される
か、又は幾分非同期モードで一連の測定を行なう。
理１３２は、リフレッシュ以外の多数の独特のテストタ
イプに対して使用することが可能である。例えば、「擾
乱」パターンをプログラムすることが可能であり、その
場合には、ある長さの時間の後に、テスト中のアレイが
独特の態様で読取られるか、電力サージに露呈される
か、又は幾分非同期モードで一連の測定を行なう。
【００２２】図４を参照して説明すると、ＹＡＬＵ１４
０はレジスタＹＯＦＦ１４３、ＹＲＩ１４４、ＹＲＥＦ
１４５、Ｙ１４６、ＹＩ１４７、ＹＭＡＸ１４８を包含
しており、これらのレジスタはアドレス計算処理におい
て使用される。ＹＭＡＸは取り囲みレジスタであり、そ
の値はレジスタＹ，ＹＩ，ＹＲＥＦ，ＹＲＩ内に値を格
納する前にそれらの値をマスクする。ＹＯＦＦは以下に
説明するようにオフセットレジスタである。ＹＲＩ及び
ＹＲＥＦは一対のものとして動作し且つＹ及びＹＩは一
対のものとして動作する。ＹＲＩはＹＲＥＦレジスタに
おける基準値に対するインデックス値を有している。Ｙ
ＩはＹレジスタにおけるＹアドレス値に対するインデッ
クス値を有している。ＹＲＩ１４４、ＹＲＥＦ１４５、
Ｙ１４６、ＹＩ１４７のレジスタは対応する命令プロセ
サ１５４，１５５，１５６，１５７を有しており、それ
らは機能的に上述したレジスタ対の要素に関連してい
る。該命令プロセサは、パターン命令から受取られる命
令制御ビットに応答して、以下の表内にリストした演算
を包含する算術及び論理演算を対応するレジスタに関し
て実行する。
０はレジスタＹＯＦＦ１４３、ＹＲＩ１４４、ＹＲＥＦ
１４５、Ｙ１４６、ＹＩ１４７、ＹＭＡＸ１４８を包含
しており、これらのレジスタはアドレス計算処理におい
て使用される。ＹＭＡＸは取り囲みレジスタであり、そ
の値はレジスタＹ，ＹＩ，ＹＲＥＦ，ＹＲＩ内に値を格
納する前にそれらの値をマスクする。ＹＯＦＦは以下に
説明するようにオフセットレジスタである。ＹＲＩ及び
ＹＲＥＦは一対のものとして動作し且つＹ及びＹＩは一
対のものとして動作する。ＹＲＩはＹＲＥＦレジスタに
おける基準値に対するインデックス値を有している。Ｙ
ＩはＹレジスタにおけるＹアドレス値に対するインデッ
クス値を有している。ＹＲＩ１４４、ＹＲＥＦ１４５、
Ｙ１４６、ＹＩ１４７のレジスタは対応する命令プロセ
サ１５４，１５５，１５６，１５７を有しており、それ
らは機能的に上述したレジスタ対の要素に関連してい
る。該命令プロセサは、パターン命令から受取られる命
令制御ビットに応答して、以下の表内にリストした演算
を包含する算術及び論理演算を対応するレジスタに関し
て実行する。
【００２３】 ＹＲＩ演算： ＹＲＩ＝ｎ ＹＲＩをｎへセット ＩＮＣＹＲＩ ＹＲＩ値をインクリメント ＩＮＣＹＲＩ ＹＲＩ値をデクリメント ＹＲＥＦ演算： ＹＲＥＦ＝ｎ ＹＲＥＦをｎへセット ＹＲＥＦ＝Ｙ ＹＲＥＦをＹへセット ＹＲＥＦ＋＝ＹＲＩ ＹＲＥＦをＹＲＩにおける値だけインクリメント ＹＲＥＦ−＝ＹＲＩ ＹＲＥＦをＹＲＩにおける値だけデクリメント ＹＩ演算： ＹＩ＝ｎ ＹＩをｎへセット ＩＮＣＹＩ ＹＩ値をインクリメント ＤＥＣＹＩ ＹＩ値をデクリメント ＳＬＹＩ ＹＩを１ビット左へシフト ＳＲＹＩ ＹＩを１ビット右ヘシフト Ｙ演算： Ｙ＝ｎ Ｙをｎへセット ＩＮＣＹ Ｙ値をインクリメント ＤＥＣＹ Ｙ値をデクルメント Ｙ＋＝ＹＩ ＹをＹＩにおける値だけインクリメント Ｙ−＝ＹＩ ＹをＹＩにおける値だけデクリメント ＩＮＣＹ＠ＸＣＡＲＲＹ ＸＣＡＲＲＹが真でＹをインクリメント ＤＥＣＹ＠ＸＣＡＲＲＹ ＸＣＡＲＲＹが真でＹをデクリメント ＩＮＣＹ＠ＺＣＡＲＲＹ ＺＣＡＲＲＹが真でＹをインクリメント ＤＥＣＹ＠ＺＣＡＲＲＹ ＺＣＡＲＲＹが真でＹをデクリメント Ｙ＝ＹＲＥＦ ＹをＹＲＥＦへセット ＹＡＬＵ１４０はＺＡＬＵ１８０から信号ＺＣＡＲＲＹ
を受取り且つＸＡＬＵ１６０から信号ＸＣＡＲＲＹを受
取り且つＺＣＡＲＲＹ及びＸＣＡＲＲＹが真である場合
に、夫々、Ｙレジスタ１４６をインクリメント及びデク
リメントする命令をサポートする。
を受取り且つＸＡＬＵ１６０から信号ＸＣＡＲＲＹを受
取り且つＺＣＡＲＲＹ及びＸＣＡＲＲＹが真である場合
に、夫々、Ｙレジスタ１４６をインクリメント及びデク
リメントする命令をサポートする。
【００２４】Ｙアドレス値がＹアドレス発生器１４０の
出力（ライン１４１及び１４２上において）であること
の選択は、パターン命令の制御下で動作するＹ供給源セ
レクタ回路１５１によって実行される。Ｙ供給源セレク
タは信号線によって該レジスタへ接続されており且つ
Ｙ、Ｙ反転又はＹＲＥＦの値のうちの１つをアドレス側
加算器１５２への入力信号として供給する。ＤＵＴ側と
考えることの可能な反対側においては、Ｙ供給源セレク
タはＹの低次ビットに対してＺレジスタからの１つ又は
それ以上のビット（ＺＡＬＵ１８０からの信号線接続に
よって受取られる）を置換させることの可能なＹ値を供
給する。（ＺＡＬＵの動作及びＹアドレスプログラミン
グにおけるＺレジスタの使用については１９９６年１２
月９日付で出願した「柔軟性のあるＺレジスタプログラ
ミングを有するメモリテスターＡＧＰ（Ｍｅｍｏｒｙ
Ｔｅｓｔｅｒ ＡＰＧ Ｗｉｔｈ Ｆｌｅｘｉｂｌｅ
ＺＲｅｇｉｓｔｅｒ Ｐｒｏｇｒａｍｍｉｎｇ）」とい
う名称の本願出願人に譲渡されている米国特許出願第０
８／７６２，６１１号に詳細に記載されている。）ＤＵ
Ｔ側のＹ、Ｙ反転又はＹＲＥＦは、同様に、ＤＵＴ側加
算器１５３への入力として供給される。これら２つの加
算器１５２及び１５３に対するその他の入力はＹＯＦＦ
レジスタ１４３からのＹＯＦＦである。その結果得られ
る値は、常に、ＹＯＦＦとＹＯＦＦ＋ＹＭＡＸとの間で
ある。アドレス側加算器１５２からの和は信号線１４１
を介してアドレススクランブラー２００へ供給される。
ＤＵＴ側加算器１５３からの和は信号線１４２を介して
データ発生器２２０へ供給される。
出力（ライン１４１及び１４２上において）であること
の選択は、パターン命令の制御下で動作するＹ供給源セ
レクタ回路１５１によって実行される。Ｙ供給源セレク
タは信号線によって該レジスタへ接続されており且つ
Ｙ、Ｙ反転又はＹＲＥＦの値のうちの１つをアドレス側
加算器１５２への入力信号として供給する。ＤＵＴ側と
考えることの可能な反対側においては、Ｙ供給源セレク
タはＹの低次ビットに対してＺレジスタからの１つ又は
それ以上のビット（ＺＡＬＵ１８０からの信号線接続に
よって受取られる）を置換させることの可能なＹ値を供
給する。（ＺＡＬＵの動作及びＹアドレスプログラミン
グにおけるＺレジスタの使用については１９９６年１２
月９日付で出願した「柔軟性のあるＺレジスタプログラ
ミングを有するメモリテスターＡＧＰ（Ｍｅｍｏｒｙ
Ｔｅｓｔｅｒ ＡＰＧ Ｗｉｔｈ Ｆｌｅｘｉｂｌｅ
ＺＲｅｇｉｓｔｅｒ Ｐｒｏｇｒａｍｍｉｎｇ）」とい
う名称の本願出願人に譲渡されている米国特許出願第０
８／７６２，６１１号に詳細に記載されている。）ＤＵ
Ｔ側のＹ、Ｙ反転又はＹＲＥＦは、同様に、ＤＵＴ側加
算器１５３への入力として供給される。これら２つの加
算器１５２及び１５３に対するその他の入力はＹＯＦＦ
レジスタ１４３からのＹＯＦＦである。その結果得られ
る値は、常に、ＹＯＦＦとＹＯＦＦ＋ＹＭＡＸとの間で
ある。アドレス側加算器１５２からの和は信号線１４１
を介してアドレススクランブラー２００へ供給される。
ＤＵＴ側加算器１５３からの和は信号線１４２を介して
データ発生器２２０へ供給される。
【００２５】次に、図５を参照して説明すると、ＸＡＬ
Ｕ１６０（Ｘアドレス発生器）はＹＡＬＵ１４０と類似
のアーキテクチュア及び機能を有しているが、以下に説
明するように、Ｘビットを置換するためにＺレジスタＡ
ＬＵ１８０入力を使用するものではなく且つ単に１つの
出力が存在するに過ぎない。ＸＡＬＵ１６０はレジスタ
ＸＯＦＦ１６３，ＸＲＩ１６４，ＸＲＥＦ１６５，Ｘ１
６６，ＸＩ１６７，ＸＭＡＸ１６８及び対応する命令プ
ロセサ１７４，１７５，１７６，１７７を包含してお
り、それらの各々はそれらのＹＡＬＵ１４０の対応する
ものと同様のものである。
Ｕ１６０（Ｘアドレス発生器）はＹＡＬＵ１４０と類似
のアーキテクチュア及び機能を有しているが、以下に説
明するように、Ｘビットを置換するためにＺレジスタＡ
ＬＵ１８０入力を使用するものではなく且つ単に１つの
出力が存在するに過ぎない。ＸＡＬＵ１６０はレジスタ
ＸＯＦＦ１６３，ＸＲＩ１６４，ＸＲＥＦ１６５，Ｘ１
６６，ＸＩ１６７，ＸＭＡＸ１６８及び対応する命令プ
ロセサ１７４，１７５，１７６，１７７を包含してお
り、それらの各々はそれらのＹＡＬＵ１４０の対応する
ものと同様のものである。
【００２６】図６を参照すると、データ発生器２２０は
パターン命令メモリ１３０からデータ発生器（ＤＧＥ
Ｎ）命令を受取り、Ｘ，Ｙ，Ｚ，ＡＬＵからＸ，Ｙ，Ｚ
アドレスを受取り、且つオペランドｎを受取る。第一ス
テージ２２１は信号線１６２及び１４２によってＸ及び
Ｙアドレスを受取る。第一ステージは、該第一ステージ
が受取る入力及びパターン命令に従う反転値（即ちビッ
ト）を発生すべく動作する。この反転ビットはゲート２
２３におけるラッチ型反転ステージ及びゲート２２６に
おけるトポロジィ反転ステージを包含する複数個の反転
（排他的ＯＲ）ステージからなるシーケンスを介して
（反転されるか又は反転されることなく）通過される。
パターン命令メモリ１３０からデータ発生器（ＤＧＥ
Ｎ）命令を受取り、Ｘ，Ｙ，Ｚ，ＡＬＵからＸ，Ｙ，Ｚ
アドレスを受取り、且つオペランドｎを受取る。第一ス
テージ２２１は信号線１６２及び１４２によってＸ及び
Ｙアドレスを受取る。第一ステージは、該第一ステージ
が受取る入力及びパターン命令に従う反転値（即ちビッ
ト）を発生すべく動作する。この反転ビットはゲート２
２３におけるラッチ型反転ステージ及びゲート２２６に
おけるトポロジィ反転ステージを包含する複数個の反転
（排他的ＯＲ）ステージからなるシーケンスを介して
（反転されるか又は反転されることなく）通過される。
【００２７】ラッチ型反転レジスタ２２２は該レジスタ
をセットし且つクリアするためにパターン命令に応答し
且つパターン命令がそれを変更するまでその状態を維持
する。ゲート２２３はラッチ型反転レジスタ２２２の状
態に従って反転値を反転させるか又は反転させることは
ない。このことは、パターンサブルーチンに対する２つ
のコール即ち呼出しの間にラッチ反転レジスタ２２２の
状態を変化させるために単一のパターン命令の挿入で１
つのパターン及びその反転したものを容易にプログラミ
ングすることを可能とする。
をセットし且つクリアするためにパターン命令に応答し
且つパターン命令がそれを変更するまでその状態を維持
する。ゲート２２３はラッチ型反転レジスタ２２２の状
態に従って反転値を反転させるか又は反転させることは
ない。このことは、パターンサブルーチンに対する２つ
のコール即ち呼出しの間にラッチ反転レジスタ２２２の
状態を変化させるために単一のパターン命令の挿入で１
つのパターン及びその反転したものを容易にプログラミ
ングすることを可能とする。
【００２８】トポロジィ反転は物理的に格納されている
データのトポロジィに基づいた反転を有する装置に対す
るプログラミングを簡単化させる。セレクタ２２４は入
力としてアドレス発生器からＭ個のアドレス信号を受取
り且つ出力としてこれらのアドレス信号のより小さな数
ｍからなるものの選択を行なう。Ｘ，Ｙ，Ｚアドレス信
号からなる３６ビットを、例えば、セレクタ２２４によ
って６ビットトポロジィアドレスへ減少させることが可
能である。このｍ個のアドレス信号出力を使用してトポ
ロジィメモリ２２５（２m かける１ランダムアクセスメ
モリ）のアドレスを行なって、トポロジィ反転ビットを
発生させる。Ｍ及びｍに対してより大きな値又はより小
さな値を使用することも可能である。
データのトポロジィに基づいた反転を有する装置に対す
るプログラミングを簡単化させる。セレクタ２２４は入
力としてアドレス発生器からＭ個のアドレス信号を受取
り且つ出力としてこれらのアドレス信号のより小さな数
ｍからなるものの選択を行なう。Ｘ，Ｙ，Ｚアドレス信
号からなる３６ビットを、例えば、セレクタ２２４によ
って６ビットトポロジィアドレスへ減少させることが可
能である。このｍ個のアドレス信号出力を使用してトポ
ロジィメモリ２２５（２m かける１ランダムアクセスメ
モリ）のアドレスを行なって、トポロジィ反転ビットを
発生させる。Ｍ及びｍに対してより大きな値又はより小
さな値を使用することも可能である。
【００２９】データ発生器２２０は単一のパターン命令
によってロードされる２つのシフトレジスタ２２８及び
２２９を有している。１組の反転ゲート２３０−２３１
及び２３２−２３３を制御するために、信号経路が該反
転ステージのうちの最後のものからの反転ビットを供給
する。シフトレジスタ２２９及びゲート２３０−２３１
に対する信号は、遅延型アクセスパイプライン（ＤＡ
Ｐ）２２７を介して通過し且つ以下に説明するように遅
延された出力（Ｄ）を発生する。シフトレジスタ２２８
及びゲート２３２−２３３に対して経路付けされるもの
はダイＤＡＰをバイパスする。シフトレジスタ２２８及
び２２９は任意の所望の長さ、例えば１６又は１８ビッ
トの長さとすることが可能であり、且つそれらの物理的
な長さよりもより少ないビットに関して回転すべくプロ
グラムすることが可能である。
によってロードされる２つのシフトレジスタ２２８及び
２２９を有している。１組の反転ゲート２３０−２３１
及び２３２−２３３を制御するために、信号経路が該反
転ステージのうちの最後のものからの反転ビットを供給
する。シフトレジスタ２２９及びゲート２３０−２３１
に対する信号は、遅延型アクセスパイプライン（ＤＡ
Ｐ）２２７を介して通過し且つ以下に説明するように遅
延された出力（Ｄ）を発生する。シフトレジスタ２２８
及びゲート２３２−２３３に対して経路付けされるもの
はダイＤＡＰをバイパスする。シフトレジスタ２２８及
び２２９は任意の所望の長さ、例えば１６又は１８ビッ
トの長さとすることが可能であり、且つそれらの物理的
な長さよりもより少ないビットに関して回転すべくプロ
グラムすることが可能である。
【００３０】ＤＡＰ２２７は遅延長を設置するためにパ
ターン命令に応答し、最終的な反転値を包含する入力デ
ータを受取り、且つ出力としてゼロからパイプラインに
おけるステージ数の範囲に亘ることの可能な遅延長に等
しいＡＰＧサイクル数だけ遅延されたその入力データを
発生する。ＤＡＰへの入力は、シフトレジスタ制御ビッ
トを包含しており、且つＤＡＰの出力は該遅延長だけ遅
延された該シフトレジスタ制御ビットを包含している。
従って、該シフトレジスタの内容を発生させるために、
該反転値は０へプログラムされる。ウオーキングパター
ンを発生するために、該反転ビットは０へセットされ、
該シフトレジスタにおけるビットのうちの１つは１へセ
ットされ、且つ該シフト制御ビットは該パターン命令内
にセットされる。
ターン命令に応答し、最終的な反転値を包含する入力デ
ータを受取り、且つ出力としてゼロからパイプラインに
おけるステージ数の範囲に亘ることの可能な遅延長に等
しいＡＰＧサイクル数だけ遅延されたその入力データを
発生する。ＤＡＰへの入力は、シフトレジスタ制御ビッ
トを包含しており、且つＤＡＰの出力は該遅延長だけ遅
延された該シフトレジスタ制御ビットを包含している。
従って、該シフトレジスタの内容を発生させるために、
該反転値は０へプログラムされる。ウオーキングパター
ンを発生するために、該反転ビットは０へセットされ、
該シフトレジスタにおけるビットのうちの１つは１へセ
ットされ、且つ該シフト制御ビットは該パターン命令内
にセットされる。
【００３１】図７を参照すると、アドレススクランブラ
ー２００がクロスポイントマルチプレクサ２０１と一対
のスクランブルメモリ（ＸＳＣＲＭ及びＹＳＣＲＭ）２
０２及び２０４を結合させている。そこにある全てのも
のはＡＰＧセッチアップ時間において初期化される（プ
ログラムされる）。マルチプレクサ２０１は、Ｘ，Ｙ，
ＺへＡＬＵからＸ，Ｙ，Ｚアドレス、図示した如く、全
て３６ビット、を受取り、且つそれらのうちの任意の３
２をその３２個の出力のうちのいずれかへ１対１の対応
で接続させ、３２個の出力のうちの１６個はＸアドレス
値となり且つ他の１６個はＹアドレス値となる。Ｘ及び
Ｙ値の低次１２ビットは、４Ｋ×１２ランダムアクセス
メモリであるＸＳＣＲＭ及びＹＳＣＲＭ２０２及び２０
４へのアドレスとして夫々供給される。該スクランブル
メモリはそれらの１２ビットの入力に関して任意のブー
ル演算を実行するために予めプログラムすることが可能
である。残りの４ビットは直接的に出力端へ通過する。
該スクランブルメモリはバイパスマルチプレクサ（不図
示）を使用することによってバイパスさせることが可能
である。
ー２００がクロスポイントマルチプレクサ２０１と一対
のスクランブルメモリ（ＸＳＣＲＭ及びＹＳＣＲＭ）２
０２及び２０４を結合させている。そこにある全てのも
のはＡＰＧセッチアップ時間において初期化される（プ
ログラムされる）。マルチプレクサ２０１は、Ｘ，Ｙ，
ＺへＡＬＵからＸ，Ｙ，Ｚアドレス、図示した如く、全
て３６ビット、を受取り、且つそれらのうちの任意の３
２をその３２個の出力のうちのいずれかへ１対１の対応
で接続させ、３２個の出力のうちの１６個はＸアドレス
値となり且つ他の１６個はＹアドレス値となる。Ｘ及び
Ｙ値の低次１２ビットは、４Ｋ×１２ランダムアクセス
メモリであるＸＳＣＲＭ及びＹＳＣＲＭ２０２及び２０
４へのアドレスとして夫々供給される。該スクランブル
メモリはそれらの１２ビットの入力に関して任意のブー
ル演算を実行するために予めプログラムすることが可能
である。残りの４ビットは直接的に出力端へ通過する。
該スクランブルメモリはバイパスマルチプレクサ（不図
示）を使用することによってバイパスさせることが可能
である。
【００３２】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 テスターの他の構成要素との関連において本
発明に基づくアルゴリズミックパターン発生器（ＡＰ
Ｇ）を示した概略ブロック図。
発明に基づくアルゴリズミックパターン発生器（ＡＰ
Ｇ）を示した概略ブロック図。
【図２】 本発明に基づくＡＰＧを示した概略ブロック
図。
図。
【図３】 本発明のＡＰＧにおけるシーケンサを示した
概略ブロック図。
概略ブロック図。
【図４】 本発明のＡＰＧにおけるＹアドレス発生器を
示した概略ブロック図。
示した概略ブロック図。
【図５】 本発明のＡＰＧにおけるＸアドレス発生器を
示した概略ブロック図。
示した概略ブロック図。
【図６】 本発明のＡＰＧにおけるデータ発生器を示し
た概略ブロック図。
た概略ブロック図。
【図７】 本発明のＡＰＧにおけるアドレススクランブ
ラーを示した概略ブロック図。
ラーを示した概略ブロック図。
１００ アルゴリズミックパターン発生器（ＡＰＧ） １２０ プログラム可能なシーケンサ １４０ ＹＡＬＵ １６０ ＸＡＬＵ １８０ ＺＡＬＵ ２００ アドレススクランブラー ２２０ データ発生器
Claims (18)
- 【請求項１】 回路をテストするための回路テスターに
おけるアルゴリズミックパターン発生器（ＡＰＧ）にお
いて、該回路テスターはテストベクトルを格納するため
のメインベクトルメモリ及びサブルーチンベクトルメモ
リを具備する種類のものであって、前記ＡＰＧが、 ＡＰＧによって実行するための命令を選択すべく動作す
るプログラム可能なシーケンサであって、プログラムカ
ウンタアドレスを格納するプログラムカウンタと、該プ
ログラムカウンタアドレスを受取るために該プログラム
カウンタへ結合されており次のアドレスを選択し且つ該
次のアドレスを該プログラムカウンタ内に格納させるた
めにシーケンス制御命令に応答して動作するシーケンス
制御論理とを包含するプログラム可能なシーケンサ、 前記プログラムカウンタからのプログラムカウンタアド
レスを受取るべく結合されており且つ前記シーケンス制
御論理へ結合されている命令メモリであって、シーケン
ス制御メモリを格納し且つ前記プログラムカウンタアド
レスに応答して前記シーケンス制御論理へシーケンス制
御メモリを供給すべく動作し、更にパターン命令を格納
し且つ前記プログラムカウンタアドレスに応答してＡＰ
Ｇへパターン命令を供給すべく動作する命令メモリ、 前記命令メモリからのパターンメモリを受取るべく結合
されているアドレス発生器であって、受取ったパターン
命令に応答してＸアドレス信号及びＹアドレス信号を発
生すべく動作するアドレス発生器、 前記アドレス発生器からの信号及び前記命令メモリから
のパターンメモリを受取るべく結合されているデータ発
生器であって、受取ったアレイ信号及びパターン命令に
応答してデータ信号を発生すべく動作するデータ発生
器、を有しており、前記プログラムカウンタが前記回路
テスター内のサブルーチンベクトルメモリ制御回路を駆
動すべく結合されており且つ前記サブルーチンベクトル
メモリの動作を制御するために前記プログラムカウンタ
アドレスを供給すべく動作することを特徴とするＡＰ
Ｇ。 - 【請求項２】 請求項１において、前記命令メモリが、
更に、シーケンス命令メモリとパターン命令メモリとを
有しており、前記シーケンス命令メモリが前記プログラ
ムカウンタからのプログラムカウンタアドレスを受取る
べく結合されており且つ前記シーケンス制御論理へ結合
しており、前記シーケンス命令メモリはシーケンス制御
命令及びパターン命令メモリアドレスを格納すべく動作
し、且つ、プログラムカウンタアドレスに応答して、前
記シーケンス制御論理へシーケンス制御命令を供給し且
つ前記パターン命令メモリへパターン命令メモリアドレ
スを供給し、且つ前記パターン命令メモリは前記シーケ
ンス命令メモリからのパターン命令メモリアドレスを受
取るために前記シーケンス命令メモリへ結合しており、
且つパターン命令を格納すべく動作し、且つ、パターン
命令メモリアドレスに応答して、ＡＰＧへパターン命令
を供給することを特徴とするＡＰＧ。 - 【請求項３】 回路をテストするためのテストベクトル
を発生するアルゴリズミックパターン発生器（ＡＰＧ）
において、プログラム可能なシーケンサが、 第一ループカウンタと第二ループカウンタとを有する一
対のリンクしたループカウンタ、 プログラムカウンタアドレスを格納するプログラムカウ
ンタ、 プログラムカウンタアドレスを受取るために前記プログ
ラムカウンタへ結合しておりシーケンス制御メモリに応
答して動作するシーケンス制御論理、を有しており、前
記シーケンス制御論理が、 前記第一ループカウンタに対する第一初期値をプログラ
ムするためのシーケンス制御命令を実行し、 前記第二ループカウンタに対する第二初期値をプログラ
ムするためのシーケンス制御命令を実行し、且つ前記一
対のリンクしたループカウンタが使い尽くされるまでタ
ーゲットプログラムカウンタアドレスへループするため
のシーケンス制御命令を実行する、論理を包含してお
り、前記対がカスケード型カウンタ対としてカウントし
各ループカウンタが該カウンタのプログラム可能な初期
値から最終値へ稼動することを特徴とするＡＰＧ。 - 【請求項４】 請求項３において、前記シーケンス制御
論理が、更に、 前記第一ループカウンタが使い尽くされるまでターゲッ
トプログラムカウンタアドレスへループさせ且つ前記第
一ループカウンタが使い尽くされた後に前記第一ループ
カウンタを前記第一初期値へリセットさせるためのシー
ケンス制御命令を実行し、 前記第二ループカウンタが使い尽くされるまでターゲッ
トプログラムカウンタアドレスへループさせ且つ前記第
二ループカウンタが使い尽くされた後に前記第二ループ
カウンタを前記第二初期値へリセットさせるためのシー
ケンス制御命令を実行する、論理を包含することを特徴
とするＡＰＧ。 - 【請求項５】 請求項４において、 ループカウンタが使い尽くされるまでターゲットアドレ
スへループさせる命令が前記ループカウンタをテストす
るために動作し且つ（ｉ）前記ループカウンタがゼロで
ない場合には、前記ターゲットアドレスへジャンプさせ
且つ前記ループカウンタをデクリメントさせ、且つ（i
i）前記ループカウンタがゼロである場合には、前記ル
ープカウンタをその初期値へリセットさせ且つ次の命令
へ前進させ、且つ一対のリンクされているループカウン
タが使い尽くされるまで該対上のターゲットアドレスへ
ループさせる命令が該対内の第二ループカウンタをテス
トするために動作し且つ（ｉ）前記第二ループカウンタ
がゼロでない場合には、前記ターゲットアドレスへジャ
ンプし且つ前記第二ループカウンタをデクリメントさ
せ、且つ（ii）前記第二ループカウンタがゼロである場
合には、前記第二ループカウンタをその初期値へリセッ
トさせ且つ前記第一ループカウンタが使い尽くされるま
で前記ターゲットアドレスへループする、ことを特徴と
するＡＰＧ。 - 【請求項６】 請求項４において、前記シーケンサが少
なくとも二対のリンクされているループカウンタを包含
する少なくとも８個のループカウンタを有することを特
徴とするＡＰＧ。 - 【請求項７】 回路をテストするためのテストベクトル
を発生するアルゴリズミックパターン発生器（ＡＰＧ）
において、アドレス発生器が、Ｙ関連値を格納すべく動
作する複数個のレジスタであって、Ｙレジスタと、前記
Ｙレジスタに対するインデックスレジスタとして動作す
るＹＩレジスタと、ＹＲＥＦレジスタと、前記ＹＲＥＦ
レジスタに対するインデックスレジスタとして動作する
ＹＲＩレジスタと、ＹＭＡＸレジスタと、ＹＯＦＦレジ
スタとを包含する複数個のレジスタ、 前記Ｙ、ＹＩ、ＹＲＥＦ、ＹＲＩ、ＹＭＡＸ、ＹＯＦＦ
レジスタへ結合されているＹアドレス回路であって、前
記Ｙ、ＹＩ、ＹＲＥＦ、ＹＲＩレジスタに関する算術及
び論理演算を実行すべく動作し、各演算結果がＹ、Ｙ
Ｉ、ＹＲＥＦ又はＹＲＩレジスタ内に格納される前にＹ
ＭＡＸレジスタからのＹＭＡＸ値によってマスクされる
Ｙアドレス回路、 前記ＹＯＦＦレジスタ及びＹレジスタへ結合されており
且つＹＯＦＦ値及びＹ値の和としてＹアドレスを計算す
べく動作するＹＯＦＦ加算器、を有することを特徴とす
るＡＰＧ。 - 【請求項８】 請求項７において、更に、Ｘ関連値を格
納すべく動作する複数個のレジスタであって、Ｘレジス
タと、前記Ｘレジスタに対するインデクッスレジスタと
して動作するＸＩレジスタと、ＸＲＥＦレジスタと、前
記ＸＲＥＦレジスタに対するインデクッスレジスタとし
て動作するＸＲＩレジスタと、ＸＭＡＸレジスタと、Ｘ
ＯＦＦレジスタとを包含する複数個のレジスタ、 前記Ｘ、ＸＩ、ＸＲＥＦ、ＸＲＩ、ＸＭＡＸ、ＸＯＦＦ
レジスタへ結合されているＸアドレス回路であって、
Ｘ、ＸＩ、ＸＲＥＦ、ＸＲＩレジスタに関して算術及び
論理演算を実行すべく動作し各演算結果が前記Ｘ、Ｘ
Ｉ、ＸＲＥＦ又はＸＲＩレジスタ内に格納される前にＸ
ＭＡＸレジスタからのＸＭＡＸ値によってマスクされる
Ｘアドレス回路、 前記ＸＯＦＦレジスタ及びＸレジスタへ結合されており
且つＸＯＦＦ値及びＸ値の和としてＸアドレスを計算す
べく動作するＸＯＦＦ加算器、を有することを特徴とす
るＡＰＧ。 - 【請求項９】 回路をテストするためのテストベクトル
を発生するアルゴリズミックパターン発生器におけるプ
ログラム可能なシーケンサにおいて、 プログラムカウンタアドレスを格納するプログラムカウ
ンタ、 前記プログラムカウンタアドレスを受取るために前記プ
ログラムカウンタへ結合されておりシーケンス制御命令
に応答して次のアドレスを選択し且つ前記次のアドレス
を前記プログラムカウンタ内に格納させるべく動作する
シーケンス制御論理、 前記プログラムカウンタからのプログラムカウンタアド
レスを受取るべく結合されると共に前記シーケンス制御
論理へ結合されている命令メモリであって、シーケンス
制御命令を格納し且つ前記プログラムカウンタアドレス
に応答して前記シーケンス制御論理へシーケンス制御命
令を供給すべく動作する命令メモリ、 前記シーケンス制御論理へ結合されており同期された間
隔でリフレッシュインタラプト信号を発生し且つ前記リ
フレッシュインタラプト信号を前記シーケンス制御論理
へ供給すべく動作するリフレッシュ回路であって、前記
シーケンス制御論理が前記リフレッシュインタラプト信
号に応答して命令メモリ内のリフレッシュサブルーチン
を呼び出すべく動作するリフレッシュ回路、を有するこ
とを特徴とするシーケンサ。 - 【請求項１０】 請求項９において、前記リフレッシュ
回路がクロック信号を受取るための端子を具備しており
且つ前記クロック信号に応答して初期値から最終値への
カウントを行ない且つ前記最終値に到達した場合に前記
リフレッシュインタラプト信号を発生すべく動作するカ
ウンタ回路を有することを特徴とするシーケンサ。 - 【請求項１１】 請求項９において、前記リフレッシュ
回路が前記シーケンサプログラムカウンタに応答して実
行される命令によって発生される禁止信号を受取る端子
を具備しており、前記禁止信号は、前記禁止信号が存在
する間は前記リフレッシュサブルーチンの呼出しを繰り
延べさせることを特徴とするシーケンサ。 - 【請求項１２】 回路をテストするためのテストベクト
ルを発生するアルゴリズミックパターン発生器（ＡＰ
Ｇ）におけるデータ発生器において、 入力としてアドレス信号を受取るべく接続されており且
つ反転値を発生すべく動作する第一ステージ回路、 入力アドレス信号としてＭ個のアドレス信号を受取るべ
く接続されており且つ出力として前記入力アドレス信号
のより小さい数ｍを選択したものである出力アドレス信
号を発生すべく動作するクロスポイントマルチプレクサ
回路、 前記クロスポイントマルチプレクサ回路によって出力と
して発生されたｍ個の信号の選択によってアドレスされ
るべく接続されており出力としてトポロジィ反転ビット
を発生するトポロジィメモリ、 前記反転値が直列的に通過する複数個のステージからな
るシーケンスであって、前記シーケンスの入力端が前記
第一ステージ回路の出力端であり、前記トポロジィ反転
ビットを受取るために前記トポロジィメモリへ接続して
おり且つ前記トポロジィ反転ビットの状態に従って前記
反転値を反転させるべく動作するデータ反転ゲートを１
つのゲートとして包含する複数個のステージからなるシ
ーケンス、を有することを特徴とするデータ発生器。 - 【請求項１３】 請求項１２において、前記トポロジィ
メモリが２m ×１ランダムアクセスメモリであることを
特徴とするデータ発生器。 - 【請求項１４】 請求項１２において、前記数Ｍが少な
くとも３６であり且つ前記数ｍが少なくとも６であるこ
とを特徴とするデータ発生器。 - 【請求項１５】 請求項１２において、更に、出力とし
てラッチされた反転ビットを供給する該レジスタをセッ
ト及びクリアするためにパターン命令に応答すべく結合
されているラッチ型反転レジスタを有しており、前記複
数個のステージからなるシーケンスが、更に、前記ラッ
チされた反転ビットを受取るために前記ラッチ型反転レ
ジスタへ接続しており且つ前記ラッチされた反転ビット
の状態に従って前記反転値を反転させるべく動作するデ
ータ反転ゲートを具備するステージを包含していること
を特徴とするデータ発生器。 - 【請求項１６】 請求項１２において、前記複数個のス
テージからなるシーケンスが、更に、 遅延長を設定するためにＤＧＥＮ命令に応答すべく結合
されており反転値を包含する入力データを受取り且つ出
力として前記遅延長に等しいＡＰＧサイクルの数だけ遅
延されている入力データを発生させる遅延型アクセスパ
イプラインステージ、 前記遅延型アクセスパイプラインをバイパスする遅延バ
イパスデータ経路、を有しており、前記遅延型アクセス
パイプラインの出力及び前記遅延バイパスデータ経路の
出力の両方が前記データ発生器の出力ステージへ供給さ
れることを特徴とするデータ発生器。 - 【請求項１７】 請求項１６において、前記遅延長が０
乃至７の値を包含する範囲内において選択可能であるこ
とを特徴とするデータ発生器。 - 【請求項１８】 請求項１６において、前記遅延型アク
セスパイプラインへの入力が、更に、シフトレジスタ制
御ビットを包含しており、且つ前記遅延型アクセスパイ
プラインの出力が前記遅延長だけ遅延された前記シフト
レジスタ制御ビットを包含していることを特徴とするデ
ータ発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/801,687 US5883905A (en) | 1997-02-18 | 1997-02-18 | Pattern generator with extended register programming |
| US08/801687 | 1997-02-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10275091A true JPH10275091A (ja) | 1998-10-13 |
Family
ID=25181798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10036225A Pending JPH10275091A (ja) | 1997-02-18 | 1998-02-18 | 拡張レジスタプログラミングを有するパターン発生器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5883905A (ja) |
| EP (1) | EP0859367B1 (ja) |
| JP (1) | JPH10275091A (ja) |
| KR (1) | KR19980071411A (ja) |
| DE (1) | DE69826744T8 (ja) |
| TW (1) | TW371324B (ja) |
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