JPH0750159B2 - テストパタ−ン発生装置 - Google Patents

テストパタ−ン発生装置

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JPH0750159B2
JPH0750159B2 JP60224859A JP22485985A JPH0750159B2 JP H0750159 B2 JPH0750159 B2 JP H0750159B2 JP 60224859 A JP60224859 A JP 60224859A JP 22485985 A JP22485985 A JP 22485985A JP H0750159 B2 JPH0750159 B2 JP H0750159B2
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Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はテストパターン発生装置に係り、特にメモリ部
及びロジック部等を有する複合デバイスのテストに好適
なテストパターン発生装置に関する。
〔発明の背景〕
LSIの高集積化・高機能に伴ない、メモリ・ロジック混
在LSIやマルチチップ等の複合デバイスが多種開発され
ている。
一般に、これら複合デバイスが所定の機能を果たすか否
かのテストは、メモリ部についてはメモリテスタで、ロ
ジック部についてはロジックテスタでそれぞれ行われて
いる。あるいは、ロジックテスタでメモリ部のテストを
行う場合には、ロジックテスタのパターンメモリ内にメ
モリ部のテストパターンを予め展開させることが行われ
ている。
このようなテストパターン発生装置としては、例えば特
開昭55-52967号が知られている。これは、メモリ部テス
ト用の規則性のあるアドレスシーケンスを持つパターン
信号を発生するパターン発生器のマイクロプログラムに
より、ロジック部テスト用の規則性のないアドレスーケ
ンスを発生するための補助メモリを制御し、２種のテス
トパターンを切換て発生させるものである。
ところが、従来のテストパターン発生装置では、メモリ
部とロジック部の相互に関連した部分について、例えば
メモリ部とロジック部のマルチポートとなる部分の連続
・動作機能試験（メモリ部からロジック部へのデータ転
送）やマルチメモリセルの連続切換読出し試験等を完全
に行うことは困難であった。すなわち、従来のテストパ
ターン発生装置では、複数のテストパターンの各々を各
ピンあるいは複数ピンのブロックごとに何回も変更する
必要があり、各テストパターンのピン割付けを効率よく
行うことができなかった。
〔発明の目的〕 本発明の目的は、複数の異なったパターンデータを任意
のピン又はピン群に対し任意のテストサイクルで供給す
ることが可能なテストパターン発生装置を提供すること
にある。
〔発明の概要〕
本発明のテストパターン発生装置は、メモリ機能とロジ
ック機能が混在して形成されているデバイスの１つのピ
ンに、メモリ機能をテストするためのアルゴリズミック
パターンを出力するアルゴリズミックパターン発生手段
と、同じく上記ピンにロジック機能をテストするための
シーケンシャルパターンを出力するシーケンシャルパタ
ーン発生手段と、上記アルゴリズミックパターン発生手
段から出力されるアルゴリズミックパターンの内容を実
時間で切換える少なくとも１つの制御信号を出力すると
共に、上記シーケンシャルパターン発生手段から出力さ
れるシーケンシャルパターンの内容を実時間で切換える
少なくとも１つの制御信号を出力し、さらに上記アルゴ
リズミックパターンとシーケンシャルパターンの一方を
実時間で選択して上記１つのピンに出力するための制御
信号を出力するパターンコントローラとから成るテスト
パターン発生装置に適用されるもので、次の特徴を有し
ている。
すなわち、上記パターンコントローラは、上記シーケン
シャルパターン発生手段内に設けられているテストシー
ケンスコントローラから出力されるマイクロ制御コード
であって、上記アルゴリズミックパターンの内容を指示
する少なくとも１つのコード、及びシーケンシャルパタ
ーンの内容を指示する少なくとも１つのコード、及びア
ルゴリズミックパターンとシーケンシャルパターンのど
ちらかを選択して出力するかを指示するコードを格納す
る第１のレジスタと、任意の論理データを装置の外部か
ら設定可能な第２のレジスタと、上記第１のレジスタに
格納された上記アルゴリズミックパターンの内容を指示
する少なくとも１つのコード及びシーケンシャルパター
ンの内容を指示する少なくとも１つのコードと、上記第
２のレジスタに格納された論理データとに基づいて、上
記アルゴリズミックパターンの内容を実時間で切換える
少なくとも１つの制御信号とシーケンシャルパターンの
内容を実時間で切換える少なくとも１つの制御信号とを
それぞれ形成して出力する第１の論理回路と、上記第１
のレジスタに格納されたアルゴリズミックパターンとシ
ーケンシャルパターンのどちらを選択して出力するかを
指示するコードと上記第２のレジスタに格納された論理
データとに基づいて、上記上記アルゴリズミックパター
ンとシーケンシャルパターンの一方を実時間で選択出力
するための制御信号を形成して出力する第２の論理回路
とから構成されていることを特徴としている。
本発明によれば、パターンコントローラが、上記第１の
レジスタと第２のレジスタと第１の論理回路と第２の論
理回路とから構成されるために、メモリ機能とロジック
機能が混在して形成されているデバイスの１つのピンに
対し、メモリ機能をテストするためのアルゴリズミック
パターンとロジック機能をテストするためのシーケンシ
ャルパターンを、それらの内容を複雑に変化させなが
ら、選択出力することが可能になる。
〔発明の実施例〕
以下、本発明の実施例について図面をもとに説明する。
第１図において、１はアルゴリズミックパターンを発生
するアルゴリズミックパターン発生器（以下、ALPGと略
記する）であり、２はシーケンシャルパターンを発生す
るシーケンシャルパターン発生器（以下、SQPGと略記す
る）である。SQPG2は大別すると、各ピンモジュール部1
6を共用して制御するテストシーケンスコントローラ３
と、各ピンモジュール部16毎に設けられるアドレスレジ
スタ４と、パターンメモリ５とから構成されている。テ
ストシーケンスコントローラ３はアドレスバスｃを介し
てピンモジュール部16のアドレスレジスタ４にアドレス
指定を行う。このアドレスレジスタ４の出力はでデータ
パターンを格納するパターンメモリ５に入力している。
さらに、テストシーケンスコントローラ３はバスライン
ｄを介してパターンコントローラ６にマイクロ制御コー
ドを送出する。このパターンコントローラ６はパターン
の選択制御を行うものであって、本実施例ではテストシ
ーケンスコントローラ３からのマイクロ制御コードは４
種用意してある。その第１は、ピンモジュール部16がAL
PG1から出力されるアドレス又はデータ（コントロール
データを含む）を加工して得られるアルゴリズミックパ
ターンを出力するか、又はSQPG2から出力されるアドレ
スを加工して得られるシーケンシャルパターンを出力す
るかの切換え指示を行なうパターン発生モード信号S/A
（第２図参照）に対応するものであり、第２はALPG1の
アドレス又はデータ（コントロールデータを含む）の選
択指示を行うアドレス／データ制御信号A/D（第２図参
照）に対応するものである。さらに、第３は、ALPG1の
アドレスのうちＸ側アドレス又はＹ側アドレスの選択指
示を行うX/Yアドレス制御信号X/Y（第２図参照）に対応
するものであり、第４は、SQPG2のホールドパターンの
出力制御を行うホールド信号SH（第２図参照）に対応す
るものであって、アドレスレジスタ４に入力するように
なっている。
一方、ALPG1はアドレスバスａを介して各ピンモジュー
ル部16のXYアドレスレジスタ17にアドレス指定を行うと
ともに、データバスｂを介して各ピンモジュール部16の
データレジスタ18にデータ設定を行う。XYアドレスレジ
スタ17は、バスラインｅを介してＸアドレスデータとＹ
アドレスデータを、それぞれＸアドレスマルチプレクサ
７とＹアドレスマルチプレクサ８に入力する。Ｘアドレ
スマルチプレクサ７には外部設定レジスタ13により外部
設定値が入力されるようになっている。同様にＹアドレ
スマルチプレクサ８には外部設定レジスタ14により外部
設定値が入力されるようになっている。そして、Ｘアド
レスマルチプレクサ７で設定されたＸアドレス値と、Ｙ
アドレスマルチプレクサ８で設定されたＹアドレス値は
それぞれXYアドレスマルチプレクサ10に入力されるよう
になっている。さらに、XYアドレスマルチプレクサ10に
は、ピンモジュール部16のパターンコントローラ６から
X/Yアドレス制御信号X/Yが入力される。次に、データレ
ジスタ18はバスラインｆを介してデータマルチプレクサ
９にデータを送出する。このデータマルチプレクサ９に
は外部設定レジスタ15により外部設定値が入力されるよ
うになっており、データマルチプレクサ９はALPG1から
のデータか外部設定値を選択してアドレス・データマル
チプレクサ11に送出する。アドレス・データマルチプレ
クサ11には、XYアドレスマルチプレクサ10で選択された
アドレス信号と、パターンコントローラ６からアドレス
／データ制御信号A/Dがそれぞれ入力するとともに、選
択後の信号をパターンマルチプレクサ12に送出してい
る。このパターンマルチプレクサ12には、パターンメモ
リ５から出力されるパターン信号と、パターンコントロ
ーラ６から出力されるパターン発生モード信号S/Aが加
えられ、パターンを発生するようになっている。
ここで、発明の概要の欄に記載したアルゴリズミックパ
ターン発生手段は、第１図に示す実施例において、アル
ゴリズミックパターン発生器１、XYアドレスレジスタ1
7、Ｘアドレスマルチプレクサ７、Ｙアドレスマルチプ
レクサ８、外部設定レジスタ13,14,15、XYアドレスマル
チプレクサ10、データレジスタ18、データマルチプレク
サ９から構成される。同じくシーケンシャルパターン発
生手段は、シーケンシャルパターン発生器２に対応して
いる。
尚、本実施例では各テストパターンを任意のピンに自由
に割付けるため、各ピン又はピン群対応に設けられたピ
ンモジュール部16の１個分の構成を示したものである。
一般に１つのピン又はピン群に与えるパターンの種類
は、テスト対象となるLSI等によって決定されるもので
あるから、対応した変形が可能である。
次に、本実施例に係るテストパターン発生装置の動作を
第２図乃至第４図を参照して説明する。本実施例では、
多目的の試験を行うものとして、ALPG1からのアドレス
パターンとデータパターン（コントロールデータを含
む）、シーケンスコントローラ３の制御によりパターン
メモリ５から読出されるデータパターンもしくは１サイ
クル前のデータパターンを保持したホールドパターンの
いずれかをピンに与える。これは、複合デバイス等のマ
ルチポートの連続動作機能試験に於て、あるピンにはAL
PG1からのメモリ用のアドレスパターンを与えながら、
他のピンではメモリ出力データをSQPG2から出力される
期待値データと比較してテストを行う場合に必要となる
ものである。これら各種パターンの選択はパターンコン
トローラ６によって制御されるが、まずパターンコント
ローラ６の詳細を第２図により説明する。第２図に於
て、テストシーケンスコントローラ３から出力されるマ
イクロ制御コードはコードレジスタ61にとりこまれる。
前述したようにマイクロ制御コードは４種から成り、図
示するようにホールド制御コードとX/Yアドレス制御コ
ードとアドレス／データ制御コードとパターン発生モー
ドコード（図中、PGモードと記載する）から成る。これ
らの制御コードは各々外部設定レジスタ63、64の出力と
ともにコントロールゲート65、66に入力される。コント
ロールゲート65、66からの出力により、マルチプレクサ
10、11、12及びアドレスレジスタ４を制御し、パターン
の選択をリアルタイムで行う。外部設定レジスタ63は、
各パターン発生モードごとに対応してALPG1又はSQPG2の
パターン割付けを指示するものである。デコーダ62でデ
コードされたパターン発生モードコードと外部設定レジ
スタ63の設定値との対応関係と両者の入力に対するコン
トロールゲート65による出力信号が選択するパターンの
関係は第３図に示す如くなる。即ち、外部設定レジスタ
63のビット値が“1"のとき、コントロールゲート65から
出力されるパターン発生モード信号S/Aはそのビットに
対応したパターン発生モード（以下、PGモードと略記す
る）のときのみ“1"を出力し、アルゴリズミックパター
ン（以下、ALPと略記する）が選択される。外部設定レ
ジスタ63のビットが“0"のとき、そのビットに対応した
PGモードのときに“0"が出力される為、シーケンシャル
パターン（以下、SQPと略記する）が選択される。この
ようにして、ピン１に対してテストサイクルごとにALP
→SQP→ALP→SQPのパターンを繰返し割付ける場合に
は、外部設定レジスタ63に“0101"＝（５）16進を各ビ
ットデータとして設定し、PGモード信号をモード０→モ
ード１→モード３→モード０と順次発生させることによ
り、リアルタイムでパターン割付を行うことができる。
このとき、他のピンｎに対して２サイクルごとにALP→S
QPと繰返しパターン発生を割付けるには、そのピンモジ
ュールの外部設定レジスタに“0011"＝（３）16進を各
ビットデータとして設定すればよい。
次にALPパターンのアドレス／データ制御コードが外部
設定レジスタ64の２ビットとともにコントロールゲート
66に入力されると、それら入力状態に応じてアドレス／
データ制御信号A/Dは、第４図に示すごとくなる。即
ち、アドレス／データ制御信号A/Dとして３種のモード
が得られる。第１は、テストシーケンスコントローラ３
からのアドレス／データ制御信号とは無関係に各テスト
サイクル全てに渡り、ALPG1のアドレスを選択するモー
ドであり、第２はテストシーケンスコントローラ３から
のアドレス／データ制御信号により、リアルタイムで各
テストサイクルごとにアドレスもしくはデ−タを選択す
るモードであり、第３はアドレス／データ制御信号とは
無関係に各テストサイクル全てに渡り、ALPG1のデータ
を選択するモードである。即ち、第１のモードでは、外
部設定レジスタ64において設定データの20ビットを“0"
に設定することにより、コントロールゲート66から出力
されるアドレス／データ制御信号A/Dは“0"となり、ア
ドレスデータマルチプレクサ11の出力パターンをアドレ
スに切換える。第２のモードでは、外部設定レジスタ64
の20ビットを“1"、21ビットを“0"に設定することによ
り、コントロールゲート66の出力信号A/Dはアドレス／
データ制御信号がそのまま出力され、このときの値によ
りアドレスデータマルチプレクサ11の出力パターンをア
ドレスもしくはデータに切換える。第３のモードでは、
外部設定レジスタ64の20ビット、21ビットをいずれも
“1"に設定することにより、コントロールゲート66から
出力されるアドレス／データ制御信号A/Dは“1"とな
り、アドレスデータマルチプレクサ11の出力パターンを
データに切換える。
ALPパターンのＸ又はＹアドレスの選択制御は、ALPパタ
ーンのアドレス／データ制御の場合と全く同様に行われ
る。SQPパターンのホールドパターン制御も同様である
が、コントロールゲート66から出力されるホールド信号
SHによりアドレスレジスタ４のアドレスロードを禁止す
ることにより、パターンメモリ５から１サイクル前のパ
ターンが出力される。尚、ALPパターンのX/Yアドレスを
選択する場合には、アドレス／データ制御信号A/Dをア
ドレスに指定するとともにSQPパターン/ALPパターンを
選択するパターン発生モード信号S/AはALPパターンに指
定しておくことはもちろんである。また、SQPパターン
のホールドパターンを出力する場合には、ホールド信号
SHの他にパターン発生モード信号S/AはSQPパターンに指
定しておくことも同様である。
尚、本実施例ではパターン発生モードコードについてピ
ン方向の組合せパターンの種類を４種類としたが（第３
図のPGモード０〜３を参照）、テストシーケンスコント
ローラ３からのパターン発生モードコードの本数を増設
（ｍビット）すれば2m種類の組合せパターンに拡張する
ことが可能である。また、外部設定レジスタ13,14,15
は、ALPG1からのＸ、Ｙアドレスやデータが各々ビット
幅を持っている為、ピンモジュール部16ごとにあらかじ
め任意の１ビットを選択しておくことが、これらについ
てリアルタイムで選択切換えを行うことは、テストシー
ケンスコントローラ３のマイクロ制御コードの増設とコ
ントロールゲート66を用いて同様に可能である。
さらに、本実施例ではALPG1及びシーケンスコントロー
ラ３各々１台を各ピンモジュール部16で共用する構成を
採ったが、中間にバス選択器及びバス分配器を設け、ピ
ンモジュール部への供給パターンを分担させることによ
り、ピンモジュール部が複数台のALPG及びシーケンスコ
ントローラの出力を共用することも可能である。
〔発明の効果〕
本発明によれば、メモリ機能とロジック機能が混在して
形成されているデバイスの１つのピンに対し、メモリ機
能をテストするためのアルゴリズミックパターンとロジ
ック機能をテストするためのシーケンシャルパターン
を、それらの内容を複雑に変化させながら、選択出力す
ることが可能になる。したがって、複数の異種のテスト
パターンを任意のピン又はピン群に対してダミーサイク
ルなしに任意のテストサイクルで割付けることができ
る。
【図面の簡単な説明】
第１図は本発明の一実施例に係るテストパターン発生装
置の構成を示すブロック図、第２図はパターンコントロ
ーラの詳細構成図、第３図はパターンコントローラの入
出力応答の説明図、第４図はアドレス／データ制御信号
と外部設定レジスタの入力に対応しパターンコントロー
ラの出力信号A/Dの出力状態を説明する状態図である。 １……アルゴリズミックパターン発生器、２……シーケ
ンシャルパターン発生器、３……テストシーケンスコン
トローラ、４……アドレスレジスタ、５……パターンメ
モリ、６……パターンコントローラ、７……Ｘアドレス
マルチプレクサ、８……Ｙアドレスマルチプレクサ、９
……データマルチプレクサ、10……XYアドレスマルチプ
レクサ、11……アドレス・データマルチプレクサ、12…
…パターンマルチプレクサ、13,14,15……外部設定レジ
スタ、16……ピンモジュール部。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】メモリ機能とロジック機能が混在して形成
    されているデバイスの１つのピンに、メモリ機能をテス
    トするためのアルゴリズミックパターンを出力するアル
    ゴリズミックパターン発生手段と、同じく上記ピンにロ
    ジック機能をテストするためのシーケンシャルパターン
    を出力するシーケンシャルパターン発生手段と、上記ア
    ルゴリズミックパターン発生手段から出力されるアルゴ
    リズミックパターンの内容を実時間で切換える少なくと
    も１つの制御信号を出力すると共に、上記シーケンシャ
    ルパターン発生手段から出力されるシーケンシャルパタ
    ーンの内容を実時間で切換える少なくとも１つの制御信
    号を出力し、さらに上記アルゴリズミックパターンとシ
    ーケンシャルパターンの一方を実時間で選択して上記１
    つのピンに出力するための制御信号を出力するパターン
    コントローラとから成るテストパターン発生装置におい
    て、 上記パターンコントローラは、 上記シーケンシャルパターン発生手段内に設けられてい
    るテストシーケンスコントローラから出力されるマイク
    ロ制御コードであって、上記アルゴリズミックパターン
    の内容を指示する少なくとも１つのコード、及びシーケ
    ンシャルパターンの内容を指示する少なくとも１つのコ
    ード、及びアルゴリズミックパターンとシーケンシャル
    パターンのどちらを選択して出力するかを指示するコー
    ドを格納する第１のレジスタと、 任意の論理データを装置の外部から設定可能な第２のレ
    ジスタと、 上記第１のレジスタに格納された上記アルゴリズミック
    パターンの内容を指示する少なくとも１つのコード及び
    シーケンシャルパターンの内容を指示する少なくとも１
    つのコードと、上記第２のレジスタに格納された論理デ
    ータとに基づいて、上記アルゴリズミックパターンの内
    容を実時間で切換える少なくとも１つの制御信号とシー
    ケンシャルパターンの内容を実時間で切換える少なくと
    も１つの制御信号とをそれぞれ形成して出力する第１の
    論理回路と、 上記第１のレジスタに格納されたアルゴリズミックパタ
    ーンとシーケンシャルパターンのどちらを選択して出力
    するかを指示するコードと上記第２のレジスタに格納さ
    れた論理データとに基づいて、上記上記アルゴリズミッ
    クパターンとシーケンシャルパターンの一方を実時間で
    選択出力するための制御信号を形成して出力する第２の
    論理回路と から構成されていることを特徴とするテストパターン発
    生装置。
JP60224859A 1985-10-11 1985-10-11 テストパタ−ン発生装置 Expired - Lifetime JPH0750159B2 (ja)

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US06/918,499 US4862460A (en) 1985-10-11 1986-10-14 Test pattern generator

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JPS6285881A JPS6285881A (ja) 1987-04-20
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