JPH10275468A5 - - Google Patents

Claims (13)

1. メインワード線と、
   上記メインワード線の延長方向に対して分割された長さとされ、かつ、上記メインワード線と交差するビット線方向に対して複数配置され、複数からなるダイナミック型メモリセルのアドレス選択端子が接続されてなるサブワード線と、
   上記メインワード線と平行するように延長され、上記１つのメインワード線に割り当てられた複数のサブワード線の中の１つを選択する選択信号が伝えられる第１のサブワード選択線と、
   上記第１のサブワード選択線の対応するものと接続され、上記メインワード線と直交するように延長される第２のサブワード選択線と、
   上記メインワード線の選択信号と上記第２のサブワード選択線を通して伝えられた選択信号とを受けて、上記サブワード線の選択信号を形成する複数からなるサブワード線駆動回路と、
   上記複数のサブワード線とそれと直交するように配置され、上記ダイナミック型メモリセルの入出力端子がその一方に接続された複数の相補ビット線対と、
   上記複数の相補ビット線対に入出力端子が接続されてなる複数のセンスアンプとを備え、
   上記複数のサブワード線及び上記複数の相補ビット線対及びこれらの交点に設けられた複数のダイナミック型メモリセルからなるサブアレイ上に、上記メインワード線と上記第１のサブワード選択線を配置し、
   上記第２のサブワード選択線を隣接する上記サブアレイに対応された上記サブワード駆動回路上を延長させ、対応する上記サブワード線駆動回路に供給してなることを特徴とするダイナミック型ＲＡＭ。
2. 上記サブアレイは、上記複数からなるサブワード線配列の両端側にサブワード線駆動回路が振り分けられて分割して配置され、上記複数からなる相補ビット線配列の両端側にセンスアンプが振り分けられて分割して配置され、
   上記１つのサブアレイは、上記複数のサブワード線駆動回路列と上記複数のセンスアンプ列とにより囲まれるように形成されるものであることを特徴とする請求項１のダイナミック型ＲＡＭ。
3. 上記センスアンプは、シェアードセンス方式とされ、それを中心にして隣接するサブアレイのビット線に対応して設けられるものであり、
   上記サブワード線駆動回路は、それを中心にして隣接するサブアレイのサブワード線を選択するものであることを特徴とする請求項１又は請求項２のダイナミック型ＲＡＭ。
4. 上記メインワード線は、ロウレベルの選択レベルとする反転メインワード線であり、
   上記第２のサブワード選択線は、ハイレベルを選択レベルとする非反転サブワード選択線とロウレベルを選択レベルとする反転サブワード選択線からなり、
   上記サブワード線駆動回路は、
   上記メインワード線が共通接続されたゲートからなる入力端子に接続され、その出力端子に上記サブワード線が接続され、上記第２の非反転サブワード選択線がソースに接続されたＰチャンネル型ＭＯＳＦＥＴ及びそのソースが接地電位に接続されたＮチャンネル型ＭＯＳＦＥＴからなる第１のＣＭＯＳインバータ回路と、
   上記第１のサブワード選択線にゲートが接続され、上記サブワード線と回路の接地電位との間に設けられ、ゲートが上記第２の反転サブワード線に接続されたＮチャンネル型ＭＯＳＦＥＴとからなり、
   上記第２の反転サブワード選択線は、上記第１のサブワード選択線に接続されてなり、上記第２の非反転サブワード線は、上記第１のサブワード選択線が入力端子が接続され第２のＣＭＯＳインバータ回路からなるサブワード選択線駆動回路により形成された選択信号が伝えられるものであることを特徴とする請求項１のダイナミック型ＲＡＭ。
5. 上記サブワード選択線駆動回路は、上記センスアンプ列とサブワード線駆動回路列とが交差するクロスエリアに配置されるものであることを特徴とする請求項４のダイナミック型ＲＡＭ。
6. 上記第１のサブワード選択線は、上記メインワード線の間に配置され、メインワード線と同じ配線層を利用して形成されるとともに、
   それを挟むように配置された２つの配線層を短絡させて１つの第１のサブワード選択線として用いることを特徴とする請求項１のダイナミック型ＲＡＭ。
7. 上記メインワード線及び第１のサブワード選択線は、第２層目のメタル層により形成され、
   上記第２のサブワード選択線は、第３層目のメタル層、第２層目のメタル層及び第１層目のメタル層を用いて構成され、上記メインワード線と交差する部分では上記第３層目のメタル層が用いられ、上記サブワード線駆動回路を構成する回路素子に接続される部分では第１層目のメタル層が用いられてなることを特徴とする請求項１、請求項４、請求項５、請求項６のいずれかに記載のダイナミック型ＲＡＭ。
8. メインワード線と、
   上記メインワード線の延長方向に対して分割された長さとされ、かつ、上記メインワード線と交差するビット線方向に対して複数配置され、複数からなるメモリセルが接続されてなるサブワード線と、
   上記メインワード線と平行するように延長され、上記１つのメインワード線に割り当てられた複数のサブワード線の中の１つを選択する選択信号が伝えられる第１のサブワード選択線と、
   上記第１のサブワード選択線の対応するものと接続され、上記メインワード線と直交するように延長される第２のサブワード選択線と、
   上記メインワード線の選択信号と上記第２のサブワード選択線を通して伝えられた選択信号とを受けて、上記サブワード線の選択信号を形成するサブワード線駆動回路とを備え、
   上記メインワード線と上記第１のサブワード選択線とは同一の金属配線層により構成されるとともに、その非選択状態のレベルを同一の電位に設定してなることを特徴とするダイナミック型ＲＡＭ。
9. 上記サブワード線駆動回路は、
   上記メインワード線に入力端子が接続され、その出力端子に上記サブワード線が接続され、Ｐチャンネル型ＭＯＳＦＥＴのソースが第１の端子に接続され、Ｎチャンネル型ＭＯＳＦＥＴのソースが接地電位に接続された第１のＣＭＯＳインバータ回路と、
   上記第２のサブワード選択線に入力端子が接続され、その出力端子が上記第１のＣＭＯＳインバータ回路の第１の端子に接続された第２のＣＭＯＳインバータ回路と、
   上記第２のサブワード選択線にゲートが接続され、上記サブワード線と回路の接地電位との間に設けられたＮチャンネル型ＭＯＳＦＥＴとからなることを特徴とする請求項８に記載のダイナミック型ＲＡＭ。
10. 上記サブワード線駆動回路は、
    上記メインワード線に入力端子が接続され、その出力端子に上記サブワード線が接続され、Ｐチャンネル型ＭＯＳＦＥＴのソースが第１の端子に接続され、Ｎチャンネル型ＭＯＳＦＥＴのソースが接地電位に接続された第１のＣＭＯＳインバータ回路と、
    上記第２のサブワード選択線にゲートが接続され、上記サブワード線と回路の接地電位との間に設けられたＮチャンネル型ＭＯＳＦＥＴとからなり、
    上記複数のサブワード線駆動回路を構成する第１のＣＭＯＳインバータ回路の第１の端子には、上記第１のサブワード選択信号を通して伝えられた選択信号を反転させる第２のＣＭＯＳインバータ回路の出力端子に接続されてなり、上記第２のサブワード選択線と平行に延長されてなる第３のサブワード選択線に接続されるものであることを特徴とする請求項８のダイナミック型ＲＡＭ。
11. 上記メインワード線及び第１のサブワード選択線は、第２層目の金属配線層により形成され、
    上記第２のサブワード選択線は、第３層目の金属配線層、第２層目金属配線層及び第１層目の金属配線層を用いて構成され、上記メインワード線と交差する部分では第３層目の金属配線層が用いられ、上記サブワードドライバを構成する回路素子に接続される部分では第１層目の金属配線層が用いられてなることを特徴とする請求項８又は請求項９のダイナミック型ＲＡＭ。
12. 上記メインワード線及び第１のサブワード選択線は、第２層目の金属配線層により形成され、
    上記第２及び第３のサブワード選択線は、第３層目の金属配線層、第２層目金属配線層及び第１層目の金属配線層を用いて構成され、上記メインワード線と交差する部分では第３層目の金属配線層が用いられ、上記サブワードドライバを構成する回路素子に接続される部分では第１層目の金属配線層が用いられてなることを特徴とする請求項８又は請求項１０のダイナミック型ＲＡＭ。
13. 上記第１のサブワード選択線は、上記メインワード線とともにメモリアレイ上を延長するように配置されるものであることを特徴とする請求項８乃至請求項１１のいずれかに記載のダイナミック型ＲＡＭ。